JPS62184559A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS62184559A JPS62184559A JP30193686A JP30193686A JPS62184559A JP S62184559 A JPS62184559 A JP S62184559A JP 30193686 A JP30193686 A JP 30193686A JP 30193686 A JP30193686 A JP 30193686A JP S62184559 A JPS62184559 A JP S62184559A
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- Japan
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- 238000010586 diagram Methods 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
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- 238000002360 preparation method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1684—Details of memory controller using multiple buses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Digital Computer Display Output (AREA)
- Information Transfer Systems (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般にデータ処理システムの改良に関し、さ
らに具体的には、メモリとプロセッサと入出力アダプタ
との間でのデータおよび命令の転送効率が高いかかるシ
ステムに関するものである。
らに具体的には、メモリとプロセッサと入出力アダプタ
との間でのデータおよび命令の転送効率が高いかかるシ
ステムに関するものである。
（従来技術）
通常の従来技術によるマイクロプロセッサ・システムは
、一本のアドレス／データ・バスでプロセッサと記憶装
置と入出力アダプタを相互接続している。かかるシステ
ムでは、たとえば直接メモリ・アクセス（ＤＭＡ）によ
って記憶装置との間でデータが移動すると、メモリ・サ
イクルが゛′スチール″されるために、プロセッサの命
令実行が妨害される。また、ＤＭＡ転送をサポートする
ために入出力アダプタ内に制御ネットワークが必要であ
るが、これはかなり規模が大きくかつ高価である。この
ＤＭＡトラヒックによる性能損失を克服する試みの一つ
は、２ポート記憶サブシステムを構築するか、またはい
わゆる″ページ・ニブル″モードでランダム・アクセス
・メモリ（ＲＡＭ）を使ってその中にデータと命令を記
憶する方法である。これらの方法を使うとバス妨害が少
しは減少するかもしれないが、実記憶アレイの争奪は依
然として残′る。°この従来技術のシステム構造に付随
する主な問題の一つは、データ・ブロックの転道中、高
性能の入出力アダプタがデータ・バスを独占することで
ある。この型式の操作が行なわれると、プロセッサは命
令実行のために記憶装置にアクセスすることが全くでき
なくなる。かかる閉め出しが起こり処理能力が低下する
と、割込み待ち時間が望ましいまたは許容し得る限界を
越えることがある。
、一本のアドレス／データ・バスでプロセッサと記憶装
置と入出力アダプタを相互接続している。かかるシステ
ムでは、たとえば直接メモリ・アクセス（ＤＭＡ）によ
って記憶装置との間でデータが移動すると、メモリ・サ
イクルが゛′スチール″されるために、プロセッサの命
令実行が妨害される。また、ＤＭＡ転送をサポートする
ために入出力アダプタ内に制御ネットワークが必要であ
るが、これはかなり規模が大きくかつ高価である。この
ＤＭＡトラヒックによる性能損失を克服する試みの一つ
は、２ポート記憶サブシステムを構築するか、またはい
わゆる″ページ・ニブル″モードでランダム・アクセス
・メモリ（ＲＡＭ）を使ってその中にデータと命令を記
憶する方法である。これらの方法を使うとバス妨害が少
しは減少するかもしれないが、実記憶アレイの争奪は依
然として残′る。°この従来技術のシステム構造に付随
する主な問題の一つは、データ・ブロックの転道中、高
性能の入出力アダプタがデータ・バスを独占することで
ある。この型式の操作が行なわれると、プロセッサは命
令実行のために記憶装置にアクセスすることが全くでき
なくなる。かかる閉め出しが起こり処理能力が低下する
と、割込み待ち時間が望ましいまたは許容し得る限界を
越えることがある。
第４図に、プロセッサ１０を含む通常の従来技術による
マイクロプロセッサ・システムの例を示す。記憶装置１
４と入出力アダプタとの間でデータ転送を行なうために
、ＤＭＡ制御装置１１、システム・バス・アービタ１２
および入出力アダプタのＤＭＡ制御ネットワーク１３が
必要である。
マイクロプロセッサ・システムの例を示す。記憶装置１
４と入出力アダプタとの間でデータ転送を行なうために
、ＤＭＡ制御装置１１、システム・バス・アービタ１２
および入出力アダプタのＤＭＡ制御ネットワーク１３が
必要である。
これらの制御ネットワークが実施する機能は、次の通り
である。
である。
システム・バス・アービタ１２は、プロセッサ以外のシ
ステム要素にシステム・バス１５を制御できる能力を与
える。このアクションにより、プロセッサによる命令実
行が実際に停止する。
ステム要素にシステム・バス１５を制御できる能力を与
える。このアクションにより、プロセッサによる命令実
行が実際に停止する。
ＤＭＡ制御装置１１は、システム・バスを制御するのに
必要な知能制御構造をもたらして、入出力アダプタが記
憶装置にアクセスできるようにする。これは、入出力ア
ダプタの一部分（自己ＤＭＡ）として実装することも、
システム論理と一緒に（第三者）実装することもある。
必要な知能制御構造をもたらして、入出力アダプタが記
憶装置にアクセスできるようにする。これは、入出力ア
ダプタの一部分（自己ＤＭＡ）として実装することも、
システム論理と一緒に（第三者）実装することもある。
ＤＭＡ制御装置１１は、入出力アダプタに代わって、シ
ステム・バス・アービタからシステム・バスの使用を要
求する。バスの使用が許可されると、バス信号を適宜順
序づけして、バス・サイクルを開始する。ＤＭＡ制御装
置１１は、また転送操作段階で入出力アダプタに代わっ
て適切な記憶アドレスを供給し、次のバス・サイクルの
準備としてアドレスを適宜増分または減分する。
ステム・バス・アービタからシステム・バスの使用を要
求する。バスの使用が許可されると、バス信号を適宜順
序づけして、バス・サイクルを開始する。ＤＭＡ制御装
置１１は、また転送操作段階で入出力アダプタに代わっ
て適切な記憶アドレスを供給し、次のバス・サイクルの
準備としてアドレスを適宜増分または減分する。
入出力アダプタのＤＭＡ制御ネットワークは、ＤＭＡ制
御装置からの一義的信号とシステム・バスの転送制御信
号を解釈し、それらの信号に応答する必要がある。ＤＭ
Ａ制御装置または入出力アダプタ・インターフェース制
御ネットワークは、操作を完了するのに必要な転送数を
追跡する。
御装置からの一義的信号とシステム・バスの転送制御信
号を解釈し、それらの信号に応答する必要がある。ＤＭ
Ａ制御装置または入出力アダプタ・インターフェース制
御ネットワークは、操作を完了するのに必要な転送数を
追跡する。
（発明の要約）
本発明の機構は、データ転送操作段階での妨害および通
常のチャネルと関連する同期制御ネットワークを実質上
なくする。この環境にある転送機構を、順法転送チャネ
ル（ＳＴＣ）と呼ぶ。
常のチャネルと関連する同期制御ネットワークを実質上
なくする。この環境にある転送機構を、順法転送チャネ
ル（ＳＴＣ）と呼ぶ。
ＳＴＣは、いわゆるビデオＲＡＭ記憶技術にもとづいて
いる。ビデオＲＡＭは、とくに高性能図形表示装置用に
開発されたダイナミックＲＡＭであり、順次ポートから
チップ内部のワード・レジスタにアクセスできる。表示
環境においては１表示装置（ＣＲＴ）がＲＡＭの順次ポ
ートから再生中に、プロセッサは、ＲＡＭのランダム・
アクセス・ポートから記憶装置に実質上無制限にアクセ
スできる。本発明では、表示適用業務、ビデオＲＡＭを
縦続接続するのに使われている“直列入力”機能を使っ
て、ＳＴＣのデータ受入経路を設け、“′直列出力″機
能でデータ送出経路を設ける。すなわち、ビデオＲＡＭ
は、ダイナミックＲＡＭの通常のランダム・アクセス・
ポートとビデオＲＡＭ独特の逐次または順次アクセス・
ポートという２つのデータ・ポートを備える。ビデオＲ
ＡＭは、現在テキサス・インストルメンツ（Ｔｅｘａｓ
Ｉｎｓｔｒｕｍｅｎｔｓ）から型番号ＴＭＳ４１６１と
して市販されており、他社も発売を予定している。この
テキサス・インストルメンツ社のメモリは、′ＭＤＳメ
モリ・データブック１９８４年版補遺（Ｓｕｐｐｌｅｍ
ｅｎｔ ｔｏ ＭＤＳ Ｍｅｍｏｒｙ Ｄａｔａ Ｂｏ
ｏｋ １９８４”に所載の論文″高速順次アクセス式２
重ポート・メモリ（Ｄｕａｌ Ｄｏｒｔ Ｍｅｍｏｒｙ
Ｗｉｔｈ Ｈｉｇｈ ５ｐｅｅｄＳｅｒｉａｌ Ａｃ
ｃｅｓｓ）”、ｐｐ、５−３〜５−１０に記載されてい
る。
いる。ビデオＲＡＭは、とくに高性能図形表示装置用に
開発されたダイナミックＲＡＭであり、順次ポートから
チップ内部のワード・レジスタにアクセスできる。表示
環境においては１表示装置（ＣＲＴ）がＲＡＭの順次ポ
ートから再生中に、プロセッサは、ＲＡＭのランダム・
アクセス・ポートから記憶装置に実質上無制限にアクセ
スできる。本発明では、表示適用業務、ビデオＲＡＭを
縦続接続するのに使われている“直列入力”機能を使っ
て、ＳＴＣのデータ受入経路を設け、“′直列出力″機
能でデータ送出経路を設ける。すなわち、ビデオＲＡＭ
は、ダイナミックＲＡＭの通常のランダム・アクセス・
ポートとビデオＲＡＭ独特の逐次または順次アクセス・
ポートという２つのデータ・ポートを備える。ビデオＲ
ＡＭは、現在テキサス・インストルメンツ（Ｔｅｘａｓ
Ｉｎｓｔｒｕｍｅｎｔｓ）から型番号ＴＭＳ４１６１と
して市販されており、他社も発売を予定している。この
テキサス・インストルメンツ社のメモリは、′ＭＤＳメ
モリ・データブック１９８４年版補遺（Ｓｕｐｐｌｅｍ
ｅｎｔ ｔｏ ＭＤＳ Ｍｅｍｏｒｙ Ｄａｔａ Ｂｏ
ｏｋ １９８４”に所載の論文″高速順次アクセス式２
重ポート・メモリ（Ｄｕａｌ Ｄｏｒｔ Ｍｅｍｏｒｙ
Ｗｉｔｈ Ｈｉｇｈ ５ｐｅｅｄＳｅｒｉａｌ Ａｃ
ｃｅｓｓ）”、ｐｐ、５−３〜５−１０に記載されてい
る。
（実施例）
プロセッサー人 カアダプタ
本発明でプロセッサー人出力アダプタ実施例に使用する
記憶サブシステムの一般的編成は、ＲＡＭモジュールを
組み立てて並列構造（通常は１６ビツトまたは３２ビツ
ト）にするという点で、通常システムの編成に類似して
いる。第３図に示すように、本発明のビデオＲＡＭ記憶
サブシステムは、独立の２つのＲＡＭを内蔵したＲＡＭ
２１と見なすことができる。このように考えると、順次
ポートは、順次アクセスできる並列ポートの属性を帯び
ている。すなわち、この記憶装置は、低速のランダム・
アクセスＲＡＭアレイ２１ａとより小型で高速の順次ア
クセスＲＡＭアレイ２１ｂという独立した２個のＲＡＭ
であると見なすことができる。
記憶サブシステムの一般的編成は、ＲＡＭモジュールを
組み立てて並列構造（通常は１６ビツトまたは３２ビツ
ト）にするという点で、通常システムの編成に類似して
いる。第３図に示すように、本発明のビデオＲＡＭ記憶
サブシステムは、独立の２つのＲＡＭを内蔵したＲＡＭ
２１と見なすことができる。このように考えると、順次
ポートは、順次アクセスできる並列ポートの属性を帯び
ている。すなわち、この記憶装置は、低速のランダム・
アクセスＲＡＭアレイ２１ａとより小型で高速の順次ア
クセスＲＡＭアレイ２１ｂという独立した２個のＲＡＭ
であると見なすことができる。
この２個のアレイは、通常のランダム・ボートへの読み
書きアクセス中および順次ポートでのトランザクション
中は、実際上結合を解除されている。この２個のポート
間の相互作用は、直列レジスタの内容をランダム・アク
セス・アレイからロードしたりランダム・アクセス・ア
レイに記憶したりするためのランダム・ボート（システ
ム・バス）上での１つのトランザクションだけに限られ
ている。２５６ビツトのシフト・レジスタを備えたビデ
オＲＡＭでは、順次ポートでのトランザクション２５６
個につき１記憶サイクルが必要である。このことから、
順次ポートはランダム・ボートよりもずっと早く循環す
るので、妨害は１／２５６である、あるいは０．３９％
が誤りを招くものであると結論できる。ランダム・ボー
トを使用する場合にはそれを１００％消費するはずの順
次ポート・トランザクションでは、妨害は２〜３％にな
ると予想される（実際には、順次ポートはランダム・ボ
ートの２〜３倍の速度でデータを転送できる）。
書きアクセス中および順次ポートでのトランザクション
中は、実際上結合を解除されている。この２個のポート
間の相互作用は、直列レジスタの内容をランダム・アク
セス・アレイからロードしたりランダム・アクセス・ア
レイに記憶したりするためのランダム・ボート（システ
ム・バス）上での１つのトランザクションだけに限られ
ている。２５６ビツトのシフト・レジスタを備えたビデ
オＲＡＭでは、順次ポートでのトランザクション２５６
個につき１記憶サイクルが必要である。このことから、
順次ポートはランダム・ボートよりもずっと早く循環す
るので、妨害は１／２５６である、あるいは０．３９％
が誤りを招くものであると結論できる。ランダム・ボー
トを使用する場合にはそれを１００％消費するはずの順
次ポート・トランザクションでは、妨害は２〜３％にな
ると予想される（実際には、順次ポートはランダム・ボ
ートの２〜３倍の速度でデータを転送できる）。
本発明のＳＴＣは、入出力アダプタのデータ・バスをビ
デオＲＡＭの順次アクセス・ボートに接続して構築でき
る。データをこの新しいチャネルで転送すると、通常の
従来技術によるシステムで命令の実行が閉め出されるか
、あるいは減少するのに比べて、プロセッサによる命令
実行または通常のＤＭＡトラヒックに対する妨害がほぼ
ゼロになる。
デオＲＡＭの順次アクセス・ボートに接続して構築でき
る。データをこの新しいチャネルで転送すると、通常の
従来技術によるシステムで命令の実行が閉め出されるか
、あるいは減少するのに比べて、プロセッサによる命令
実行または通常のＤＭＡトラヒックに対する妨害がほぼ
ゼロになる。
第４図の記憶装置１４と本発明のＳＴＣ機構を利用した
アダプタとの間でのデータ転送のデータ流れを示す構成
図を第１図に示す。第１図に示すように、データは、ビ
デオＲＡＭの部分２１６と関連する順次ＲＡＭポートと
入出力制御との間で転送され、プロセッサの内部システ
ム・バス１５は利用しない。すなわち、プロセッサは転
送中いかなる妨害も受けず、記憶装置と内部バスが命令
の取出しと実行およびＤＭＡ活動に完全に（すなわち９
９％）利用できる。
アダプタとの間でのデータ転送のデータ流れを示す構成
図を第１図に示す。第１図に示すように、データは、ビ
デオＲＡＭの部分２１６と関連する順次ＲＡＭポートと
入出力制御との間で転送され、プロセッサの内部システ
ム・バス１５は利用しない。すなわち、プロセッサは転
送中いかなる妨害も受けず、記憶装置と内部バスが命令
の取出しと実行およびＤＭＡ活動に完全に（すなわち９
９％）利用できる。
第４図と第１図の装置制御ネットワークは同じである。
データ・サービスを要求する人出カアダプタ３０の装置
制御ネットワークからくる非同期信号は、順次ＲＡＭイ
ンターフェースのクロックに直接接続されている。″デ
ータ・サービス要求″信号が（静的読み書き信号と一緒
に）肯定されると、ビデオＲＡＭ２１の順次ＲＡＭ２１
ｂと入出力アダプタとの間でのデータ転送に影響が及ぶ
。
制御ネットワークからくる非同期信号は、順次ＲＡＭイ
ンターフェースのクロックに直接接続されている。″デ
ータ・サービス要求″信号が（静的読み書き信号と一緒
に）肯定されると、ビデオＲＡＭ２１の順次ＲＡＭ２１
ｂと入出力アダプタとの間でのデータ転送に影響が及ぶ
。
ビデオＲＡＭの順次アクセス・ボートの刻時機構の性質
上、このインターフェースで同期論理は全く不要になる
。順次ＲＡＭを介するデータ転送は元来順次的性格であ
るため、アドレス・カウンタも不要である。しかし、ラ
ンダム・アクセス・ポート上でのロード／記憶操作がい
つ必要か、または操作がいつ完了したかを判定するため
に転送力ウンタを維持するのに、入出力アダプタは依然
必要である。ランダム・ポート上でのロード／記憶操作
は、ハードウェア（システム・バス・アービタを必要と
する）でソフトウェアへの割込みによって行なうことが
できる。
上、このインターフェースで同期論理は全く不要になる
。順次ＲＡＭを介するデータ転送は元来順次的性格であ
るため、アドレス・カウンタも不要である。しかし、ラ
ンダム・アクセス・ポート上でのロード／記憶操作がい
つ必要か、または操作がいつ完了したかを判定するため
に転送力ウンタを維持するのに、入出力アダプタは依然
必要である。ランダム・ポート上でのロード／記憶操作
は、ハードウェア（システム・バス・アービタを必要と
する）でソフトウェアへの割込みによって行なうことが
できる。
したがって、本ＳＴＣ，機構では、通常のシステムでみ
られる下記の要素は不要である。
られる下記の要素は不要である。
・ＤＭＡ制御装置
・システム・バス・アービタ（ソフトウェアで直列レジ
スタの内容をロード／記憶する場合）・入出力アダプタ
内のＤＭＡ制御ネットワーク・実データ転送用の同期論
理 したがって（装置制御に必要なもの以上の）“知能″は
不要である。
スタの内容をロード／記憶する場合）・入出力アダプタ
内のＤＭＡ制御ネットワーク・実データ転送用の同期論
理 したがって（装置制御に必要なもの以上の）“知能″は
不要である。
第２図に、通常ＤＭＡを使用し、かつデータ転送が本来
順次的であり、データ速度がプロセッサの性能に重大な
影響を与えるに充分な速さとなり得る、数個の入出力ア
ダプタ用のＳＴＣ機構を利用したシステムの構成図を示
す。各装置にはそれぞれ第１図のＲＡＭ２１と同様のビ
デオＲＡＭ２１−〇、２１−１．２１−Ｍが付随してお
り、各ＲＡＭはランダム・アクセス部分と順次アクセス
部分を有する。
順次的であり、データ速度がプロセッサの性能に重大な
影響を与えるに充分な速さとなり得る、数個の入出力ア
ダプタ用のＳＴＣ機構を利用したシステムの構成図を示
す。各装置にはそれぞれ第１図のＲＡＭ２１と同様のビ
デオＲＡＭ２１−〇、２１−１．２１−Ｍが付随してお
り、各ＲＡＭはランダム・アクセス部分と順次アクセス
部分を有する。
本発明のＳＴＣのシステム妨害に関する利点を例示する
ため、次の例を考えてみる。
ため、次の例を考えてみる。
２バイトの記憶域インターフェースと２５０ナノ秒サイ
クルの記憶装置を備えた通常のシステムは、毎秒８Ｍバ
イトの最大バースト・データ転送をサポートできる。こ
の速度がサポートされるのは、他のシステム活動（命令
実行およびＤＭＡトラヒック）がすべて停止している場
合だけである。
クルの記憶装置を備えた通常のシステムは、毎秒８Ｍバ
イトの最大バースト・データ転送をサポートできる。こ
の速度がサポートされるのは、他のシステム活動（命令
実行およびＤＭＡトラヒック）がすべて停止している場
合だけである。
＝ ８Ｍバイト／秒
妨害＝１００％
２バイトのインターフェースで、シフト・レジスタの奥
行が２５６ビツト、クロック速度が１０ＭＨｚ （１０
０ナノ秒期間）の順次転送チャネルがサポートするデー
タ速度は、次の通りである。
行が２５６ビツト、クロック速度が１０ＭＨｚ （１０
０ナノ秒期間）の順次転送チャネルがサポートするデー
タ速度は、次の通りである。
２バイト
アクセス １００ナノ秒
＝ ２０Ｍバイト／秒
システムに対する全妨害影響を計算するには、必要なシ
ステム・バス時間の量を連続するシステム・バス要求間
の時間間隔で割る。２５０ナノ秒のシステム・バス調停
時間が２５０ナノ秒の記憶サイクル時間と連続している
と仮定すると、＝ ２５．６マイクロ秒／記憶サイクル
： １．９５％ したがって、本発明のＳＴＣは、システム・バスの２．
５倍のデータ速度をサポートすることができ、システム
・バスに対する妨害負荷は僅か１゜９５％である。
ステム・バス時間の量を連続するシステム・バス要求間
の時間間隔で割る。２５０ナノ秒のシステム・バス調停
時間が２５０ナノ秒の記憶サイクル時間と連続している
と仮定すると、＝ ２５．６マイクロ秒／記憶サイクル
： １．９５％ したがって、本発明のＳＴＣは、システム・バスの２．
５倍のデータ速度をサポートすることができ、システム
・バスに対する妨害負荷は僅か１゜９５％である。
（発明の効果）
本明細書に記載したプロセッサー人出力アダプタの発明
は、下記のような属性と利点をもつ。
は、下記のような属性と利点をもつ。
プロセッサの命令実行と入出力アダプタへのデータ転送
の間の妨害が大幅に減る。
の間の妨害が大幅に減る。
入出力アダプタの代わりに必要なベース・システム中の
ハードウェアの量が減る。
ハードウェアの量が減る。
データ転送の同期論理が不要となるため、入出力アダプ
タをサポートするのに必要な制御論理が簡単になる。
タをサポートするのに必要な制御論理が簡単になる。
第１図は、本発明によるプロセッサと入出力アダプタの
間でのビデオＲＡＭの使用を示す構成図、第２図は、本
発明によるプロセッサと複数個の入出力アダプタの間で
の複数個のビデオＲＡＭの使用を示す構成図、 第３図は、本発明で使用するビデオＲＡＭシステムの概
略図、 第４図は、従来技術のプロセッサー人出力アダブタ・シ
ステムを示す構成図である。 １０・・・・プロセッサ、１５・・・・システム・バス
、２１・・・・ＲＡＭ、２１ａ・・・・ランダム・アク
セス・アレイ、２１ｂ・・・・順次アクセス・アレイ、
３０・・・・装置アダプタ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
間でのビデオＲＡＭの使用を示す構成図、第２図は、本
発明によるプロセッサと複数個の入出力アダプタの間で
の複数個のビデオＲＡＭの使用を示す構成図、 第３図は、本発明で使用するビデオＲＡＭシステムの概
略図、 第４図は、従来技術のプロセッサー人出力アダブタ・シ
ステムを示す構成図である。 １０・・・・プロセッサ、１５・・・・システム・バス
、２１・・・・ＲＡＭ、２１ａ・・・・ランダム・アク
セス・アレイ、２１ｂ・・・・順次アクセス・アレイ、
３０・・・・装置アダプタ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
Claims (1)
- 【特許請求の範囲】 入出力アダプタとプロセッサの記憶装置との間でデータ
を転送し、かつ、上記プロセッサが上記記憶装置と通信
するデータ処理システムにおいて、ランダム・アクセス
部分と順次アクセス部分を有する上記記憶装置内のメモ
リと、 上記ランダム・アクセス部分を上記プロセッサに接続す
る手段と、 上記順次アクセス部分を上記入出力アダプタに接続する
手段と、 を含む上記システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US82664986A | 1986-02-06 | 1986-02-06 | |
| US826649 | 1986-02-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62184559A true JPS62184559A (ja) | 1987-08-12 |
Family
ID=25247173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30193686A Pending JPS62184559A (ja) | 1986-02-06 | 1986-12-19 | デ−タ処理システム |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0234181A1 (ja) |
| JP (1) | JPS62184559A (ja) |
| BR (1) | BR8700435A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2627878A1 (fr) * | 1988-02-29 | 1989-09-01 | Commissariat Energie Atomique | Dispositif de traitement numerique de signaux |
| GB9000643D0 (en) * | 1990-01-11 | 1990-03-14 | Racal Milgo Ltd | Computer bus system |
| US5579484A (en) * | 1991-02-22 | 1996-11-26 | Ncr Corporation | System for performing fast data accessing in multiply/accumulate operations while using a VRAM |
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Also Published As
| Publication number | Publication date |
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