JPH0427583B2 - - Google Patents
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- JPH0427583B2 JPH0427583B2 JP58136982A JP13698283A JPH0427583B2 JP H0427583 B2 JPH0427583 B2 JP H0427583B2 JP 58136982 A JP58136982 A JP 58136982A JP 13698283 A JP13698283 A JP 13698283A JP H0427583 B2 JPH0427583 B2 JP H0427583B2
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- ram
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- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数個のデータ処理装置間のデータ
の転送手段に用いる先入先出メモリ装置に関する
ものである。
の転送手段に用いる先入先出メモリ装置に関する
ものである。
従来例の構成とその問題点
近年、半導体技術の進歩により、マイクロプロ
セツサが、非常に安価になつて来た。そこで、複
数のマイクロプロセツサを用いて並列にデータ処
理を行なうことにより、システムとしての処理性
能を高める構造、すなわちマルチプロセツサ構造
をとることが、容易に可能となつて来た。マルチ
プロセツサにおいては、プロセツサ間でデータの
やりとりを高速に行なう必要があり、いくつかの
データ転送手段がとられる。
セツサが、非常に安価になつて来た。そこで、複
数のマイクロプロセツサを用いて並列にデータ処
理を行なうことにより、システムとしての処理性
能を高める構造、すなわちマルチプロセツサ構造
をとることが、容易に可能となつて来た。マルチ
プロセツサにおいては、プロセツサ間でデータの
やりとりを高速に行なう必要があり、いくつかの
データ転送手段がとられる。
以下に、プロセツサ間データ転送手段の第１の
従来例について説明する。
従来例について説明する。
第１図は従来のプロセツサ間データ転送手段で
ある共有メモリ装置を用いたマルチプロセツサの
構成を示すものであり、１，２は中央演算処理装
置（以下CPUと称す）、３，４はローカルメモリ
装置、８は共有メモリ装置、５は共有バスCBの
アクセス調停を行なうバスアービタ、６，７は各
ローカルバスと共有バスの結合／切断を行なうバ
ツフアである。以下に、その動作について説明す
る。CPU１は、CPU２に対して転送したいデー
タを共有メモリ装置８に格納し、CPU２はデー
タが準備でさたことを確認して、所定のデータを
ローカルメモリ装置４に取り込み、それに基づい
て処理を開始する。この方式を使うと、共有メモ
リに対するアクセス競合の調停制御を行なうため
のハードウエア量の増大、また、転送すべきデー
タセグメントをソフトウエアで管理することによ
る性能低下が、避けられないという欠点がある。
ある共有メモリ装置を用いたマルチプロセツサの
構成を示すものであり、１，２は中央演算処理装
置（以下CPUと称す）、３，４はローカルメモリ
装置、８は共有メモリ装置、５は共有バスCBの
アクセス調停を行なうバスアービタ、６，７は各
ローカルバスと共有バスの結合／切断を行なうバ
ツフアである。以下に、その動作について説明す
る。CPU１は、CPU２に対して転送したいデー
タを共有メモリ装置８に格納し、CPU２はデー
タが準備でさたことを確認して、所定のデータを
ローカルメモリ装置４に取り込み、それに基づい
て処理を開始する。この方式を使うと、共有メモ
リに対するアクセス競合の調停制御を行なうため
のハードウエア量の増大、また、転送すべきデー
タセグメントをソフトウエアで管理することによ
る性能低下が、避けられないという欠点がある。
次に、プロセツサ間データ転送手段の第２の従
来例について説明する。第２図は、従来のプロセ
ツサ間データ転送手段である先入先出メモリ装置
を用いたマルチプロセツサの構成を示すものであ
り、１，２はCPU、９，１０はメモリ装置、１
１は従来の先入先出メモリ装置で、CPU１用の
バスとCPU２用のバス間に介在する。
来例について説明する。第２図は、従来のプロセ
ツサ間データ転送手段である先入先出メモリ装置
を用いたマルチプロセツサの構成を示すものであ
り、１，２はCPU、９，１０はメモリ装置、１
１は従来の先入先出メモリ装置で、CPU１用の
バスとCPU２用のバス間に介在する。
以下その動作について説明する。
CPU１は、CPU２に対して、転送したいデー
タを、先入先出装置１１が、満杯でないことを確
認して、その入力端に順次書込む。CPU２は先
入先出メモリ装置が、空でない場合、その出力端
からテータを１語ずつ順次読出し、これらのデー
タに基づき処理を開始する。
タを、先入先出装置１１が、満杯でないことを確
認して、その入力端に順次書込む。CPU２は先
入先出メモリ装置が、空でない場合、その出力端
からテータを１語ずつ順次読出し、これらのデー
タに基づき処理を開始する。
上記の構成では、データ転送の方向性をハード
ウエアに固定化することにより、第１の従来例の
欠点であるハードウエア量の増大、データ授受の
ソフトウエア管理に性能低下という問題を解消し
ているが、先入先出メモリ装置本来の「書込んだ
順次でのみ読出し可能」という特徴から次のよう
な欠点を有する。すなわちCPU２の処理単位と
なる入力データが複数語である場合、複数語の入
力データを任意の順で読出せないため、CPU２
は、先入先出メモリ装置１１の内容をランダムア
クセス可能なメモリ１０に一旦転送し、それらに
ついて処理を施す方法がとられるため転送手続き
による性能劣下が生じる。
ウエアに固定化することにより、第１の従来例の
欠点であるハードウエア量の増大、データ授受の
ソフトウエア管理に性能低下という問題を解消し
ているが、先入先出メモリ装置本来の「書込んだ
順次でのみ読出し可能」という特徴から次のよう
な欠点を有する。すなわちCPU２の処理単位と
なる入力データが複数語である場合、複数語の入
力データを任意の順で読出せないため、CPU２
は、先入先出メモリ装置１１の内容をランダムア
クセス可能なメモリ１０に一旦転送し、それらに
ついて処理を施す方法がとられるため転送手続き
による性能劣下が生じる。
発明の目的
本発明は、上記従来の問題点を解消するもの
で、マルチプロセツサ間データ転送に要するハー
ドウエア量を少なくおさえ、高速に転送が行なえ
て、なおかつ１データセグメント内のデータアク
セスに関しては、ランダムアクセス可能な先入先
出メモリ装置を提供することを目的とする。
で、マルチプロセツサ間データ転送に要するハー
ドウエア量を少なくおさえ、高速に転送が行なえ
て、なおかつ１データセグメント内のデータアク
セスに関しては、ランダムアクセス可能な先入先
出メモリ装置を提供することを目的とする。
発明の構成
本発明は、データ処理装置間のデータ転送を行
なうために、データの読出し、書込みのできる
RAMと次にRAMより読出す先頭アドレスを記
憶する機能をもつ先頭データセグメントレジスタ
と次にRAMより書込む最終アドレスを記憶する
機能をもつ最終データセグメントレジスタと
RAMのデータが満杯であるか否か、空であるか
否かの状態で示す状態管理回路を備えた先入先出
メモリ装置であり１データセグメント内のデータ
の書込みとデータの読出しを、独立にアドレシス
グ可能にすることにより、転送データ作成、参照
を効率的に行なうことのできるものである。
なうために、データの読出し、書込みのできる
RAMと次にRAMより読出す先頭アドレスを記
憶する機能をもつ先頭データセグメントレジスタ
と次にRAMより書込む最終アドレスを記憶する
機能をもつ最終データセグメントレジスタと
RAMのデータが満杯であるか否か、空であるか
否かの状態で示す状態管理回路を備えた先入先出
メモリ装置であり１データセグメント内のデータ
の書込みとデータの読出しを、独立にアドレシス
グ可能にすることにより、転送データ作成、参照
を効率的に行なうことのできるものである。
実施例の説明
第３図は、本発明の一実施例における先入先出
メモリ装置のRAMのアドレスの指定方法を説明
するための図である。第３図ａは、先入先出メモ
リ装置のRAMの構造を示したもので、この
RAMは自身を2n語（ただし、ｎ１）のメモリ
を持つた2m個のデータセグメントに分けて、デー
タを格納する。第３図ｂは、アドレス線によるア
ドレスの指定の仕方を示したもので、上位ｍビツ
トで、データセグメントアドレスを指定して、下
位ｎビツトで、データセグメント内アドレスを指
定する。
メモリ装置のRAMのアドレスの指定方法を説明
するための図である。第３図ａは、先入先出メモ
リ装置のRAMの構造を示したもので、この
RAMは自身を2n語（ただし、ｎ１）のメモリ
を持つた2m個のデータセグメントに分けて、デー
タを格納する。第３図ｂは、アドレス線によるア
ドレスの指定の仕方を示したもので、上位ｍビツ
トで、データセグメントアドレスを指定して、下
位ｎビツトで、データセグメント内アドレスを指
定する。
第４図は、本発明の一実施例の先入先出メモリ
装置を示すものである。第４図において、１はデ
ータ送信側のCPU、２はデータ受信側のCPU、
２０は2m+n語の記憶容量を持つRAM、１２は
CPU１がRAM２０にデータを書込むために、チ
ツプセレクト信号を作り出すアドレスデコーダ、
１３はCPU２がRAM２０のデータを読出すため
に、チツプセレクタ信号を作り出すアドレスデコ
ーダ、１４はデータの書込み、読出しのタイミン
グを制御するＲ／Ｗ制御回路、１６はCPU１と
CPU２から出力される二つのｎビツトのアドレ
ス情報のうちの一つを選択するアドレスセレクタ
（以下、SELAと称す）、１７はRAM２０をCPU
１とCPU２のいずれかのデータバスに接続する
かを選択するデータセレクタ（以下、SELDと称
す）、１５はデータセグメントアドレスを指定す
るｍビツトのアドレス情報を出力し、又RAM２
０のデータが、空であるか、満杯であるかを判断
して、データの書込み、読出しを制御するデータ
転送制御回路である。１８はRAM２０のデータ
が満杯であるないかを示すフル状態フラグ（以
下、FULFと称す）、１９はRAM２０のデータが
空であるかないかを示す空状態フラグ（以下
EMPFと称す）である。
装置を示すものである。第４図において、１はデ
ータ送信側のCPU、２はデータ受信側のCPU、
２０は2m+n語の記憶容量を持つRAM、１２は
CPU１がRAM２０にデータを書込むために、チ
ツプセレクト信号を作り出すアドレスデコーダ、
１３はCPU２がRAM２０のデータを読出すため
に、チツプセレクタ信号を作り出すアドレスデコ
ーダ、１４はデータの書込み、読出しのタイミン
グを制御するＲ／Ｗ制御回路、１６はCPU１と
CPU２から出力される二つのｎビツトのアドレ
ス情報のうちの一つを選択するアドレスセレクタ
（以下、SELAと称す）、１７はRAM２０をCPU
１とCPU２のいずれかのデータバスに接続する
かを選択するデータセレクタ（以下、SELDと称
す）、１５はデータセグメントアドレスを指定す
るｍビツトのアドレス情報を出力し、又RAM２
０のデータが、空であるか、満杯であるかを判断
して、データの書込み、読出しを制御するデータ
転送制御回路である。１８はRAM２０のデータ
が満杯であるないかを示すフル状態フラグ（以
下、FULFと称す）、１９はRAM２０のデータが
空であるかないかを示す空状態フラグ（以下
EMPFと称す）である。
以上のように、構成されたこの実施例の先入先
出メモリ装置について以下その動作を説明する。
出メモリ装置について以下その動作を説明する。
CPU１は、転送すべきデータが発生した場合
本先入先出メモリ装置が、満杯であるかどうかを
示すFULE１８の出力信号であるFUL信号を調
べて満杯でない場合、書込み信号WRをアクテイ
ブにして、アドレスコーダ１２にアドレス情報を
送りCS１信号をアクテイブにする。また、Ｒ／
Ｗ制御回路１４は、CPU２が本先入先出メモリ
装置をアクセス状態である時に出力されるCS２
信号がアクテイブでない場合、WT信号をアクテ
イブにする。そして、WT信号がデータ転送制御
回路１５に入力された時に出力されるｍビツトの
データセグメントアドレス情報と、CPU１が任
意にSELA１６を通してデータセグメント内にア
ドレスを指定するｎビツトのアドレス情報との計
（ｍ＋ｎ）ビツトのアドレス情報をRAM２０に
印加して、SELD１７を通して書込みデータを送
る。その後、CPU１はＲ／Ｗ制御回路１４より
AK信号を受けたら書込みをやめる。CPU１はｎ
ビツトのアドレス情報によりデータセグメント内
メモリに、ランダムに書込む。
本先入先出メモリ装置が、満杯であるかどうかを
示すFULE１８の出力信号であるFUL信号を調
べて満杯でない場合、書込み信号WRをアクテイ
ブにして、アドレスコーダ１２にアドレス情報を
送りCS１信号をアクテイブにする。また、Ｒ／
Ｗ制御回路１４は、CPU２が本先入先出メモリ
装置をアクセス状態である時に出力されるCS２
信号がアクテイブでない場合、WT信号をアクテ
イブにする。そして、WT信号がデータ転送制御
回路１５に入力された時に出力されるｍビツトの
データセグメントアドレス情報と、CPU１が任
意にSELA１６を通してデータセグメント内にア
ドレスを指定するｎビツトのアドレス情報との計
（ｍ＋ｎ）ビツトのアドレス情報をRAM２０に
印加して、SELD１７を通して書込みデータを送
る。その後、CPU１はＲ／Ｗ制御回路１４より
AK信号を受けたら書込みをやめる。CPU１はｎ
ビツトのアドレス情報によりデータセグメント内
メモリに、ランダムに書込む。
次に、CPU２が、転送データを必要とする場
合、本先入先出メモリ装置が、空状態であるか否
かを示すEMP１９の出力信号であるEMPを調べ
て、空でない場合読出し信号RD信号をアクテイ
ブにして、アドレスデコーダ１３にアドレス情報
を送り、CS２信号をアクテイブにする。また
Ｒ／Ｗ制御回路１４は、CPU１が本先入先出メ
モリ装置にアクセス状態である時に出力される
CS１がアクテイブでない場合、OE信号をアクテ
イブする。そして、OE信号が、データ転送制御
部１５に入力された時に出力されるｍビツトのデ
ータセグメントアドレス情報とCPU２が任意に
SELA１６を通してデータセグメント内アドレス
を指定するｎビツトのアドレス情報の計（ｍ＋
ｎ）ビツトのアドレス情報をRAM２０に印加し
て、SELD１７を通してデータを読出す。その
後、CPU２はＲ／Ｗ制御回路１４はAK信号を受
けたら読出しをやめる。CPU２はｎビツトのア
ドレス情報によりデータセグメント内メモリより
ランダムに読出す。
合、本先入先出メモリ装置が、空状態であるか否
かを示すEMP１９の出力信号であるEMPを調べ
て、空でない場合読出し信号RD信号をアクテイ
ブにして、アドレスデコーダ１３にアドレス情報
を送り、CS２信号をアクテイブにする。また
Ｒ／Ｗ制御回路１４は、CPU１が本先入先出メ
モリ装置にアクセス状態である時に出力される
CS１がアクテイブでない場合、OE信号をアクテ
イブする。そして、OE信号が、データ転送制御
部１５に入力された時に出力されるｍビツトのデ
ータセグメントアドレス情報とCPU２が任意に
SELA１６を通してデータセグメント内アドレス
を指定するｎビツトのアドレス情報の計（ｍ＋
ｎ）ビツトのアドレス情報をRAM２０に印加し
て、SELD１７を通してデータを読出す。その
後、CPU２はＲ／Ｗ制御回路１４はAK信号を受
けたら読出しをやめる。CPU２はｎビツトのア
ドレス情報によりデータセグメント内メモリより
ランダムに読出す。
第５図は前記実施例におけるデータ転送制御回
路１５のブロツク図を示したものである。２１は
データが書込まれるたびに１加算する2n進カウン
タであり、２２はデータが読出されるたびに１加
算する2n進カウンタである。２３はデータセグメ
ントの最終アドレス（以下、ENDアドレス）を
示している最終データセグメントレジスタ（以
下、ENDADRレジスタと称す）であり、２４は
データセグメントの先頭アドレス（以下、TOP
アドレスと称す）を示している先頭データセグメ
ントレジスタ（以下、TOPADRレジスタと称
す）である。ENDアドレスは次に書込むデータ
セグメントアドレスのことであり、TOPアドレ
スは、次に読出すデータセグメントアドレスを示
している。２６はENDアドレスとTOPアドレス
のどちらかをRAM２０に印加するかを選択する
SELである。２５はRAM２０のデータが空であ
るか満杯であるかを示すFUL信号とEND信号を
生成する状態管理回路である。
路１５のブロツク図を示したものである。２１は
データが書込まれるたびに１加算する2n進カウン
タであり、２２はデータが読出されるたびに１加
算する2n進カウンタである。２３はデータセグメ
ントの最終アドレス（以下、ENDアドレス）を
示している最終データセグメントレジスタ（以
下、ENDADRレジスタと称す）であり、２４は
データセグメントの先頭アドレス（以下、TOP
アドレスと称す）を示している先頭データセグメ
ントレジスタ（以下、TOPADRレジスタと称
す）である。ENDアドレスは次に書込むデータ
セグメントアドレスのことであり、TOPアドレ
スは、次に読出すデータセグメントアドレスを示
している。２６はENDアドレスとTOPアドレス
のどちらかをRAM２０に印加するかを選択する
SELである。２５はRAM２０のデータが空であ
るか満杯であるかを示すFUL信号とEND信号を
生成する状態管理回路である。
以上のように構成された本実施例のデータ転送
制御回路１５について、その動作を説明する。
WT信号がアクテイブになるたびに、SEL２６よ
りENDADRレジスタ２３の出力を選択して
RAM２０にｍビツトのアドレス情報を送り同時
に2n進カウンタ２１の１加算していき、桁上げが
生じて１データセグメント内のデータが、満杯に
なると１データセグメント書込み終了信号（以
下、OVFE信号と称す）が出力されて、
ENDADRレジスタ２３を１加算する。同じよう
に、OE信号が、アクテイブになるたびに2n進カ
ウンタ２２を１加算していき、桁上げが生じて１
データセグメント内のデータをすべて読出する１
データセグメント読出し終了終号（以下、
OVFT信号と称す）が出力されてTOPADRレジ
スタ２４の内容を１加算する。そして、EMP、
FUL信号生成ブロツク２５で、TOPアドレスと
ENDアドレスの条件より状態管理回路２５でデ
ータが空状態であることを示すEMP信号とデー
タが満杯状態であることを示すFUL信号が出力
する。
制御回路１５について、その動作を説明する。
WT信号がアクテイブになるたびに、SEL２６よ
りENDADRレジスタ２３の出力を選択して
RAM２０にｍビツトのアドレス情報を送り同時
に2n進カウンタ２１の１加算していき、桁上げが
生じて１データセグメント内のデータが、満杯に
なると１データセグメント書込み終了信号（以
下、OVFE信号と称す）が出力されて、
ENDADRレジスタ２３を１加算する。同じよう
に、OE信号が、アクテイブになるたびに2n進カ
ウンタ２２を１加算していき、桁上げが生じて１
データセグメント内のデータをすべて読出する１
データセグメント読出し終了終号（以下、
OVFT信号と称す）が出力されてTOPADRレジ
スタ２４の内容を１加算する。そして、EMP、
FUL信号生成ブロツク２５で、TOPアドレスと
ENDアドレスの条件より状態管理回路２５でデ
ータが空状態であることを示すEMP信号とデー
タが満杯状態であることを示すFUL信号が出力
する。
第６図、第７図は、状態管理回路２５の２つの
実施例を示したものである。
実施例を示したものである。
第６図はRAM２０のデータの有無によつて
EMP、FUL信号を生成する例であり、２７はＲ
−Ｓフリツプフロツプ、２８はTOPアドレスと
ENDアドレスの値を比較するTOP・END比較回
路である。以下その動作について説明すると、デ
ータをCPU２が読んで、RD信号がアクテイブに
なつた際に、TOPアドレスとENDアドレスが等
しい時にEMP信号を出力し、逆にCPU１がデー
タを書込んでWR信号がアクテイブになつた際
に、TOPアドレスとENDアドレスが等しい時
に、FUL信号が出力する。第７図の例は、
TOPADRレジスタ、ENDADRレジスタに同図
ａに示すように、アドレスが2mを越えて０になる
度に反転するようなキヤリーフラグCT，Ceを設
ける。初期状態は、CT，Ceも０にしておく。同
図ｂに示すように、キヤリーフラグCTとCeが等
しい時に、TOPアドレスとENDアドレスが等し
ければ、EMP信号を出力し、CTとCeが異なり
TOPアドレスとENDアドレスが等しい時には、
FUL信号が出力する。
EMP、FUL信号を生成する例であり、２７はＲ
−Ｓフリツプフロツプ、２８はTOPアドレスと
ENDアドレスの値を比較するTOP・END比較回
路である。以下その動作について説明すると、デ
ータをCPU２が読んで、RD信号がアクテイブに
なつた際に、TOPアドレスとENDアドレスが等
しい時にEMP信号を出力し、逆にCPU１がデー
タを書込んでWR信号がアクテイブになつた際
に、TOPアドレスとENDアドレスが等しい時
に、FUL信号が出力する。第７図の例は、
TOPADRレジスタ、ENDADRレジスタに同図
ａに示すように、アドレスが2mを越えて０になる
度に反転するようなキヤリーフラグCT，Ceを設
ける。初期状態は、CT，Ceも０にしておく。同
図ｂに示すように、キヤリーフラグCTとCeが等
しい時に、TOPアドレスとENDアドレスが等し
ければ、EMP信号を出力し、CTとCeが異なり
TOPアドレスとENDアドレスが等しい時には、
FUL信号が出力する。
以上のようにこの実施例によれば、ｍビツトの
データセグメントアドレスとFUL、EMP信号を
出力するデータ転送制御回路と2m+n語の容量を持
つたRAMを設けることにより、先入先出メモリ
装置の書込み、読出しの動作が、１データセグメ
ント内では、任意の順序に行なえ、CPU１と
CPU２で独立にアドレスを指定できるため、転
送データの作成あるいは、受信データの参照を非
常に柔軟に行なうことができる。
データセグメントアドレスとFUL、EMP信号を
出力するデータ転送制御回路と2m+n語の容量を持
つたRAMを設けることにより、先入先出メモリ
装置の書込み、読出しの動作が、１データセグメ
ント内では、任意の順序に行なえ、CPU１と
CPU２で独立にアドレスを指定できるため、転
送データの作成あるいは、受信データの参照を非
常に柔軟に行なうことができる。
なお、実施例において、第５図に示したデータ
制御回路において、ENDADRレジスタと
TOPADRレジスタのカウントは、ハード的にデ
ータ制御回路１５内部で、２進カウンタの桁上げ
の時に出力されるOVFE信号、OVFT信号によ
つて行なつたが、CPU１及びCPU２でソフト的
に、ENDADRレジスタとTOPADRレジスタの
カウントを行なうために１データセグメント読出
し終了信号と１データセグメント書込み終了信号
を作り出してもよいことは言うまでもない。
制御回路において、ENDADRレジスタと
TOPADRレジスタのカウントは、ハード的にデ
ータ制御回路１５内部で、２進カウンタの桁上げ
の時に出力されるOVFE信号、OVFT信号によ
つて行なつたが、CPU１及びCPU２でソフト的
に、ENDADRレジスタとTOPADRレジスタの
カウントを行なうために１データセグメント読出
し終了信号と１データセグメント書込み終了信号
を作り出してもよいことは言うまでもない。
また、本発明の実施例の説明において本発明の
先入先出メモリ装置を使つたCPU１からCPU２
へのデータ転送の場合を説明したが、CPU２か
らCPU１へのデータの転送も、本発明の先入先
出メモリ装置によつてできることは明らかであ
る。
先入先出メモリ装置を使つたCPU１からCPU２
へのデータ転送の場合を説明したが、CPU２か
らCPU１へのデータの転送も、本発明の先入先
出メモリ装置によつてできることは明らかであ
る。
発明の効果
本発明の先入先出メモリ装置は、読出し書込み
可能なRAMと、このRAMに次に書込む最終デ
ータセグメントアドレスを記憶する機能をもつ最
終データセグメントレジスタと次に読出す先頭デ
ータセグメントアドレスを記憶する機能をもつ先
頭データセグメントレジスタとRAMのデータが
満杯であるか否か、空であるか否かの状態を示す
状態管理回路を設けることにより、マルチプロセ
ツサにおけるプロセツサ間データ転送を少ないハ
ードウエア量で高速に行なえ、しかも、１データ
セグメント内のアクセスに関しては、柔軟性をも
たせることができ、その実用的効果は大きい。
可能なRAMと、このRAMに次に書込む最終デ
ータセグメントアドレスを記憶する機能をもつ最
終データセグメントレジスタと次に読出す先頭デ
ータセグメントアドレスを記憶する機能をもつ先
頭データセグメントレジスタとRAMのデータが
満杯であるか否か、空であるか否かの状態を示す
状態管理回路を設けることにより、マルチプロセ
ツサにおけるプロセツサ間データ転送を少ないハ
ードウエア量で高速に行なえ、しかも、１データ
セグメント内のアクセスに関しては、柔軟性をも
たせることができ、その実用的効果は大きい。
第１図は従来より知られる共通メモリ装置を用
いたプロセツサ間データ転送装置のブロツク図、
第２図は従来より知られる先入先出メモリ装置を
用いたプロセツサ間データ転送装置のブロツク
図、第３図ａ，ｂは本発明の一実施例における先
入先出メモリ装置のRAM構造およびアドレス指
定方法を説明するための図、第４図は本発明の一
実施例における先入先出メモリ装置のブロツク
図、第５図は同実施例におけるデータ転送制御回
路のブロツク図、第６図、第７図ａ，ｂは同デー
タ転送制御回路における状態管理回路のブロツク
図およびアドレス状態を示す図である。 １６……アドレスセレクタ（SELA）、１７…
…データセレクタ（SELD）、２０……RAM、２
３……最終データセグメントレジスタ
（ENDADRレジスタ）、２４……先頭データセグ
メントレジスタ（TOPADRレジスタ）、２５…
…状態管理回路。
いたプロセツサ間データ転送装置のブロツク図、
第２図は従来より知られる先入先出メモリ装置を
用いたプロセツサ間データ転送装置のブロツク
図、第３図ａ，ｂは本発明の一実施例における先
入先出メモリ装置のRAM構造およびアドレス指
定方法を説明するための図、第４図は本発明の一
実施例における先入先出メモリ装置のブロツク
図、第５図は同実施例におけるデータ転送制御回
路のブロツク図、第６図、第７図ａ，ｂは同デー
タ転送制御回路における状態管理回路のブロツク
図およびアドレス状態を示す図である。 １６……アドレスセレクタ（SELA）、１７…
…データセレクタ（SELD）、２０……RAM、２
３……最終データセグメントレジスタ
（ENDADRレジスタ）、２４……先頭データセグ
メントレジスタ（TOPADRレジスタ）、２５…
…状態管理回路。
Claims (1)
- 【特許請求の範囲】 １ 2m+n語（ｍ≧１、ｎ≧１）の記憶容量を持つ
た書込み／読出し可能なRAMと、第１のポート
からアクセスする場合、前記RAM内のアクセス
すべきデータセグメント（2nの容量をもつ）のア
ドレス情報を記憶し、１データセグメント書込み
終了信号を入力した時にインクリメントする機能
をもつｍビツトからなる最終データセグメントレ
ジスタと、第２のポートからアクセスする場合、
前記RAM内のアクセスすべきデータセグメント
のアドレス情報を記憶し、１データセグメントの
読出し終了信号の入力した時にインクリメントす
る機能をもつｍビツトからなる先頭データセグメ
ントレジスタと、前記最終データセグメントレジ
スタと前記先頭データセグメントレジスタの情報
を入力し、前記RAM内にデータが満杯状態か否
か、空状態か否かを示す状態信号を出力する状態
管理回路と、第１のポートから供給されるｎビツ
トのアドレス情報と前記最終データセグメントレ
ジスタのｍビツトのアドレス情報の計（ｍ＋ｎ）
ビツトからなる第１のアドレス情報と、第２のポ
ートから供給されるｎビツトのアドレス情報と前
記先頭データセグメントレジスタのｍビツトのア
ドレス情報の計（ｍ＋ｎ）ビツトからなる第２の
アドレス情報の双方を入力し、第１のポートから
のアクセス動作の際には、第１のアドレス情報
を、また第２のポートからのアクセス動作の際に
は、第２のアドレス情報を前記RAMに供給する
アドレスセレクタと、第１のポートからのアクセ
ス動作時には、第１のポートのデータ信号線と前
記RAMのデータ信号線を接続し前記RAMに供
給し、第２のポートからのアクセス動作時には、
第２のポートのデータ信号線と前記RAMのデー
タ信号線を接続するデータセレクタとを備えた先
入先出メモリ装置。 ２ 2m+n語（ｍ≧１、ｎ≧１）の記憶容量を持つ
た書込み／読出し可能なRAMと、書込みポート
からアクセスする場合、前記RAM内のアクセス
すべきデータセグメント（2nの容量をもつ）のア
ドレス情報を記憶し、１データセグメント書込み
終了信号を入力した時にインクリメントする機能
をもつｍビツトからなる最終データセグメントレ
ジスタと、読出しポートからアクセスする場合、
前記RAM内のアクセスすべきデータセグメント
（2nの容量をもつ）のアドレス情報を記憶し、１
データセグメントの読出し終了信号の入力した時
にインクリメントする機能をもつｍビツトからな
る先頭データセグメントレジスタと、前記最終デ
ータセグメントレジスタと前記先頭データセグメ
ントレジスタの情報を入力し、前記RAM内にデ
ータが満杯状態か否か、空状態か否かを示す状態
信号を出力する状態管理回路と、書込みポートか
ら供給されるｎビツトのアドレス情報と前記最終
データセグメントレジスタのｍビツトのアドレス
情報の計（ｍ＋ｎ）ビツトからなる第１のアドレ
ス情報と、読出しポートから供給されるｎビツト
のアドレス情報と前記先頭データセグメントレジ
スタのｍビツトのアドレス情報の計（ｍ＋ｎ）ビ
ツトからなる第２のアドレス情報の双方を入力
し、書込みポートからのアクセス動作の際には、
第１のアドレス情報をまた読出しポートからのア
クセス動作の際には第２のアドレス情報を前記
RAMに供給するアドレスセレクタと、書込み動
作時には書込みポートから供給される１語の書込
みデータを前記RAMに供給し、読出し動作時に
は、RAMから読出された１語のデータを読出し
ポートに出力するデータセレクタとを備えた先入
先出メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136982A JPS6027976A (ja) | 1983-07-26 | 1983-07-26 | 先入先出メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136982A JPS6027976A (ja) | 1983-07-26 | 1983-07-26 | 先入先出メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027976A JPS6027976A (ja) | 1985-02-13 |
| JPH0427583B2 true JPH0427583B2 (ja) | 1992-05-12 |
Family
ID=15188001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58136982A Granted JPS6027976A (ja) | 1983-07-26 | 1983-07-26 | 先入先出メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027976A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220058A (ja) * | 1985-03-27 | 1986-09-30 | Hitachi Ltd | バツフア制御装置 |
| JPS6242300A (ja) * | 1985-08-20 | 1987-02-24 | 松下電器産業株式会社 | 道路通行料収受端末装置 |
| JPS62263561A (ja) * | 1986-05-09 | 1987-11-16 | Fujitsu Ltd | デ−タ転送方式 |
| JPH0764934A (ja) * | 1993-08-25 | 1995-03-10 | Nec Corp | 端末中継システム |
| JP4439491B2 (ja) | 2006-05-24 | 2010-03-24 | 株式会社ソニー・コンピュータエンタテインメント | マルチグラフィックスプロセッサシステム、グラフィックスプロセッサおよびデータ転送方法 |
-
1983
- 1983-07-26 JP JP58136982A patent/JPS6027976A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6027976A (ja) | 1985-02-13 |
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