JPS62263561A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS62263561A JPS62263561A JP10610586A JP10610586A JPS62263561A JP S62263561 A JPS62263561 A JP S62263561A JP 10610586 A JP10610586 A JP 10610586A JP 10610586 A JP10610586 A JP 10610586A JP S62263561 A JPS62263561 A JP S62263561A
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- JP
- Japan
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- clock
- data
- receiving side
- transfer
- circuit
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Links
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 abstract description 19
- 238000007726 management method Methods 0.000 description 14
- 230000015654 memory Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000013523 data management Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
本発明は相互に非同期に動作する装置間のデータ転送に
おいて、転送速度の向上を図るため、送信側からクロッ
クを送出し、受信側においてこのクロックに同期してデ
ータを受信し、記憶手段を介して受信側クロックへの同
期化を行うようにしたものである。
おいて、転送速度の向上を図るため、送信側からクロッ
クを送出し、受信側においてこのクロックに同期してデ
ータを受信し、記憶手段を介して受信側クロックへの同
期化を行うようにしたものである。
［産業上の利用分野］
本発明は、中央処理装置（以下、ＣＰＵと略記する）と
拡張記憶装置（以下、拡張メモリと略記する）間のよう
に非同期に動作する装置間のデータ転送方式に関する。
拡張記憶装置（以下、拡張メモリと略記する）間のよう
に非同期に動作する装置間のデータ転送方式に関する。
ＣＰＵと主記憶装置（以下、ＭＳＵと略記する）の間は
、通常高速のクロックによって同期転送が行われる。
、通常高速のクロックによって同期転送が行われる。
拡張メモリの場合は容積も大きく、ＣＰＵとの転送路も
長くなり、クロックおよびデータの伝送時間のバラツキ
が大きくなるので、高速クロックによる同期転送は困難
であり、転送りロック周波数を低くして同期転送するか
、非同期で転送するかしかなかった。
長くなり、クロックおよびデータの伝送時間のバラツキ
が大きくなるので、高速クロックによる同期転送は困難
であり、転送りロック周波数を低くして同期転送するか
、非同期で転送するかしかなかった。
しかし、従来の非同期転送では転送速度が遅く、その高
速化が要望されている。
速化が要望されている。
［従来の技術］
従来の非同期データ転送のブロック図を第３図に示す。
図において、１０は送信データ保持手段、１１は送信デ
ータが有効であることを示すバリッド信号送出手段、１
２は受信データ保持手段、１３は受信制御手段を示す。
ータが有効であることを示すバリッド信号送出手段、１
２は受信データ保持手段、１３は受信制御手段を示す。
第３図のブロック図で示した装置間のデータ転送の手順
は、次のように行われる。
は、次のように行われる。
まず、送信側においてデータを送信データ保持手段１０
に保持させるとともに、バリッド信号を有効にする。こ
のとき、データおよびバリッド信号の確定している時間
が、少なくとも受信側のクロックの１周期以上となるま
で両信号を保持する。
に保持させるとともに、バリッド信号を有効にする。こ
のとき、データおよびバリッド信号の確定している時間
が、少なくとも受信側のクロックの１周期以上となるま
で両信号を保持する。
次に、バリッド信号を無効にして、少なくとも受信側の
クロックの１周期以上その値が確定するようバリッド信
号を保持する。
クロックの１周期以上その値が確定するようバリッド信
号を保持する。
以上の手順を繰り返して、データを転送するものであっ
た。
た。
このように、従来の非同期データ転送方式では、データ
の変化したことを受信側に伝えるために、一つのデータ
を転送するごとに無効データを送信するようにして、一
つのデータの転送が完了したことを伝え、また、１回の
データの転送においても、受信側におけるデータの確定
時間が受信側のクロックの１周期以上でなければならな
いものであった。
の変化したことを受信側に伝えるために、一つのデータ
を転送するごとに無効データを送信するようにして、一
つのデータの転送が完了したことを伝え、また、１回の
データの転送においても、受信側におけるデータの確定
時間が受信側のクロックの１周期以上でなければならな
いものであった。
このためデータ転送速度は、同期転送に比べると、格段
に遅くなるものであった。
に遅くなるものであった。
［発明が解決しようとする問題点］
ＣＰＵと拡張メモリ間のデータ転送は、でき得る限り高
速とし、ＣＰＵとＭＳＵ間のデータ転送速度に近い値と
することが要望される。
速とし、ＣＰＵとＭＳＵ間のデータ転送速度に近い値と
することが要望される。
しかし、上記のように高速クロックによる同期転送は困
難であり、従来の非同期転送では転送速度が遅いという
問題点がある。
難であり、従来の非同期転送では転送速度が遅いという
問題点がある。
本発明は、このような従来の問題点を解消した新規なデ
ータ転送方式を提供しようとするものである。
ータ転送方式を提供しようとするものである。
［問題点を解決するための手段］
第１図は本発明のデータ転送方式の原理ブロック図を示
す。
す。
図において、１は送信側のクロックで動作する送信河デ
ータ保持手段であり、２はクロック送出手段であって、
１．２は送信側に備えられる。
ータ保持手段であり、２はクロック送出手段であって、
１．２は送信側に備えられる。
３は送信側のクロックで動作する受信側データ保持手段
である。
である。
５は一つ若しくは複数のメモリ若しくはレジスタファイ
ルより成る記憶手段である。
ルより成る記憶手段である。
４は送信側より送られてくるクロックで動作し記憶手段
５に書き込むアドレスを管理する書込みアドレス管理手
段である。
５に書き込むアドレスを管理する書込みアドレス管理手
段である。
６は受信側のクロックで動作し記憶手段５から読み出す
データのアドレスを管理する読出しアドレス管理手段で
ある。
データのアドレスを管理する読出しアドレス管理手段で
ある。
７は受信側のクロックで動作し記憶手段５から読み出し
たデータを保持するデータ保持手段である。
たデータを保持するデータ保持手段である。
８は書込みアドレスの上位ｍビットを受信側のクロック
に同期させる同期手段である。即ち、書込みアドレスの
上位ｍビットの値の変化を受信側のクロックに同期させ
るものである。ｍの数は、送信側および受信側クロック
の周期の比、記憶手段の種類および構成により適当の値
が定まる。
に同期させる同期手段である。即ち、書込みアドレスの
上位ｍビットの値の変化を受信側のクロックに同期させ
るものである。ｍの数は、送信側および受信側クロック
の周期の比、記憶手段の種類および構成により適当の値
が定まる。
３〜８の手段は受信側に備えられる。
［作用］
上記のように構成することによって、送信側の送信デー
タ保持手段１から受信側の記憶手段５への書込みが送信
側のクロックにより行われるため、装置間のデータ転送
に関しては、非同期転送の手続が不要となる。
タ保持手段１から受信側の記憶手段５への書込みが送信
側のクロックにより行われるため、装置間のデータ転送
に関しては、非同期転送の手続が不要となる。
受信側においては、送信側から送られてくるクロックで
動作する部分と、受信側のクロックで動作する部分の接
点に、記憶手段５を介在させているので、転送の１回ご
とに同期をとる必要はなく、しかも転送と並行して同期
をとることが可能である。
動作する部分と、受信側のクロックで動作する部分の接
点に、記憶手段５を介在させているので、転送の１回ご
とに同期をとる必要はなく、しかも転送と並行して同期
をとることが可能である。
［実施例］
第２図は本発明の一実施例を示す詳細ブロック図である
。
。
図において、１は送信データ保持回路であり、２はクロ
ック送出回路である。
ック送出回路である。
クロック送出回路２にはクロック分周回路２−１を備え
ているが、これは転送距離が長く、元の送信側クロック
の周期内にはデータが確定しないようなとき、これを分
周して送信側クロックとするものであり、従って分周比
が１の場合もある。
ているが、これは転送距離が長く、元の送信側クロック
の周期内にはデータが確定しないようなとき、これを分
周して送信側クロックとするものであり、従って分周比
が１の場合もある。
３は受信データ保持回路であり、４は書込みアドレス管
理回路であり、５は記憶回路であり、６は読出しアドレ
ス管理回路であり、７は読出しデータ保持回路であり、
８は同期回路である。
理回路であり、５は記憶回路であり、６は読出しアドレ
ス管理回路であり、７は読出しデータ保持回路であり、
８は同期回路である。
書込みアドレス管理回路４は、書込みアドレスカウンタ
４−１、最終データ検出回路４−２およびアドレスの上
位ｍビットのデコーダ４−３から成る。
４−１、最終データ検出回路４−２およびアドレスの上
位ｍビットのデコーダ４−３から成る。
記憶回路５は、最大２ｆｆ１個の記憶ブロック５−１゜
５−２．−−−、５−ｎから構成される。
５−２．−−−、５−ｎから構成される。
読出しアドレス管理回路６は、読出しアドレスカウンタ
６−１、読出し側最終データ検出回路６−２、読出しア
ドレス上位ｍビットのデコーダ６−３および古込み側と
読出し側アドレスの上位ｍビットの比較回路６−４から
成る。
６−１、読出し側最終データ検出回路６−２、読出しア
ドレス上位ｍビットのデコーダ６−３および古込み側と
読出し側アドレスの上位ｍビットの比較回路６−４から
成る。
送信側のクロックは、クロック送出回路２において、ク
ロック分周回路２−１によって分周され、送信データ保
持回路１に供給されると共に、受信側に送出され、書込
みアドレス管理回路４、受信データ保持回路３および記
憶回路５に供給される。
ロック分周回路２−１によって分周され、送信データ保
持回路１に供給されると共に、受信側に送出され、書込
みアドレス管理回路４、受信データ保持回路３および記
憶回路５に供給される。
受信側のクロックは、読出しアドレス管理回路６、読出
しデータ保持回路７および同期回路８に供給される。
しデータ保持回路７および同期回路８に供給される。
本実施例装置によるデータ転送は、次のように行われる
。
。
（１）送信データ保持回路１に保持された送信データは
、クロック分周回路２−１で分周されたクロックにより
制御され、受信側に送出される。同時に、クロックもク
ロック送出回路２から送出される。
、クロック分周回路２−１で分周されたクロックにより
制御され、受信側に送出される。同時に、クロックもク
ロック送出回路２から送出される。
（２）送信データ保持回路１から送出されたデータは、
受信データ保持回路３で一旦保持された後、記憶回路５
の、書込みアドレス管理回路４の指示するアドレスに書
き込まれる。即ち、アドレス管理回路４の書込みアドレ
スカウンタ４−１は送信側クロックによりインクリメン
トされ、その計数値の上位ｍビットをデコーダ４−３で
デコードしたデータにより記憶ブロックを選択し、下位
ビットのデータを、その記憶ブロック内のアドレスとし
て書き込まれる。
受信データ保持回路３で一旦保持された後、記憶回路５
の、書込みアドレス管理回路４の指示するアドレスに書
き込まれる。即ち、アドレス管理回路４の書込みアドレ
スカウンタ４−１は送信側クロックによりインクリメン
トされ、その計数値の上位ｍビットをデコーダ４−３で
デコードしたデータにより記憶ブロックを選択し、下位
ビットのデータを、その記憶ブロック内のアドレスとし
て書き込まれる。
（３）送信側は、順次データを記ｔα回路５に書き込む
が、転送の最終データには、最終データであることを示
すデータコード、若しくはＥｔｎデータであることを示
す情報を付加したデータを送信する。書込みデータ管理
回路４の最終データ検出回路４−２により、最終データ
であることを検出すると、書込みアドレスカウンタ４−
１を制御し、通常のアドレスのインクリメントの替りに
、書込みアドレスの上位ｍビットに対してインクリメン
トし、下位ビットをクリアする。これによりブロック更
新が行われ、次のデータは次の記憶ブロックに書き込ま
れるようになる。
が、転送の最終データには、最終データであることを示
すデータコード、若しくはＥｔｎデータであることを示
す情報を付加したデータを送信する。書込みデータ管理
回路４の最終データ検出回路４−２により、最終データ
であることを検出すると、書込みアドレスカウンタ４−
１を制御し、通常のアドレスのインクリメントの替りに
、書込みアドレスの上位ｍビットに対してインクリメン
トし、下位ビットをクリアする。これによりブロック更
新が行われ、次のデータは次の記憶ブロックに書き込ま
れるようになる。
（４）読出しデータは、読出しアドレス管理回路６の指
示するアドレス、卯ち読出しアドレスカウンタ６−１の
上位ｍビットのデータをデコーダ６−３でデコードした
データで記憶ブロックを選択し、下位ビットのデータを
アドレスとして、記憶回路５から取り出して読出しデー
タ保持回路７に格納する。読出しアドレス管理回路６で
は、読出しアドレスカウンタ６−１は通常、１回データ
が読み出すごとにインクリメントされるが、最終データ
検出回路 ６−２によって最終データであることが検出
されると、書込みアドレスカウンタと同様に、上位ｍビ
ットをインクリメントし、下位ビットをクリアしてブロ
ック更新を行う。
示するアドレス、卯ち読出しアドレスカウンタ６−１の
上位ｍビットのデータをデコーダ６−３でデコードした
データで記憶ブロックを選択し、下位ビットのデータを
アドレスとして、記憶回路５から取り出して読出しデー
タ保持回路７に格納する。読出しアドレス管理回路６で
は、読出しアドレスカウンタ６−１は通常、１回データ
が読み出すごとにインクリメントされるが、最終データ
検出回路 ６−２によって最終データであることが検出
されると、書込みアドレスカウンタと同様に、上位ｍビ
ットをインクリメントし、下位ビットをクリアしてブロ
ック更新を行う。
（５）アドレス比較回路６−４では、読出し用アドレス
カウンタ６−１の上位ｍビットと、同期回路８を介して
受は取った書込みアドレスの上位ｍビットを比較し、一
致していることが検出されると、読出しを待機状態にし
て、受信側システムにウェイト信号をもってその旨通知
する。（上位ｍビットの一敗は書込み側の記憶ブロック
と読出し側の記憶ブロックが同一となることを意味し、
一時読出しを中止しなければならない）。
カウンタ６−１の上位ｍビットと、同期回路８を介して
受は取った書込みアドレスの上位ｍビットを比較し、一
致していることが検出されると、読出しを待機状態にし
て、受信側システムにウェイト信号をもってその旨通知
する。（上位ｍビットの一敗は書込み側の記憶ブロック
と読出し側の記憶ブロックが同一となることを意味し、
一時読出しを中止しなければならない）。
比較回路６−４において不一致が検出されると、記憶回
路５からの読出しが開始される。
路５からの読出しが開始される。
（６）比較回路６−４において、書込みが読出しを追い
越す恐れを発見したとき、例えば書込み側の上位ｍビッ
トの値が（読出し側の上位ｍビットの値）−１となった
ときは、送信側に対してワーニング信号を用いて通知す
る。
越す恐れを発見したとき、例えば書込み側の上位ｍビッ
トの値が（読出し側の上位ｍビットの値）−１となった
ときは、送信側に対してワーニング信号を用いて通知す
る。
［発明の効果］
以上説明のように本発明によれば、非同期の装置間の転
送においても、装置間での非同期転送の手続が不要であ
り、また受信側での同期も記憶手段を介することにより
データ転送と並行に、しかもデータ転送周期より長い周
期で行うことができるため、データの高速転送が可能と
なり、その実用上の効果は極めて大である。
送においても、装置間での非同期転送の手続が不要であ
り、また受信側での同期も記憶手段を介することにより
データ転送と並行に、しかもデータ転送周期より長い周
期で行うことができるため、データの高速転送が可能と
なり、その実用上の効果は極めて大である。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す詳細ブロック図、
第３図は従来例のブロック図である。
図面において、
ｌは送信データ保持手段（回路）、
２はクロック送出手段（回路）、
３は受信データ保持手段（回路）、
４は書込みアドレス管理手段（回路）、５は記憶手段（
回路）、 ６は読出しアドレス管理手段（回路）、７は読出しデー
タ保持手段（回路）、 ８は同期手段（回路）、 １０は送信データ保持手段、 １１はバリッド信号送出手段、 １２は受信データ保持手段、 １３は受信制御手段、 ２−１は分周回路、 ４−１は書込みアドレスカウンタ、 ４−２．６−２は最終データ検出回路、４−３．６−３
はデコーダ、 ５−１．５−２． ・・・・、 ５−ｎは記憶ブ０７り
、６−１は読出しアドレスカウンタ、 ６−４は比較回路、 をそれぞれ示す。
回路）、 ６は読出しアドレス管理手段（回路）、７は読出しデー
タ保持手段（回路）、 ８は同期手段（回路）、 １０は送信データ保持手段、 １１はバリッド信号送出手段、 １２は受信データ保持手段、 １３は受信制御手段、 ２−１は分周回路、 ４−１は書込みアドレスカウンタ、 ４−２．６−２は最終データ検出回路、４−３．６−３
はデコーダ、 ５−１．５−２． ・・・・、 ５−ｎは記憶ブ０７り
、６−１は読出しアドレスカウンタ、 ６−４は比較回路、 をそれぞれ示す。
Claims (2)
- （１）相互に非同期に動作する装置間のデータ転送にお
いて、 送信側に、送信側クロックで動作する送信データ送出手
段（１）と、 送信側クロックを送出するクロック送出手段（２）を備
えるとともに、 受信側に、送信側より送出された送信側クロックで動作
する受信データ保持手段（３）と、一つ若しくは複数個
の記憶手段（５）と、 送信側クロックにより動作し前記記憶手段（５）に書き
込むアドレスを管理する書込みアドレス管理手段（４）
と、 受信側クロックで動作し前記記憶手段（５）より読み出
すデータのアドレスを管理する読出しアドレス管理手段
（６）と、 該読み出したデータを保持する読出しデータ保持手段（
７）を備え、 送信側から送出されたクロックを用いてデータを受信し
、記憶手段（５）を介してデータを、受信側のクロック
で動作するデータ保持手段（７）に転送するよう構成し
たことを特徴とするデータ転送方式。 - （２）上記記載における書込みアドレス管理手段（４）
における書込みアドレスの上位ｍビット（ｍは任意の整
数）を受信側クロックに同期させる同期手段（８）を備
え、 該受信側クロックに同期された書込みアドレスの上位ｍ
ビットと、上記読出しアドレス管理手段（６）における
読出しアドレスの上位ｍビットの比較により、前記記憶
手段（５）からの読出しを制御するよう構成したことを
特徴とする特許請求の範囲第１項記載のデータ転送方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10610586A JPS62263561A (ja) | 1986-05-09 | 1986-05-09 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10610586A JPS62263561A (ja) | 1986-05-09 | 1986-05-09 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62263561A true JPS62263561A (ja) | 1987-11-16 |
Family
ID=14425215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10610586A Pending JPS62263561A (ja) | 1986-05-09 | 1986-05-09 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62263561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737589A (en) * | 1993-09-20 | 1998-04-07 | Hitachi, Ltd. | Data transfer system and method including tuning of a sampling clock used for latching data |
| US7203809B2 (en) | 1994-01-21 | 2007-04-10 | Renesas Technology Corp. | Data transfer control method, and peripheral circuit, data processor and processing system for the method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166743A (ja) * | 1974-12-06 | 1976-06-09 | Nippon Electric Co | Johotensosochi |
| JPS55134424A (en) * | 1979-04-06 | 1980-10-20 | Oki Electric Ind Co Ltd | Bit phase synchronizing circuit |
| JPS6027976A (ja) * | 1983-07-26 | 1985-02-13 | Matsushita Electric Ind Co Ltd | 先入先出メモリ装置 |
| JPS6160124A (ja) * | 1984-08-31 | 1986-03-27 | Panafacom Ltd | バツフアの制御方式 |
| JPS6166743A (ja) * | 1984-09-10 | 1986-04-05 | ハ−キュルス インコ−ポレ−テッド | ロケツトモ−タ−用フエノ−ル雷管断熱材 |
-
1986
- 1986-05-09 JP JP10610586A patent/JPS62263561A/ja active Pending
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