JPH0715673B2 - マルチプロセッサのデータ処理装置 - Google Patents
マルチプロセッサのデータ処理装置Info
- Publication number
- JPH0715673B2 JPH0715673B2 JP60231910A JP23191085A JPH0715673B2 JP H0715673 B2 JPH0715673 B2 JP H0715673B2 JP 60231910 A JP60231910 A JP 60231910A JP 23191085 A JP23191085 A JP 23191085A JP H0715673 B2 JPH0715673 B2 JP H0715673B2
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- JP
- Japan
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- data
- communication
- processor
- memory
- pointer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマルチプロセッサシステムにおいて、プロセ
ッサ間のデータ通信の同期化を図るマルチプロセッサの
データ処理装置に関するものである。
ッサ間のデータ通信の同期化を図るマルチプロセッサの
データ処理装置に関するものである。
第４図は一般のマルチプロセッサシステムの全体構成図
を示すものである。図において（1a）〜（1i）はプロセ
ッサ、（２）は各プロセッサ（1a）〜（1i）によりデー
タアクセスが行なわれる共通メモリである。
を示すものである。図において（1a）〜（1i）はプロセ
ッサ、（２）は各プロセッサ（1a）〜（1i）によりデー
タアクセスが行なわれる共通メモリである。
上記構成のマルチプロセッサシステムにおいてデータ通
信を行なう場合、従来は第５図に示すようなシステム構
成を取っていた。
信を行なう場合、従来は第５図に示すようなシステム構
成を取っていた。
図において（1a），（1c）はそれぞれデータ送信側のプ
ロセッサ、（1b）（1d）はデータ受信側のプロセッサ、
（10a），（10b）は各プロセッサ間でのデータ通信の為
のバッファ機能を果たすデータメモリ、（11a），（11
b）は各プロセッサ間でのデータ授受の同期を取るフラ
グである。
ロセッサ、（1b）（1d）はデータ受信側のプロセッサ、
（10a），（10b）は各プロセッサ間でのデータ通信の為
のバッファ機能を果たすデータメモリ、（11a），（11
b）は各プロセッサ間でのデータ授受の同期を取るフラ
グである。
尚、各メモリ（10a），（10b）及びフラグ状態を示すフ
ラグ部（11a），（11b）はそれぞれ共通メモリ（２）
（第４図参照）内の特定アドレス空間に格納されてい
る。
ラグ部（11a），（11b）はそれぞれ共通メモリ（２）
（第４図参照）内の特定アドレス空間に格納されてい
る。
各プロセッサ（1a）〜（1d）は基本的には独立してデー
タ処理を行なっており、その間の処理動作は非同期であ
る。しかしながら、プロセッサ間でデータ通信が必要と
なった場合、プロセッサ間のデータ授受を同期を取って
行う必要がある。
タ処理を行なっており、その間の処理動作は非同期であ
る。しかしながら、プロセッサ間でデータ通信が必要と
なった場合、プロセッサ間のデータ授受を同期を取って
行う必要がある。
次に従来のマルチプロセッサシステムにおける同期化デ
ータ通信の方法を第６図のフローチャートを参照にして
説明する。
ータ通信の方法を第６図のフローチャートを参照にして
説明する。
例えばプロセッサP1（1a）よりプロセッサP2（1b）へデ
ータ通信を行なう場合を例にとって説明すると、先ずプ
ロセッサP1（1a）は共通メモリ（２）のフラグ部（11
a）を読み取り“0"にリセットされているか否かを調べ
る。すなわち、フラグ部（11a）がプロセッサP2（1b）
によってリセット状態されていればデータメモリ（10
a）にはデータ書き込み可能である（Ｓ−１）。データ
メモリ（10a）がデータ書き込み可能状態であると、プ
ロセッサP1（1a）はプロセッサP2（1b）へ送信すべきデ
ータをデータメモリ（10a）へ書き込む（Ｓ−２）。デ
ータをモメリへ書き込み完了した後、プロセッサP1（1
a）はフラグ（11a）を“1"にセットしデータ送信処理を
完了する（Ｓ−３）。
ータ通信を行なう場合を例にとって説明すると、先ずプ
ロセッサP1（1a）は共通メモリ（２）のフラグ部（11
a）を読み取り“0"にリセットされているか否かを調べ
る。すなわち、フラグ部（11a）がプロセッサP2（1b）
によってリセット状態されていればデータメモリ（10
a）にはデータ書き込み可能である（Ｓ−１）。データ
メモリ（10a）がデータ書き込み可能状態であると、プ
ロセッサP1（1a）はプロセッサP2（1b）へ送信すべきデ
ータをデータメモリ（10a）へ書き込む（Ｓ−２）。デ
ータをモメリへ書き込み完了した後、プロセッサP1（1
a）はフラグ（11a）を“1"にセットしデータ送信処理を
完了する（Ｓ−３）。
一方、データ受信側のプロセッサP2（1b）は上記フラグ
部（11a）を読み取りフラグがセットされているか否か
を調べる（Ｓ−１′）。その結果、フラグが“1"にセッ
トされていれば、プロセッサP2（1b）はデータメモリ
（10a）より通信データを読み出す（Ｓ−２′）。デー
タ読み出し完了後、プロセッサP2（1b）はフラグを“0"
にリセットしデータ受信処理を完了する（Ｓ−３′）。
プロセッサP1（1a）は次回にデータ通信を行う場合、フ
ラグがリセットされているのを確認してから再度データ
送信処理を行う。
部（11a）を読み取りフラグがセットされているか否か
を調べる（Ｓ−１′）。その結果、フラグが“1"にセッ
トされていれば、プロセッサP2（1b）はデータメモリ
（10a）より通信データを読み出す（Ｓ−２′）。デー
タ読み出し完了後、プロセッサP2（1b）はフラグを“0"
にリセットしデータ受信処理を完了する（Ｓ−３′）。
プロセッサP1（1a）は次回にデータ通信を行う場合、フ
ラグがリセットされているのを確認してから再度データ
送信処理を行う。
プロセッサP3（1c）よりプロセッサP4（1d）へのデータ
通信も上記同様である。
通信も上記同様である。
〔発明が解決しようとする問題点） 従来のマルチプロセッサのデータ処理装置は以上のよう
に構成されているので、各プロセッサ間の通信用のデー
タメモリはアドレス空間が固定的に割り付けられてお
り、しかもデータメモリは１回の通信データのアドレス
空間しか確保していないので、プロセッサP1がプロセッ
サP2よりデータ転送処理が速い場合、あるいはプロセッ
サP2のデータ転送処理が渋滞した場合、プロセッサP1は
次回の通信データをデータメモリを介してプロセッサP2
へ送信することが出来ず、プロセッサP1はデータ転送の
持ち動作に入るか、あるいはプロセッサP1が新たに生成
したデータの為に、その時のデータを捨てるかしなけれ
ばならず、結果的にシステム全系の渋滞もしくはデータ
の欠落が発生等の問題点があった。
に構成されているので、各プロセッサ間の通信用のデー
タメモリはアドレス空間が固定的に割り付けられてお
り、しかもデータメモリは１回の通信データのアドレス
空間しか確保していないので、プロセッサP1がプロセッ
サP2よりデータ転送処理が速い場合、あるいはプロセッ
サP2のデータ転送処理が渋滞した場合、プロセッサP1は
次回の通信データをデータメモリを介してプロセッサP2
へ送信することが出来ず、プロセッサP1はデータ転送の
持ち動作に入るか、あるいはプロセッサP1が新たに生成
したデータの為に、その時のデータを捨てるかしなけれ
ばならず、結果的にシステム全系の渋滞もしくはデータ
の欠落が発生等の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、プロセッサ間のデータ通信時の同期化を完全
に図り、不同期の為のシステム全系の渋滞防止あるいは
データの欠落を防ぐことができるマルチプロセッサのデ
ータ処理装置を得ることを目的とする。
たもので、プロセッサ間のデータ通信時の同期化を完全
に図り、不同期の為のシステム全系の渋滞防止あるいは
データの欠落を防ぐことができるマルチプロセッサのデ
ータ処理装置を得ることを目的とする。
この発明に係るマルチプロッサのデータ処理装置は、複
数個の固定データメモリを共用化レデータ長に応じてア
ドレス空間を可変構造にして割り付けられるようにする
と共に、メモリ管理用プロセッサによる通信データ長の
判定のもとにアドレス空間を指定するポインタを複数個
設け、各通信データ単位毎にこのポインタを生成／削除
し、このポインタを参照にして送受信用の各プロセッサ
は通信テータの書き込み、読み出しを行ってプロセッサ
間のデータ通信の同期処理を行うものである。そして、
通信データのデータ長に基づいて共通のメモリ内をチェ
ックして必要エリアを確保し、特定アドレス情報を生成
し、新に必要エリアが確保できないときは、特定アドレ
ス情報を更新して再設定する。
数個の固定データメモリを共用化レデータ長に応じてア
ドレス空間を可変構造にして割り付けられるようにする
と共に、メモリ管理用プロセッサによる通信データ長の
判定のもとにアドレス空間を指定するポインタを複数個
設け、各通信データ単位毎にこのポインタを生成／削除
し、このポインタを参照にして送受信用の各プロセッサ
は通信テータの書き込み、読み出しを行ってプロセッサ
間のデータ通信の同期処理を行うものである。そして、
通信データのデータ長に基づいて共通のメモリ内をチェ
ックして必要エリアを確保し、特定アドレス情報を生成
し、新に必要エリアが確保できないときは、特定アドレ
ス情報を更新して再設定する。
この発明においては、データメモリのアドレス空間を可
変構成にして複数割り付けられるようにしたので、プロ
セッサ間のデータ転送速度の差に関係なく通信データを
格納することが出来るのでシステム全系の渋滞を防ぎ又
データの欠落も起こらない為、システムの信頼性の向
上、そしてメモリ領域を共用して使用する為ハードウェ
ア資源の有効利用が図れる。
変構成にして複数割り付けられるようにしたので、プロ
セッサ間のデータ転送速度の差に関係なく通信データを
格納することが出来るのでシステム全系の渋滞を防ぎ又
データの欠落も起こらない為、システムの信頼性の向
上、そしてメモリ領域を共用して使用する為ハードウェ
ア資源の有効利用が図れる。
以下、この発明の一実施例を図について説明する。マル
チプロセッサシステムの構成は第４図と同様である。第
１図において（3a），（3b）は通信データを管理する為
の通信用ポインタ、（４）は通信データを格納する通信
データメモリ、（５）はデータメモリを統括管理するメ
モリ管理プロセッサである。なお、各通信用ポインタ
（3a），（3b）及び通信データメモリは共に共通メモリ
（２）の中に構成し決められた番地に割り付けられてい
る。
チプロセッサシステムの構成は第４図と同様である。第
１図において（3a），（3b）は通信データを管理する為
の通信用ポインタ、（４）は通信データを格納する通信
データメモリ、（５）はデータメモリを統括管理するメ
モリ管理プロセッサである。なお、各通信用ポインタ
（3a），（3b）及び通信データメモリは共に共通メモリ
（２）の中に構成し決められた番地に割り付けられてい
る。
上記通信用ポインタ（3a），（3b）の各ポインタ構成は
第２図に示される構成となっている。図において（a1）
〜（a3）は各ポインタを示す。各ポインタは通信データ
メモリ（４）へ通信データを格納する為の割り当て番地
を指示するデータポインタ、データ長及び通信同期用の
フラグから構成される。
第２図に示される構成となっている。図において（a1）
〜（a3）は各ポインタを示す。各ポインタは通信データ
メモリ（４）へ通信データを格納する為の割り当て番地
を指示するデータポインタ、データ長及び通信同期用の
フラグから構成される。
この通信用ポインタ（3a），（3b）はQUEUE（待ち行
列）構成となっており、データ送信処理完了毎にポイン
タは１つ後に構成されたポインタ内容に更新される。又
QUEUEの大きさ（ポインタの個数はシステムの制約から
所定のサイズとする。また通信用データメモリのサイス
も有限である。） 次に上記構成における本発明の一実施例の動作を第３図
に示すフローチャートに従って説明する。プロセッサP1
（1a）よりプロセッサP2（1b）へのデータの通信を例に
取って説明を進める。
列）構成となっており、データ送信処理完了毎にポイン
タは１つ後に構成されたポインタ内容に更新される。又
QUEUEの大きさ（ポインタの個数はシステムの制約から
所定のサイズとする。また通信用データメモリのサイス
も有限である。） 次に上記構成における本発明の一実施例の動作を第３図
に示すフローチャートに従って説明する。プロセッサP1
（1a）よりプロセッサP2（1b）へのデータの通信を例に
取って説明を進める。
先ずプロセッサP1（1a）のデータ送信処理において、プ
ロセッサP1（1a）はPUSH動作によって通信用ポインタ
（3a）を順次サーチし、ポインタ（a1）を生成し、通信
データを通信データメモリ（４）へ格納すべきデータポ
インタを生成したポインタ（a1）は“1"であり、データ
ポインタ、データ長及びフラグは共に“0"の状態であ
る。このような初期状態において、メモリ管理プロセッ
サ（５）はポインタ（a1）のフラグが“0"であることを
検出してデータポインタを生成すると共に、データポイ
ンタにデータを格納すべき通信データメモリ（４）内の
メモリ番地“ml"をセットする（Ｓ−11）。
ロセッサP1（1a）はPUSH動作によって通信用ポインタ
（3a）を順次サーチし、ポインタ（a1）を生成し、通信
データを通信データメモリ（４）へ格納すべきデータポ
インタを生成したポインタ（a1）は“1"であり、データ
ポインタ、データ長及びフラグは共に“0"の状態であ
る。このような初期状態において、メモリ管理プロセッ
サ（５）はポインタ（a1）のフラグが“0"であることを
検出してデータポインタを生成すると共に、データポイ
ンタにデータを格納すべき通信データメモリ（４）内の
メモリ番地“ml"をセットする（Ｓ−11）。
以上のようにデータポインタにメモリ番地“ml"がセッ
トされたならば、プロセッサP1（1a）はWRITE動作にて
通信データを通信データメモリ（４）内の上記メモリ番
地“ml"へ書き込む（Ｓ−12）。データ書き込み処理が
完了した後、プロセッサP1（1a）は通信テータのSEND動
作に入り、そして同期用フラグを“1"にセットする（Ｓ
−13）。
トされたならば、プロセッサP1（1a）はWRITE動作にて
通信データを通信データメモリ（４）内の上記メモリ番
地“ml"へ書き込む（Ｓ−12）。データ書き込み処理が
完了した後、プロセッサP1（1a）は通信テータのSEND動
作に入り、そして同期用フラグを“1"にセットする（Ｓ
−13）。
尚、初期状態以外の、PUSH動作において同期用フラグが
“1"にセットされている場合、通信用ポインタ（3a）を
順次サーチして次のポインタ（a2）を新に生成する。
“1"にセットされている場合、通信用ポインタ（3a）を
順次サーチして次のポインタ（a2）を新に生成する。
一方、通信データ受信側のプロセッサP2（1b）はPOP動
作にて通信用ポインタ（3a）よりポインタ（a1）を読み
出し内容を参照する（Ｓ−21）。先ず同期用フラグを検
知し、“1"がセットされていればデータポインタで示す
メモリ番地“ml"のデータを通信データメモリ（４）よ
り読み出す（Ｓ−22）。フロセッサP2（1b）はデータ読
み出し完了と共に、RECEIVE動作（Ｓ−23）へ移り、同
期用フラグを“0"にリセットする。この時点でポインタ
（al）は初期状態とし、メモリ管理プロセッサ（５）へ
データポインタを返却し、該データポインタで示すメモ
リ番地“ml"は空き状態となり次回のデータ通信用のメ
モリ領域として割り当て可能となる。次いでポインタ
（a2）の内容をポインタ（a1）に、ポインタ（a3）の内
容をポインタ（a2）に順次データシフト（図示では３回
シフト）して受信完了とする。
作にて通信用ポインタ（3a）よりポインタ（a1）を読み
出し内容を参照する（Ｓ−21）。先ず同期用フラグを検
知し、“1"がセットされていればデータポインタで示す
メモリ番地“ml"のデータを通信データメモリ（４）よ
り読み出す（Ｓ−22）。フロセッサP2（1b）はデータ読
み出し完了と共に、RECEIVE動作（Ｓ−23）へ移り、同
期用フラグを“0"にリセットする。この時点でポインタ
（al）は初期状態とし、メモリ管理プロセッサ（５）へ
データポインタを返却し、該データポインタで示すメモ
リ番地“ml"は空き状態となり次回のデータ通信用のメ
モリ領域として割り当て可能となる。次いでポインタ
（a2）の内容をポインタ（a1）に、ポインタ（a3）の内
容をポインタ（a2）に順次データシフト（図示では３回
シフト）して受信完了とする。
メモリ管理プロセッサ（５）は通信用データメモリ
（４）の空き領域を管理するもので、各プロセッサから
のデータポインタの要求に対してデータメモリの長さを
チェックして必要エリアを確保してからデータポインタ
を生成する。各プロセッサから受信が完了すれば該当す
るデータポインタを削除して空きエリアとする。もしプ
ロセッサからの要求に対して新たにメモリ領域を確保で
きない時新たにデータポインタを生成することができな
いので、前回のポインタを更新する。例えばポインタ
（a1）使用中でまだデータ通信が完了していない場合
（フラグが“1"の時）、データポインタ（a1）で示され
るデータポインタを再設定し、プロセッサはこの時に限
ってオーバライトする。
（４）の空き領域を管理するもので、各プロセッサから
のデータポインタの要求に対してデータメモリの長さを
チェックして必要エリアを確保してからデータポインタ
を生成する。各プロセッサから受信が完了すれば該当す
るデータポインタを削除して空きエリアとする。もしプ
ロセッサからの要求に対して新たにメモリ領域を確保で
きない時新たにデータポインタを生成することができな
いので、前回のポインタを更新する。例えばポインタ
（a1）使用中でまだデータ通信が完了していない場合
（フラグが“1"の時）、データポインタ（a1）で示され
るデータポインタを再設定し、プロセッサはこの時に限
ってオーバライトする。
又通信データが何らかの渋滞でたまった場合、ポインタ
は遂にはフル状態になるが、この時も前回のポインタを
更新して最新データを通信データに格納する。例えばポ
インタ（a3）迄が使用中でデータ通信が完了してない場
合、データポインタ（a3）で示されるデータポインタを
再設定し、データをオーバライトする。
は遂にはフル状態になるが、この時も前回のポインタを
更新して最新データを通信データに格納する。例えばポ
インタ（a3）迄が使用中でデータ通信が完了してない場
合、データポインタ（a3）で示されるデータポインタを
再設定し、データをオーバライトする。
なお、上記実施例ではプロセッサ２台について示した
が、プロセッサP3（1c）とプロセッサP4（1d）の場合も
同様で一般にｎ台間のプロセッサについてもポインタを
設けることにより同様の方法にてデータ通信が行なえ
る。
が、プロセッサP3（1c）とプロセッサP4（1d）の場合も
同様で一般にｎ台間のプロセッサについてもポインタを
設けることにより同様の方法にてデータ通信が行なえ
る。
以上のように、この発明は通信データ用ポインタを設
け、メモリ管理プロセッサが通信データ長に基づいて共
通メモリ内をチェックして必要なエリアを確保して、ア
ドレス情報を生成し、を通信データ用ポインタに書き込
み、このポインタ内容を読み取ってデータ送信側のプロ
セッサは共通メモリ内の該当アドレスに送信データを書
き込む構成にしたので、通信が必要なときだけメモリエ
リアを割付け、不要時はそのエリアを解放できるので、
メモリ空間を有効利用できると共に、プロセッサ間の処
理速度に関係なく通信データを複数個保存・確保がで
き、データの欠落を防ぎ得、又プロセッサの処理の渋滞
に影響されずシステム全系のダウンを防ぎ高率の良いデ
ータ通信か行なえるという効果がある。
け、メモリ管理プロセッサが通信データ長に基づいて共
通メモリ内をチェックして必要なエリアを確保して、ア
ドレス情報を生成し、を通信データ用ポインタに書き込
み、このポインタ内容を読み取ってデータ送信側のプロ
セッサは共通メモリ内の該当アドレスに送信データを書
き込む構成にしたので、通信が必要なときだけメモリエ
リアを割付け、不要時はそのエリアを解放できるので、
メモリ空間を有効利用できると共に、プロセッサ間の処
理速度に関係なく通信データを複数個保存・確保がで
き、データの欠落を防ぎ得、又プロセッサの処理の渋滞
に影響されずシステム全系のダウンを防ぎ高率の良いデ
ータ通信か行なえるという効果がある。
第１図はこの発明の一実施例によるマルチプロセッサの
データ処理装置のシステム構成図、第２図は通信用ポイ
ンタの構成図、第３図は本実施例におけるデータ通信の
動作フローチャート、第４図はマルチプロセッサシステ
ムによるデータ処理装置の一般的構成図、第５図は従来
のマルチプロセッサのデータ処理装置のシステム構成
図、第６図は従来例におけるデータ通信の動作フローチ
ャートである。 図において、（1a）〜（1d）はプロセッサ、（２）は共
通メモリ、（３）は通信用ポインタ、（４）は通信デー
タメモリ、（５）はメモリ管理プロセッサ。 なお、図中、同一符号は同一又は相当部分を示す。
データ処理装置のシステム構成図、第２図は通信用ポイ
ンタの構成図、第３図は本実施例におけるデータ通信の
動作フローチャート、第４図はマルチプロセッサシステ
ムによるデータ処理装置の一般的構成図、第５図は従来
のマルチプロセッサのデータ処理装置のシステム構成
図、第６図は従来例におけるデータ通信の動作フローチ
ャートである。 図において、（1a）〜（1d）はプロセッサ、（２）は共
通メモリ、（３）は通信用ポインタ、（４）は通信デー
タメモリ、（５）はメモリ管理プロセッサ。 なお、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】複数台のプロセッサと、これらプロセッサ
間で授受される通信データを一時記憶する共通のデータ
メモリとを備えたマルチプロセッサのデータ処理装置に
おいて、上記共通のデータメモリアドレス領域をデータ
長に応じて可変構造にして複数割り付けられるようにす
ると共に、通信データのデータ長に基づいて共通のメモ
リ内をチェックして必要エリアを確保し、特定アドレス
情報を生成し、新に必要エリアが確保できないときは、
特定アドレス情報を更新して再設定すると共に、共通メ
モリ内の空き領域を管理するメモリ管理用プロセッサ
と、上記生成された特定アドレス情報、及びデータを送
受信する各プロセッサ間でデータ通信の同期を取る通信
同期用フラッグ情報から構成される通信データ情報を格
納する通信用ポインタとを備え、データ送信用プロセッ
サは上記通信用ポインタより検知した特定アドレス情報
に相応する共通メモリ内のメモリ番地へ送信データを書
き込み、データ受信用プロセッサは通信用ポインタから
検知した上記特定アドレス情報に従って共通メモリより
読み出すことを特徴とするマルチプロセッサのデータ処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231910A JPH0715673B2 (ja) | 1985-10-15 | 1985-10-15 | マルチプロセッサのデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231910A JPH0715673B2 (ja) | 1985-10-15 | 1985-10-15 | マルチプロセッサのデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6289162A JPS6289162A (ja) | 1987-04-23 |
| JPH0715673B2 true JPH0715673B2 (ja) | 1995-02-22 |
Family
ID=16930969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231910A Expired - Lifetime JPH0715673B2 (ja) | 1985-10-15 | 1985-10-15 | マルチプロセッサのデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715673B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383853A (ja) * | 1986-09-29 | 1988-04-14 | Matsushita Electric Ind Co Ltd | 共通メモリマツプの通知方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121153A (ja) * | 1984-11-19 | 1986-06-09 | Nec Corp | プロセツサ間通信制御方式 |
-
1985
- 1985-10-15 JP JP60231910A patent/JPH0715673B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6289162A (ja) | 1987-04-23 |
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