JPS601656B2

JPS601656B2 - 緩衝記憶回路

Info

Publication number: JPS601656B2
Application number: JP55063666A
Authority: JP
Inventors: 三郎大滝
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-05-14
Filing date: 1980-05-14
Publication date: 1985-01-16
Also published as: JPS56159887A

Description

【発明の詳細な説明】本発明は、複数台のプロセッサが主記憶装置を共用して
多重処理を行う情報処理システムの緩衝記憶回路に関す
る。

一般に、主記憶装置へのアクセス時間はプロセッサ内の
処理時間に比べて大きく、このアクセス時間が処理能力
向上の妨げとなっている。

このため、小容量でかつ高速のバッファメモリを用意し
て、主記憶装置の記憶情報の一部を一時保持させ、プロ
セッサはこのバッファメモリをアクセスするように構成
された装置が知られている。第１図はこのような従来例
構成の一例であり、一つの主記憶装置１に対して複数台
のプロセッサ２，３が設けられ、それに伴って複数の緩
衝記憶４，５が設けられている。このようなシステムで
は、一つのプロセッサ２が主記憶装置１の内容を書替え
る処理をしたとき、そのアドレスの記憶情報を他のプロ
セッサ３の緩衝記憶５に取込んであるとすれば、その情
報は主記憶装置１の内容と一致しないものとなる。

従って、一つのプロセッサが記憶装置に書込を行った場
合には、他のプロセッサの緩衝記憶にそのアドレスの情
報が取込まれていることが判明すると、その内容を無効
とするか、または主記憶装置からデータを取り直して内
容を一致させることが必要である。従来方式では、上記
の処理は書込があるとこれに基づいてプロセッサの制御
によってすぐに行われているが、通常の緩衝記憶へのア
クセスとの競合があり、物理的に書込と同時に実行され
ないことがある。

また、通常の処理を滞らせないために、通常処理の緩衝
記憶アクセスを上記一致処理に優先する場合は、特に一
時的な主記憶と緩衝記憶とのデータの不一致が生ずる。
このため、既に主記憶装置内では内容が変更されている
が、緩衝記憶の更新あるいは無効化がまだ実行されてい
ないデータを基にプロセッサ内の演算処理が行われ、演
算処理が矛盾する危険を引起こす。しかし、データ処理
の動作のうえから、主記憶装置内の情報と緩衝記憶内の
情報をあらゆる時点で一致させることを保証する必要は
なく、ある特殊の動作あるいは命令を契機として、それ
以前の動作による主記憶装置への書込が緩衝記憶に反映
されれば良い。

このような特殊の動作あるいは命令には、排他的に使用
される共用資源（逐次再使用可能なプログラム等）を使
用するに際して発行されるＴＥＳＴＡＮＤＳＥＴ命令、
処理装置間の同期を必要とされる時に発行されるプロセ
ッサコール命令等がある。従来の緩衝記憶回路では、上
記の特殊動作または命令が発行されると、それ以前に発
行された命令動作に伴う主記憶装置に対する書込が全て
緩衝記憶に対し反映され、緩衝記憶内の該当するブロッ
クの無効化あるいは主記憶からの再取出が実行されるに
必要な最大時間を待合わせてから、次の動作命令を実行
する制御を探っていた。

しかしこのような最大時間待合わせを行う方式では、通
常の動作を一致処理に優先し、また一致処理用アドレス
をスタックしておき、通常の緩衝記憶アクセスの空いた
所に一致処理動作をする場合は、特に前記最大時間を見
積もることは難かしく、この待合せのために性能の不要
な低下を引起こす欠点があった。本発明の目的は、複数
台のプロセッサが主記憶装置を共用する場合において、
上記の欠点を除去するもので、緩衝記憶内のブロックの
無効化あるいは主記憶からの再取出の待合せを必要とし
ない緩衝記憶回路を提供する。

本発明の緩衝記憶回路は、緩衝記憶を内蔵する複数台の
プロセッサが主記憶装置を共用し、一つのプロセッサが
その主記憶装置に書込を行うとき、他のプロセッサに主
記憶情報を送出することにより、前記一つのプロセッサ
の書込に起因する他のプロセッサの緩衝記憶の内容と主
記憶装置の内容との不一致を解消する機能を有するマル
チプロセッサシステムにおいて、前記一つのプロセッサ
から前記主記憶アドレス情報と共に同期制御信号を他の
プロセッサに送出する手段と、前記同期制御信号に応答
し受信プロセッサの緩衝記憶の不一致を解消すると共に
送信プロセッサに前記同期制御信号を送り返す手段と、
システム内の全プロセッサからの前記同期制御信号が送
信プロセッサで処理されるまで送信プロセッサの後続す
る緩衝記憶へのアクセスを待合わせる手段とを有するこ
とを特徴とする。

次に図面を参照して本発明につき詳細に説明する。

第２図は本発明の一実施例構成図である。

この装置は主記憶装置１、プロセッサ２および３から構
成される。プロセッサ２および３は本実施例では等しい
構成であるので以下の説明では特に必要がない限りプロ
セッサ２について説明する。はじめに通常の緩衝記憶の
動作を説明する。演算実行部１０は主記憶への謙出アク
セスをするとき、メモリアドレスレジスター４にアクセ
スを行う主記憶アドレスをセットする。このメモリアド
レスレジスタ１４の内容の一部は、アドレスアレー１６
および緩衝記憶１８の一語を選択するアドレスとして、
データ線１０１を介してアドレスアレー１６および緩衝
記憶１８へ与えられる。この実施例ではアドレスアレー
１６は４個のコンパ−トメントから成り、同時にアドレ
スアレー１６の中の４個のコンバートメントの各内容が
読出され、メモリアドレスレジスタ１４の残りの部分と
比較器群２０で比較される。この比較一致がなれば一致
したコンバートメントに対応する緩衝記憶１８からの読
出データが選択回路２２で選択され、演算実行部１０へ
読出データが送られる。もし一致がとちれなければ、メ
モリアドレスレジスタ１４のアドレスで主記憶１にアク
セスする。演算実行部１０が主記憶に書込アクセスをす
るときにも、鈴出アクセスの場合と同様に、アドレスア
レー１６とメモリアドレスレジスター４の谷内客が比較
される。この比較一致が成れば、一致したコンバートメ
ントに対応する緩衝記憶のコンパ−トメントに、主記憶
への書込と共にその書込データが書込まれる。一致が成
らなければ、主記憶のみに書込まれる。この比較はアド
レスアレー１６に含まれる各語対応に用意された有効性
を示すビットの参照によって行われる。このビットが有
効であることを示していなければアドレスの比較が成っ
ても一致なしとされる。次に一つのプロセッサで主記憶
装魔に書込が行われたとき、他のプロセッサの緩衝記憶
の制御について説明する。

プロセッサ１の演算実行部１０が主記憶に書込を行なう
とき、書込アドレスをメモリアドレスレジスタ１４にセ
ットすると共に、信号線１０６を介してメモリアクセス
起動信号をメモリアクセス実行部１２へ送出する。

メモリアクセス実行部１２は、メモリアドレスレジスタ
１４の内容をデータ線１０２を介し、メモリアドレスバ
ッファ２４に取込む。このメモリアドレスバッファ２４
は、比較的高速の演算実行部の処理を比較的低速の主記
憶装置へ書込むために遅延させない目的で設けられてい
るもので、先入先出し方式のバッファである。このバッ
ファ２４を経由して、主記憶書込アドレスがデータ線１
０４を介し、主記憶装置に送出される。また、このとき
メモリアクセス実行部１２から信号線１０８を介し一致
処理要求が、またデータ線１０６′を介し一致処理アド
レスが、それぞれプロセッサ３へ送出される。プロセッ
サ３のメモリアクセス実行部１３が、前記一致処理要求
を信号線１０８を介して受信すると、データ線１０６′
を介する一致処理アドレスを一致処理アドレスバッファ
３７に取込む。

この一致処理アドレスバッファ３７は、演算処理実行部
１１による緩衝記憶１９へのアクセスをその動作とは非
同期に行なわれる一致処理のために乱さないために置か
れているもので、先入先出し方式のバッファである。メ
モリアクセス実行部１３は、演算実行部１１による緩衝
記憶１９へのアクセスがないときに、一致処理バッファ
２７からデータ線１１１を介し、一致処理アドレスをメ
モリアドレスレジスタ１５へセットする。次に上記で説
明した緩衝記憶への謙出または書込と同様に、メモリア
ドレスレジスタ１５の内容とアドレスアレー１７の内容
とが、比較回路群２１により比較され、比較一致が成っ
たアドレスアレーのコンバートメントのある語内の有効
性を示すビットが「０」とされて、緩衝記憶内に一致処
理アドレスに対応する主記憶の写しがないものとされる
。以上が一般的な緩衝記憶への競出または書込の一致処
理の概要であるが、本発明の特徴ある動作について詳し
く説明する。一般に、以前に行われた動作による主記憶
への書込が緩衝記憶１４に反映されなければならないこ
とを必要とする動作命令を開始する場合には、その動作
命令の排他的動作を保証するために、主記憶上に設けら
れたある領域の値を調べ、その値が予じめ定められた値
（通常「０」と決められる。

）と等しければ、その領域を予じめ定められた値以外の
頂く「１」）とし、その動作を続行し、等しくなければ
その動作の中断または待合わせの方法がとられる。この
方法は一般にロックと表現されている。上記のある領域
の元の値を調べ書替える動作は、その動作中に他のプロ
セッサに割込まれると誤動作の原因となるので、主記憶
装置１に対して特殊動作（例えばＴｅｓｔａｎｄＳｅｔ
要求）の指定で、書込データを伴って要求される。主記
憶装置１は要求された領域のデータを議出し、その値が
予じめ定められた値であれば、プロセッサから送出され
た書込データを書込み、予じめ定められた値でなければ
書込まない。いずれの場合にも、元のデータは要求元プ
ロセッサに返され、要求元プロセッサはこのデータが予
じめ定められた値であるかどうかを判断しで、その後の
動作を決めることにより、上記の排他的動作が保証され
る。プロセッサ２の演算実行部１０は、以前に行われた
動作による主記憶への書込が緩衝記憶１８に反映されな
ければならないことを必要とする動作命令を開始すると
、その動作命令の排他的動作を保証するための主記憶上
のロックアドレスをメモリアドレスレジスタ１４にセッ
トすると共に、メモリアクセス実行部１２を介し特殊動
作であることを示すフリツプフロツプ２８をセットする
。

また信号線１０６を介し、メモリアクセス実行部１２に
対して起動信号を送出する。メモリアクセス実行部２は
この起動信号を受信すると、メモリアドレスレジスタ１
４の内容をデータ線１０２を介し、メモリアドレスバッ
ファ２４に取込み、またこの内容はフリツプフロップ２
８の内容によりフリツプフロップ３１がセットされると
共に、メモリアドレスバッファ２４の各ワード対応に置
かれている制御バッファ２６に取込まれる。また、上で
説明したように、その書込アドレスに対応するデータが
緩衝記憶内に取込まれているときは、該当する緩衝記憶
の内容の書込デー外こよって変更される（図示せず）。
つづいて、メモリアドレスバッファ２４の内容が、デー
タ線１０４を介し主記憶装置１に送出されるが、それ以
後の主記憶装置１の動作については直接本発明とは関係
がないので省略する。

主記憶装置１にアドレスが送出されると同時に、メモリ
アクセス実行部１２から信号線１０８を介して一致処理
要求が、データ線１０６′を介して一致処理アドレスが
、また信号線１１２を介して制御バッファ２６内の信号
が同期制御信号として、それぞれプロセッサ３に送出さ
れる。プロセッサ３のメモＩＪアクセス実行部１３が、
前記一致処理要求を信号線１０８を介して受信すると、
データ線１０６′を介して一致処理アドレスを一致処理
アドレスバッファ３７に取込と共に、信号線１１２を介
して同期制御信号を制御バッファ２７に取込む。メモリ
アクセス実行部１３は、演算実行部１１による緩衝記憶
１９へのアクセスがないときに、一致処理アドレスバッ
ファ３７からデータ線１１１を介して一致処理アドレス
をメモリアドレスレジスター５にセットして、緩衝記憶
内に該当するアドレスのデータが取込まれているかどう
かを調べる。そのアドレスデータがあればその有効性ビ
ットを「０」とするが、その詳細は上記に示した通りで
ある。さて、制御バッファ２７に取込まれた同期制御信
号は、プロセッサ３内の書込との前後関係により（先入
先出しの方法により）、処理が進みバッファの出口まで
来ると、制御線１１５を介してプロセッサ２に送出され
制御フリップフロップ３０がリセットされると共に、一
致処理制御バッファ３２に取込まれる。

この一致処理制御バッファ３２に取込まれた同期制御信
号は、先入先出し方式で処理される一致処理アドレスバ
ッファ３７の動き‘こ対応して、プッシュアウトされる
。，一方、制御フリップフロップ３０と一致処理制御バ
ッファ３２内の同期制御信号はオアゲート３４で論理和
がとられ、オアゲート３４の出力は後続する緩衝記憶へ
のアクセスの待合わせる信号として、信号線１１４を介
し演算実行部１０へ送出される。

演算実行部１０はこの信号が「１」である間は、後続す
る緩衝記憶へのアクセスを待合わせることになる。次に
、制御フリッブフロップ３０および一致処理制御バッフ
ァ３２について詳しく説明すると、制御フリップフロッ
プ３川ま、以前に行われた動作による主記憶への書込が
緩衝記憶１８に反映されなければなるないことを必要と
する動作命令を開始してから、それ以前にプロセッサ３
で発行された書込による一致処理要求が、プロセッサ２
まで届く間セットされている。

また、一致処理制御バッファ３２のあるワードの値が「
ＩＪであることは、上記動作命令を開始する以前に、プ
ロセッサ３で発行された書込による一致処理が、プロセ
ッサ２上でまだ処理されないものが残っていることを示
す。従って、オアゲート３４の出力は以前に行なわれた
動作による主記憶への書込が、緩衝記憶１８に反映され
なければならないことを必要とする動作命令を開始して
から、それ以前にプロセッサ３で発行された書込による
一致処理が全て処理されるまで「１」となる。以上説明
したように、本発明によれば従来知られている一致処理
のための回路に、わずかな回路を付加することにより、
動作の順序性が必要とされる動作を高速に実行すること
ができる優れた効果がある。

【図面の簡単な説明】

第１図はマルチプロセッサシステムにおける緩衝記憶の
位置を示す図。第２図は本発明実施例構成図。１・・…・主記憶装置、
２，３・・・・・・プロセッサ、４，５・・・…緩衝記
憶、１０，１１・・・・・・演算実行部、１２，１３…
…メモリアクセス実行部、１４，１５……メモリアドレ
スレジスタ、１６，１７・・・・・・アドレスアレー、
１８，１９・・・・・・緩衝記憶、２０，２１・・・・
・・比較器群、２２，２３…・・・選択回路、２４，２
５・・・…メモリアドレスバッファ、２６，２７……制
御バッファ、２８，２９……フリップフロップ、３０，
３１……制御フリップフロツプ、３２，３３・・・…一
致処理制御バッファ、３４，３５……オアゲート、３６
，３７……一致処理アドレスバッファ。第１図第２図

Claims

【特許請求の範囲】

１緩衝記憶を内蔵する複数台のプロセツサが主記憶装
置を共用し、上記プロセツサのうちの一つのプロセツサ
が上記主記憶装置に書込を行うときに上記プロセツサの
うちの他のプロセツサに上記主記憶のアドレス情報を送
出することにより、上記一つのプロセツサの書込に起因
する上記他のプロセツサの緩衝記憶の内容と上記主記憶
装置の内容との不一致を解消するように構成された方式
の緩衝記憶回路において、上記一つのプロセツサから上
記主記憶のアドレス情報とともに同期制御信号を上記他
のプロセツサに送出する手段と、この同期制御信号に応
答してこの同期制御信号を受信したプロセツサの緩衝記
憶の不一致を解消するとともにこの同期制御信号を送信
したプロセツサにこの同期制御信号を返送する手段と、
前記方式内の全プロセツサから返送されるこの同期制御
信号が上記送信したプロセツサで処理されるまでこの送
信したプロセツサの後続する緩衝記憶へのアクセスを待
合せる手段とを備えたことを特徴とする緩衝記憶回路。