JPS6331813B2 - - Google Patents

Info

Publication number
JPS6331813B2
JPS6331813B2 JP58011841A JP1184183A JPS6331813B2 JP S6331813 B2 JPS6331813 B2 JP S6331813B2 JP 58011841 A JP58011841 A JP 58011841A JP 1184183 A JP1184183 A JP 1184183A JP S6331813 B2 JPS6331813 B2 JP S6331813B2
Authority
JP
Japan
Prior art keywords
write
buffer
instruction
request
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP58011841A
Other languages
English (en)
Other versions
JPS59136859A (ja
Inventor
Kyoshi Hori
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP58011841A priority Critical patent/JPS59136859A/ja
Priority to US06/573,745 priority patent/US4538226A/en
Priority to EP84100835A priority patent/EP0115344B1/en
Priority to DE8484100835T priority patent/DE3484992D1/de
Publication of JPS59136859A publication Critical patent/JPS59136859A/ja
Publication of JPS6331813B2 publication Critical patent/JPS6331813B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
    • G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はデータ処理装置における記憶装置への
書込データ送出し制御を行なうバツフア制御装置
に関する。
従来技術 一般に、主記憶装置の読出書込動作速度は処理
装置の読出書込要求速度より遅いため、処理装置
からの連続書込要求に応答して主記憶装置に対す
る書込処理に待合せが生ずる。この欠点をなくす
ため処理装置に書込バツフア装置を持たせるシス
テムが提案されている。
このシステムにおける処理装置は書込バツフア
装置に対する書込処理を終了後に、記憶装置の空
き状態に応じて書込バツフア装置から主記憶装置
に対して書込みを行なう。このため主記憶装置の
同一アドレス領域に対する部分書込指定が連続し
て与えられる時でも主記憶装置が空いていれば先
行する書込要求が書込バツフア装置から出てしま
う。このため、後続の書込要求が同一アドレス領
域の場合には先行する書込処理が終了するまで主
記憶装置が空き状態にならず待たされるという欠
点がある。特に、マルチプロセツサシステムで
は、上述のような書込指定の増加により主記憶装
置での書込処理を増しシステム全体の性能低下が
生じる。
この欠点を解決するためのシステムも提案され
ている。このシステムでは、処理装置から書込バ
ツフアに対し書込要求をする際に同一アドレス領
域に対する書込指定が後続の指定にある旨を通知
する。この通知に応答して、書込バツフア装置か
ら主記憶装置への書込要求が抑止され、同一アド
レス領域への書込み指定が書込バツフア装置で縮
退されたあと処理される。同一アドレス領域に対
しての書込要求がなくなつた時点で処理装置から
書込バツフア装置に書込要求が通知され書込バツ
フア装置から主記憶装置へ書込要求が出されるよ
うに制御される。このシステムにおいては、処理
装置が書込バツフア装置に対し書込要求時に後続
に同一アドレス領域に対する書込み指定があるこ
とを判定できていなくてはならないという欠点が
ある。
発明の目的 本発明の目的は上述の欠点を除去し主記憶装置
が効率良く書込処理を行えるようにしたバツフア
制御装置を提供することにある。
発明の構成 書込指示要求信号を発生する書込指示要求手段
と、記憶装置と この書込指示要求手段からの前記書込指示要求
信号とともに書込指示要求手段から送られてくる
書込アドレス，書込データおよび書込位置指定信
号を格納する格納手段と、 前記書込指示要求手段からの書込指示要求信号
に応答して一定時間間隔で歩進する計数手段と、 この計数手段の計数値が予め定めた値に達した
ときに指示信号を発生する信号発生手段と、 この信号発生手段からの指示信号発生前に前記
格納手段に格納された先行の書込アドレスと後続
要求の書込アドレスとを比較する比較手段と、 この比較手段からの一致信号に応答して書込ア
ドレスの一致した後続の書込要求の書込位置指定
信号に従つて後続書込データを前記格納手段に格
納された先行する書込データに重ね書きする縮退
手段と、 前記信号発生手段からの指示信号と比較手段か
らの不一致信号に応答して前記縮退手段で重ね書
きされたデータで前記記憶装置に書込要求を指示
する指示手段とを含む。
実施例の説明 次に本発明の一実施例について図面を参照して
詳細に説明する。
第１図を参照すると、本発明の一実施例は書込
指示要求手段１００，カウンタ２１０を有する書
込指示受信制御回路２００，書込アドレスバツフ
ア回路４１０，書込み位置指定バツフア回路４２
０，書込データバツフア回路４３０，書込アドレ
スレジスタ４１５，書込位置指定レジスタ４２
５，書込データレジスタ４３５を有するバツフア
回路４００、縮退指示回路５００、および主記憶
装置６００を含む。前記縮退指示回路５００は書
込アドレス比較回路５１０，書込データレジスタ
取込決定回路５２０，セレクタ５２２，および書
込位置決定オア回路５３０を有する。
第２図を参照すると、前記書込データレジスタ
取込決定回路５２０は複数のゲート７０１および
複数のゲート７０２を有する。前記書込位置決定
回路５３０は複数のゲート７０３を備えている。
本実施例において前記書込指示要求手段１００
が前記主記憶装置６００に対し書込みを行いたい
時、前記書込指示要求手段１００が書込アドレス
を書込アドレス線１１０に、書込位置指定を書込
位置指定信号線１２０に、書込データを書込デー
タ線１３０に乗せかつ書込指示要求線１０１を介
して書込指示受付制御回路２００に通知する。前
記書込指示受付制御回路２００は前記バツフア４
００に新たな書込要求をバツフアリングするため
の空きがある時前記書込アドレスバツフア４１
０，前記書込位置指定バツフア４２０，前記書込
データバツフア４３０に対し制御信号線２２１を
介してそれぞれのデータのバツフア所定位置に対
する取込みを指示する。前記書込アドレスバツフ
ア４１０，前記書込位置指定バツフア４２０，お
よび前記書込データバツフア４３０のアドレツシ
ングは図示していないが、書込み毎に歩進される
ポインタと、掃出し毎に歩進されるポインタによ
り制御される。この２つのポインタの差分が
“０”の時はバツフアが空きの状態を示し、差が
ある値（バツフア容量数）以内であると前記書込
アドレスバツフア４１０，前記書込位置指定バツ
フア４２０，および前記書込データバツフア４３
０に送出し待ちに関連する情報があることを示
す。前記書込アドレスバツフア４１０，前記書込
位置指定バツフア４２０，および前記書込データ
バツフア４３０が満杯の時、すなわち前記ポイン
ンタの差がバツフア容量数を示している時、書込
指示要求手段１００の書込要求は受付られず、空
きができるまで待たされる。前記書込指示受付制
御回路２００は前記書込アドレスレジスタ４１
５，前記書込位置指定レジスタ４２５および前記
書込データレジスタ４３５が空いている時前記書
込アドレスバツフア４１０から出力信号線４１１
を介して書込アドレスレジスタ４１５に指示し、
前記書込位置指定バツフア４２０から出力信号線
４２１および前記セレクタ５２２を介して前記書
込位置指定レジスタ４２５に指示し、また、書込
データバツフア４３０から出力信号線４３１を介
して書込データレジスタ４３５への取込みを書込
アドレス取込信号線２３１，書込位置指定レジス
タ取込信号線２４１，書込データレジスタ取込信
号線２５１を介してそれぞれ指示する。前記書込
アドレスレジスタ４１５，前記書込位置指定レジ
スタ４２５および前記書込データレジスタ４３５
にそれぞれの情報が取込まれた後前記書込アドレ
スバツフア４１０，前記書込位置指定バツフア４
２０および前記書込データバツフア４３０が空の
時前記カウンタ２１０の起動が開始される。前記
カウンタ２１０は起動を開始したらマシンサイク
ル毎に歩進し所定の値になつた時送出指示信号を
出す。アドレス比較回路５１０で書込アドレスレ
ジスタ４１５に接続された出力信号線４１６の内
容と書込アドレスバツフア４１０に接続された出
力信号４１１線の内容とが比較され、この結果と
して不一致が出力信号線５１１を介して通知され
ると、カウンタ２１０から指示信号が出力され
る。この指示信号に応答して、書込指定受付制御
回路２００は書込要求信号線２０１を介して主記
憶装置６００に書込要求を出力する。前記書込指
示受付制御回路２００から前記書込アドレスレジ
スタ４１５，前記書込位置指定レジスタ４２５，
および前記書込データレジスタ４３５への取込み
が指示され、それぞれの情報が取込まれる。この
あとで、前記書込アドレスバツフア４１０，前記
書込位置指定バツフア４２０，前記書込データバ
ツフア４３０に後続する書込要求がまだ残つてい
る時は前記カウンタ２１０は起動されない。前記
書込指示受付制御回路２００はアドレス比較回路
５１０の比較結果で送出し処理する。前記書込ア
ドレスレジスタ４１５，前記書込位置指定レジス
タ４２５，および前記書込データレジスタ４３５
への情報取込みが指示され、前記書込アドレスバ
ツフア４１０，前記書込位置指定バツフア４２
０，および前記書込データバツフア４３０に後続
する書込要求がなくかつカウンタ２１０の起動の
開始後カウンタ２１０が所定の値を検出し指示信
号を出すことを条件として，書込指示受付制御回
路２００は書込アドレスを出力信号線４１６に、
書込位置指定を出力信号線４２６に、書込データ
を出力信号４３６にそれぞれのレジスタから送出
させ、書込要求信号線２０１を介して主記憶装置
６００に対し書込要求を出す。前記記憶装置６０
０の書込要求受付に応答して、前記書込アドレス
レジスタ４１５，前記書込位置指定レジスタ４２
５および前記書込データレジスタ４３５が空く。
したがつて、前記記憶装置６００に対しての次の
書込要求の準備が行なわれる。前記主記憶装置６
００が先行動作処理中で書込要求を受付けない時
には、書込指示受付制御回路２００から書込要求
信号線２０１を介して送られる書込要求信号はそ
のまま受付られるまで出力される。前記書込指示
受付制御回路２００は前記アドレスレジスタ４１
５，前記書込位置指定レジスタ４２５，前記書込
データレジスタ４３５が空いたとき、前記書込ア
ドレスバツフア４１０，前記書込位置指定バツフ
ア４２０，および前記書込データバツフア４３０
からの次の書込要求に関連する情報を前記書込ア
ドレスレジスタ４１５，前記書込位置指定レジス
タ４２５，前記書込データレジスタ４３５へ取込
むよう取込信号線２３１，２４１，２５１を介し
て指示する。前記書込受付制御回路２００は前記
書込アドレスバツフア４１０，前記書込位置指定
バツフア４２０，および前記書込データバツフア
４３０に次の書込要求に関連する情報がない時前
記カウンタ２１０を起動して指示信号を待つ。前
記カウンタ２１０からの指示信号があるまで前記
主記憶装置６００に対しての書込要求は待たされ
る。前記書込アドレスレジスタ４１５，前記書込
位置指定レジスタ４２５，および前記書込データ
レジスタ４３５で前記主記憶装置６００への書込
要求が待たされている間に前記書込指示要求手段
１００から次の書込指示要求が線１０１を介して
通知され、書込アドレス，書込位置指定，書込デ
ータがバツフアの所定位置に取込まれる。この取
込動作後，前記書込指示受付制御回路２００は線
５１１を介して与えられるアドレス比較回路５１
０の結果の一致／不一致の出力信号の状態を検出
する。アドレス比較回路５１０において、書込ア
ドレスレジスタ４１５の出力信号４１６と書込ア
ドレスバツフア４１０からの後続の書込要求アド
レス（バツフアの出力信号４１１）とが比較さ
れ、一致を示す信号が出力信号線５１１を介して
書込指示受付制御回路２００に通知される。書込
位置指定オア回路５３０で書込位置指定レジスタ
４２５の複数からなる出力信号４２６と書込位置
指定バツフア４２０の複数からなる出力信号４２
１とがビツト対応に論理和がとられている。した
がつて、セレクタ５２２が書込位置指定オア回路
５３０の出力信号５３１を選択するように、書込
指示受付制御回路２００はアドレス比較一致有効
信号線２６１を介して指示する。また、前記回路
２００は、前記書込位置指定レジスタ取込信号線
２４１を介して、セレクタ５２２の出力が書込位
置指定レジスタ４２５に取込まれるように指示す
る。又書込データレジスタ取込回路５２０にもア
ドレス比較一致有効信号線２６１，および書込デ
ータレジスタ取込信号２５１線を介して書込指示
受付制御回路２００からそれぞれの信号が通知さ
れる。書込データレジスタ取込ゲート回路５２０
は書込位置指定バツフア４２０の出力信号線４２
１で示される位置にだけ書込データバツフア４３
０の出力信号線４３１を書込データレジスタ４３
５に取込むように指示する。書込位置指定バツフ
ア４２０の出力信号線４２１で示されない位置の
書込データレジスタ４３５の内容はそのまま保持
される。この該動作を縮退動作と呼ぶ。カウンタ
２１０を起動して指示信号が出る前にさらに書込
指示要求手段１００から次の書込指示要求が通知
され、書込アドレス，書込位置指定，および書込
データがバツフアの所定位置に取込まれていた
時、または取込まれた時前記書込指示受付制御回
路２００は書込アドレス比較回路５１０の出力信
号５１１線の状態を点検する。アドレスが一致し
ている場合には前記説明のように書込位置指定お
よび書込データの縮退動作が行われる。書込アド
レスレジスタ４１５の出力信号線４１６の内容と
書込アドレスバツフア４１０の出力信号線４１１
の内容とが書込アドレス比較回路５１０で比較さ
れる。この比較結果として不一致が出力信号線５
１１を介して通知されると、カウンタ２１０から
指示信号が出力される。この信号に応答して、書
込指示受付制御回路２００は書込要求信号線２０
１を介して主記憶装置６００に書込要求を出力す
る。
書込位置指定データおよび書込データの縮退に
ついて第２図を用い説明する。
前記書込指示受付制御回路２００から前記書込
データレジスタ４３５への取込が書込データレジ
スタ取込信号線２５１を介して指示された時に線
４１１を介して与えられる書込アドレスバツフア
４１０の出力信号と線４１６を介して与えられる
書込アドレスレジスタ４１５の出力信号４１６と
がアドレス比較回路５１０で比較された結果を示
す信号が線２６１を介して同時に指示される。比
較結果が不一致であれば信号線２６１の内容が
“０”になつているのでオアゲート７０１の出力
は全部“１”に成り、この出力とアンドゲート７
０２で書込データレジスタ取込信号線２５１の内
容との論理積が成立する。この結果、前記書込デ
ータバツフア４３０の出力信号が線４３１を介し
て全部書込データレジスタ４３５に取込まれる。
比較結果が一致の時前記信号線２６１の内容が
“１”になるのでオアゲート７０１は書込位置指
定バツフア４２０の出力信号線４２１の“１”の
部分だけ“１”を出力する。従つて、アンドゲー
ト７０２は書込位置指定バツフア４２０の出力の
“１”に応答して“１”が出力され、書込データ
バツフア４３０の出力信号が線４３１を介して書
込データレジスタ４３５に取込まれる。前記書込
指定レジスタ４２５の取込みはセレクタ５２２の
切換えに制御信号線２６１の信号が使用され比較
結果の不一致に応答して線４２１を介して与えら
れる書込位置指定バツフア４２０の出力信号が選
択され、一致に応答して線４２６を介して与えら
れる書込位置指定レジスタ４２５の出力信号と線
４２１を介して与えられる書込位置指定バツフア
４２０の出力信号との論理和がオアゲート７０３
でとられ、その出力が選択される。前記書込位置
指定レジスタ４２５への取込が書込位置指定レジ
スタ取込信号線２４１を介して指示されたらセレ
クタ５２２の出力が取込まれる。書込指示受付制
御回路２００について第３図を用い説明する。
第３図を参照すると、書込指示要求手段１００
から書込指示要求線１０１を介して通知された書
込要求とポインタ制御回路２９０からのバツフア
満杯信号線２９１の内容との論理積がアンドゲー
ト２２０でとられる。バツフアが満杯でない時
は、バツフア取込信号線２２１を介してバツフア
への取込が指示されるとともに処理装置１００に
書込指示要求が受付けられたことが通知される。
前記入力ポインタ２９３の歩進が指示され、フリ
ツプフロツプ（以下Ｆ／Ｆと略称）２７０がセツ
トされる。上述の図には明記していないが書込ア
ドレスバツフア４１０，書込位置指定バツフア４
２０，書込データバツフア４３０のアドレツシン
グは書込毎に歩進される入力ポインタ２９３と送
出し毎に歩進される出力ポインタ２９４とによつ
て制御される。２つのポインタの差がバツフア容
量数を示している時バツフアが満杯であることが
示されてる。２つのポインタの差が“０”の時に
はバツフアが空であることが示される。また、差
がバツフア容量数以内である時バツフアにデータ
があることが示される。バツフアにデータが取込
まれたら書込アドレスレジスタ４１５，書込位置
指定レジスタ４２５，書込データレジスタ４３５
（以下これらのレジスタを書込レジスタと略称）
が空いているか、また主記憶装置６００に対し書
込要求２０１が出ていてかつこの書込要求が受付
可能であるか（Ｆ／Ｆ２８０らセツトされていな
い時、ANDゲート２１３が働いている時でオア
ゲート２１４の出力が“１”で示される）がアン
ドゲート２７１で点検される。オアゲート２１４
の出力が“１”で示される時、書込レジスタへの
取込が可能であるのでアンドゲート２７１が働
く。バツフアゲート２３０の出力信号線２３１を
介して、第１図の書込アドレスレジスタ４１５へ
の取込みが指示され、オアゲート２４０および２
５０の出力信号線２４１および２５１を介してそ
れぞれ第１図の書込位置指定レジスタ４２５書込
データレジスタ４３５への取込みが指示される。
オアゲート２４０の出力信号はバツフアから書込
レジスタへのデータ送出を示す。したがつて、出
力ポインタ２９４の歩進が指示される。アンドゲ
ート２７１の出力はＦ／Ｆ２８０をセツトする。
Ｆ／Ｆ２８０は書込レジスタがビジーであること
を示す。Ｆ／Ｆ２７０はバツフアが空の状態の時
ポイント制御回路の出力信号２９２で示されるの
で本信号でリセツトされる。処理装置１００から
の書込指示要求１０１を同時に受付た時はＦ／Ｆ
２７０はセツト優先になつているのでセツトされ
た状態のままである。Ｆ／Ｆ２８０がセツトされ
バツフアが空の時はアンドゲート２８１の出力が
“１”になるのでカウンタ２１０を起動する。カ
ウンタを起動して後続する書込要求がなく、かつ
カウンタ２１０の起動開始後カウンタが所定の値
が検出されてオアゲート２１１から指示信号が出
力されたならアンドゲート２１２でＦ／Ｆ２８０
の出力信号と論理積がとられる。この論理積結果
は、主記憶装置６００に対し書込要求２０１線を
介して出力される。主記憶装置６００が書込要求
受付可能である時には出力信号線６０１を介して
書込指示受付制御回路２００に与えられ、アンド
ゲート２１３が働く。アンドゲート２１３の出力
信号はＦ／Ｆ２８０のリセツト信号およびオアゲ
ート２１４の入力信号となり後続書込要求の書込
レジスタへの取込条件になる。カウンタ２１０を
起動して指示信号が出るまで、書込レジスタで主
記憶装置への書込要求が待たされている間に書込
指示要求手段１００から次の書込指示要求１０１
が通知されバツフアにデータを取込んだ時、また
は書込指示要求１０１が連続しバツフアに後続の
書込要求が入つている時、つまりＦ／Ｆ２７０お
よび２８０がともにセツトされている状態の時に
は、書込アドレス比較回路５１０の出力信号線５
１１の内容がバツフアゲート２６３で受けられ
る。比較結果が一致している時はアンドゲート２
６０が働き、アドレス比較一致有効信号線２６
１，およびオアゲート２４０および２５０の出力
信号線２４１および２５１を介してそれぞれ書込
位置指定レジスタ４２５，書込データレジスタ４
３５への後続書込要求のデータの取込みが指示さ
れる。さらに出力ポインタ２９４の歩進が指示さ
れる。以後カウンタが所定の値を検出してオアゲ
ートから指示信号が出るまでにアドレス一致の書
込要求がある時、前記縮退動作が行なわれる。ア
ドレス比較の結果、不一致が出力信号線５１１を
介して通知された時、アンドゲート２６２が働き
オアゲート２１１からカウンタ２１０の指示信号
が出力される。そしてアンドゲート２１２でＦ／
Ｆ２８０の出力信号と論理積がとられて記憶装置
６００に対し書込要求２０１が出力される。以後
の動作は前記説明と同様である。
発明の効果 本発明には、カウンタが所定の値を検出する迄
バツフアから記憶装置への送出を遅らせることに
より、同一アドレスへの書込みがある場合は連続
する同一するアドレスへの書込動作を一回の書込
動作に縮退させ記憶装置に書込要求を出すことに
よつて記憶装置が効率良く書込処理を行えるとい
う効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す図、第２図は
第１図の一部の構成を詳細に示す図、および第３
図は第１図の書込指示受付制御回路２００の詳細
な構成を示す図である。 第１図から第３図において、１００……書込指
示要求手段、１０１……書込指示要求線、１１０
……書込アドレス線、１２０……書込位置指定
線、１３０……書込データ線、２００……書込指
示受付制御回路、２２１……書込指示受付制御回
路からのバツフア取込信号線、２６１……アドレ
ス比較一致有効信号線、２３１……書込アドレス
レジスタ取込信号線、２４１……書込位置指定レ
ジスタ取込信号線、２５１……書込データレジス
タ取込信号線、２０１……書込要求信号線、４１
０……書込アドレスバツフア、４１１……出力信
号線、４１５……書込アドレスレジスタ、４１６
……出力信号線、４２０……書込位置指定バツフ
ア、４２１……出力信号線、４２５……書込位置
指定レジスタ、４２６……出力信号線、４３５…
…書込データレジスタ、４３６……出力信号線、
４００……バツフア、５３０……書込位置指定オ
ア回路、５１１，５３１……出力信号線、５２２
……セレクタ、５２０……書込データレジスタ取
込ゲート回路、５００……縮退指示回路、６００
……記憶装置、４３０……書込データバツフア、
４３１……出力信号線、７０１，７０３……オア
ゲート、７０２……アンドゲート、２１０……カ
ウンタ、２７０，２８０……フリツプフロツプ、
２２０，２７１，２６０，２６２，２１２，２１
３……アンドゲート、２１１，２１４，２４０，
２５０……オアゲート、２６３，２３０……バツ
フアゲート、２０１……書込要求信号線、６０１
……主記憶装置６００の書込要求受付信号線、２
２１……バツフア取込信号線、５１０……書込ア
ドレス比較回路、５１１……出力信号線、２６１
……アドレス比較一致有効信号線、２３１……書
込アドレスレジスタ取込信号線、２４１……書込
位置指定レジスタ取込信号線、２５１……書込デ
ータレジスタ取込信号線、４１０……書込アドレ
スバツフア、４２０……書込位置指定バツフア、
４３０……書込データバツフア、２９３……入力
ポインタ、２９４……出力ポインタ、２９０……
ポインタ制御回路。

Claims (1)

  1. 【特許請求の範囲】 １ 記憶装置と、 書込指示要求信号を発生する書込指示要求手段
    と、 この書込指示要求手段からの前記書込指示要求
    信号とともに書込指示要求手段から送られてくる
    書込アドレス，書込データおよび書込位置指定信
    号を格納する格納手段と、 前記書込指示要求手段からの書込指示要求信号
    に応答して一定時間間隔で歩進する計数手段と、 この計数手段の計数値が予め定めた値に達した
    ときに指示信号を発生する信号発生手段と、 この信号発生手段からの指示信号発生前に前記
    格納手段に格納された先行の書込アドレスと後続
    要求のアドレスとを比較する比較手段と、 この比較手段からの一致信号に応答して前記格
    納手段に格納された先行の書込アドレスと一致し
    た書込アドレスを有する後続要求の書込位置指定
    信号に従つて後続書込データを前記格納手段に格
    納された先行する書込データに重ね書きする縮退
    手段と、 前記信号発生手段からの指示信号および前記比
    較手段からの不一致信号に応答して前記縮退手段
    で重ね書きされたデータで前記記憶装置に書込要
    求を指示する指示手段とを含むことを特徴とする
    バツフア制御装置。
JP58011841A 1983-01-27 1983-01-27 バツフア制御装置 Granted JPS59136859A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58011841A JPS59136859A (ja) 1983-01-27 1983-01-27 バツフア制御装置
US06/573,745 US4538226A (en) 1983-01-27 1984-01-25 Buffer control system
EP84100835A EP0115344B1 (en) 1983-01-27 1984-01-26 Buffer control system
DE8484100835T DE3484992D1 (de) 1983-01-27 1984-01-26 Puffersteuersystem.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58011841A JPS59136859A (ja) 1983-01-27 1983-01-27 バツフア制御装置

Publications (2)

Publication Number Publication Date
JPS59136859A JPS59136859A (ja) 1984-08-06
JPS6331813B2 true JPS6331813B2 (ja) 1988-06-27

Family

ID=11788950

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58011841A Granted JPS59136859A (ja) 1983-01-27 1983-01-27 バツフア制御装置

Country Status (4)

Country Link
US (1) US4538226A (ja)
EP (1) EP0115344B1 (ja)
JP (1) JPS59136859A (ja)
DE (1) DE3484992D1 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4754399A (en) * 1983-12-28 1988-06-28 Hitachi, Ltd. Data transfer control system for controlling data transfer between a buffer memory and input/output devices
JPS62180470A (ja) * 1986-02-04 1987-08-07 Hitachi Ltd ベクトル処理装置
US4805098A (en) 1986-05-05 1989-02-14 Mips Computer Systems, Inc. Write buffer
JPH0823842B2 (ja) * 1986-09-30 1996-03-06 富士通株式会社 ストア・バッファのマージ方式
JPS63129437A (ja) * 1986-11-19 1988-06-01 Fujitsu Ltd 部分書き込み制御方式
DE69131763T2 (de) * 1990-08-31 2000-03-09 Texas Instruments Inc Verfahren zur Kommunikation zwischen Prozessoren eines Mehrprozessorsystems
JP3191302B2 (ja) * 1990-12-28 2001-07-23 日本電気株式会社 メモリ回路
JP3164732B2 (ja) 1994-07-04 2001-05-08 富士通株式会社 データ処理装置
US5666494A (en) * 1995-03-31 1997-09-09 Samsung Electronics Co., Ltd. Queue management mechanism which allows entries to be processed in any order
TW388982B (en) * 1995-03-31 2000-05-01 Samsung Electronics Co Ltd Memory controller which executes read and write commands out of order
US5638534A (en) * 1995-03-31 1997-06-10 Samsung Electronics Co., Ltd. Memory controller which executes read and write commands out of order
US5860107A (en) * 1996-10-07 1999-01-12 International Business Machines Corporation Processor and method for store gathering through merged store operations
US6243769B1 (en) 1997-07-18 2001-06-05 Micron Technology, Inc. Dynamic buffer allocation for a computer system
US6073190A (en) 1997-07-18 2000-06-06 Micron Electronics, Inc. System for dynamic buffer allocation comprising control logic for controlling a first address buffer and a first data buffer as a matched pair
US6151658A (en) * 1998-01-16 2000-11-21 Advanced Micro Devices, Inc. Write-buffer FIFO architecture with random access snooping capability
US8171263B2 (en) * 1999-04-09 2012-05-01 Rambus Inc. Data processing apparatus comprising an array controller for separating an instruction stream processing instructions and data transfer instructions
US8174530B2 (en) * 1999-04-09 2012-05-08 Rambus Inc. Parallel date processing apparatus
US7506136B2 (en) * 1999-04-09 2009-03-17 Clearspeed Technology Plc Parallel data processing apparatus
US20080162874A1 (en) * 1999-04-09 2008-07-03 Dave Stuttard Parallel data processing apparatus
US20080007562A1 (en) * 1999-04-09 2008-01-10 Dave Stuttard Parallel data processing apparatus
WO2000062182A2 (en) * 1999-04-09 2000-10-19 Clearspeed Technology Limited Parallel data processing apparatus
US8762691B2 (en) * 1999-04-09 2014-06-24 Rambus Inc. Memory access consolidation for SIMD processing elements using transaction identifiers
US20080016318A1 (en) * 1999-04-09 2008-01-17 Dave Stuttard Parallel data processing apparatus
US20070294510A1 (en) * 1999-04-09 2007-12-20 Dave Stuttard Parallel data processing apparatus
US7966475B2 (en) 1999-04-09 2011-06-21 Rambus Inc. Parallel data processing apparatus
US7526630B2 (en) * 1999-04-09 2009-04-28 Clearspeed Technology, Plc Parallel data processing apparatus
US7802079B2 (en) * 1999-04-09 2010-09-21 Clearspeed Technology Limited Parallel data processing apparatus
US8169440B2 (en) * 1999-04-09 2012-05-01 Rambus Inc. Parallel data processing apparatus
US20080184017A1 (en) * 1999-04-09 2008-07-31 Dave Stuttard Parallel data processing apparatus
US20070242074A1 (en) * 1999-04-09 2007-10-18 Dave Stuttard Parallel data processing apparatus
US7627736B2 (en) * 1999-04-09 2009-12-01 Clearspeed Technology Plc Thread manager to control an array of processing elements
GB2348971B (en) * 1999-04-09 2004-03-03 Pixelfusion Ltd Parallel data processing systems
US20080008393A1 (en) * 1999-04-09 2008-01-10 Dave Stuttard Parallel data processing apparatus
US6678838B1 (en) 1999-08-23 2004-01-13 Advanced Micro Devices, Inc. Method to track master contribution information in a write buffer
US9275003B1 (en) * 2007-10-02 2016-03-01 Sandia Corporation NIC atomic operation unit with caching and bandwidth mitigation
US10168923B2 (en) 2016-04-26 2019-01-01 International Business Machines Corporation Coherency management for volatile and non-volatile memory in a through-silicon via (TSV) module

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4084234A (en) * 1977-02-17 1978-04-11 Honeywell Information Systems Inc. Cache write capacity
US4156906A (en) * 1977-11-22 1979-05-29 Honeywell Information Systems Inc. Buffer store including control apparatus which facilitates the concurrent processing of a plurality of commands
CA1116756A (en) 1977-12-16 1982-01-19 Charles P. Ryan Cache memory command circuit
US4245303A (en) * 1978-10-25 1981-01-13 Digital Equipment Corporation Memory for data processing system with command and data buffering
US4225922A (en) * 1978-12-11 1980-09-30 Honeywell Information Systems Inc. Command queue apparatus included within a cache unit for facilitating command sequencing

Also Published As

Publication number Publication date
JPS59136859A (ja) 1984-08-06
EP0115344A2 (en) 1984-08-08
EP0115344B1 (en) 1991-09-04
EP0115344A3 (en) 1988-11-30
DE3484992D1 (de) 1991-10-10
US4538226A (en) 1985-08-27

Similar Documents

Publication Publication Date Title
JPS6331813B2 (ja)
US4805098A (en) Write buffer
US5526508A (en) Cache line replacing system for simultaneously storing data into read and write buffers having multiplexer which controls by counter value for bypassing read buffer
US5797033A (en) Direct memory access for storing and retrieving data based on packet size
KR920006851A (ko) 데이터 처리시스템 및 방법
US4371924A (en) Computer system apparatus for prefetching data requested by a peripheral device from memory
JPH0689174A (ja) コンピュータメモリシステム
JPH04306748A (ja) 情報処理装置
US5459852A (en) Cache bypass system with simultaneous initial transfer of target data to both processor and cache
US5459849A (en) Method and apparatus for compressing cacheable data
US4737908A (en) Buffer memory control system
US5802384A (en) Vector data bypass mechanism for vector computer
JP3130569B2 (ja) キャッシュメモリのストア方式
JPS634219B2 (ja)
JP3039391B2 (ja) メモリシステム
JP2534321B2 (ja) デ―タ転送制御方法及び装置
JPS63180153A (ja) キヤツシユ記憶のラインバツク制御方式
JPS601656B2 (ja) 緩衝記憶回路
JPH06301600A (ja) 記憶装置
JP2531207B2 (ja) チャネル装置
JPH02294755A (ja) データ処理装置
JP2531209B2 (ja) チャネル装置
JPS62274349A (ja) デ−タ処理システム
JPH0962571A (ja) メモリバッファ装置
JPH0376501B2 (ja)