JP3191302B2 - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JP3191302B2 JP3191302B2 JP41752290A JP41752290A JP3191302B2 JP 3191302 B2 JP3191302 B2 JP 3191302B2 JP 41752290 A JP41752290 A JP 41752290A JP 41752290 A JP41752290 A JP 41752290A JP 3191302 B2 JP3191302 B2 JP 3191302B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- signal
- data
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Advance Control (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関し、特
に、パイプライン処理を実現する高速アクセスに適した
メモリ回路に関する。
に、パイプライン処理を実現する高速アクセスに適した
メモリ回路に関する。
【０００２】
【従来の技術】従来から論理デバイスの高速化が要求さ
れており、かかる高速化実現のためにパイプライン方式
の制御が演算回路等に広く採用されている。ところが、
パイプライン方式で制御される論理デバイスのデータバ
スに直結されるランダムアクセスメモリは、パイプライ
ン制御時に、データバスを介した書き込みデータの転送
と該転送された書き込みデータのメモリへの書き込み処
理、および、メモリからのデータの読み出し処理と該読
み出されたデータの転送をそれぞれパイプライン制御の
１ステージで実行していた。すなわち、データの転送処
理はそのデータに関する書き込みまたは読み出し処理と
異なるステージに分割されることなく実行されていた。
これは、データの転送処理をメモリへの書き込みまたは
読み出しから分離すると、書き込み処理と読み出し処理
とでは、順序が逆になり、パイプライン処理の連続性が
維持できなくなるからである。
れており、かかる高速化実現のためにパイプライン方式
の制御が演算回路等に広く採用されている。ところが、
パイプライン方式で制御される論理デバイスのデータバ
スに直結されるランダムアクセスメモリは、パイプライ
ン制御時に、データバスを介した書き込みデータの転送
と該転送された書き込みデータのメモリへの書き込み処
理、および、メモリからのデータの読み出し処理と該読
み出されたデータの転送をそれぞれパイプライン制御の
１ステージで実行していた。すなわち、データの転送処
理はそのデータに関する書き込みまたは読み出し処理と
異なるステージに分割されることなく実行されていた。
これは、データの転送処理をメモリへの書き込みまたは
読み出しから分離すると、書き込み処理と読み出し処理
とでは、順序が逆になり、パイプライン処理の連続性が
維持できなくなるからである。
【０００３】図４は、このようなパイプライン制御に使
用される従来のメモリ回路を示しており、上述のよう
に、データの転送とメモリ回路への書き込みまたは読み
出しは同一ステージで実行される。図４において、４１
はランダムアクセスメモリであり、このランダムアクセ
スメモリ４１は読み出し／書き込み制御線４２で指定さ
れるモードで機能し、アドレスポインタ４３で指定され
るアドレスにデータバス４４上のデータを書き込み、ま
たは読み出しを実行する。
用される従来のメモリ回路を示しており、上述のよう
に、データの転送とメモリ回路への書き込みまたは読み
出しは同一ステージで実行される。図４において、４１
はランダムアクセスメモリであり、このランダムアクセ
スメモリ４１は読み出し／書き込み制御線４２で指定さ
れるモードで機能し、アドレスポインタ４３で指定され
るアドレスにデータバス４４上のデータを書き込み、ま
たは読み出しを実行する。
【０００４】図４に示されているメモリ回路は、パイプ
ライン制御を構成する各々のステージｎ，ｎ＋１，ｎ＋
２，ｎ＋３，ｎ＋４でデータバスの転送と、ランダムア
クセスメモリ４１への書き込み処理Ｗまたは読み出し処
理Ｒ（以下、書き込み処理と読み出し処理とをメモリ処
理という）とを完了する。
ライン制御を構成する各々のステージｎ，ｎ＋１，ｎ＋
２，ｎ＋３，ｎ＋４でデータバスの転送と、ランダムア
クセスメモリ４１への書き込み処理Ｗまたは読み出し処
理Ｒ（以下、書き込み処理と読み出し処理とをメモリ処
理という）とを完了する。
【０００５】従来のメモリ回路がデータの転送とメモリ
処理とを異なるステージで実行すると、図６に示されて
いるように、一連のデータＤ１，Ｄ２，Ｄ３の書き込み
処理と他の一連のデータＤ５，Ｄ６との書き込み処理と
の間に、データＤ４の読み出し処理が介在すると、ステ
ージｎ＋３，ｎ＋４はデータＤ３の書き込みとデータＤ
４の読み出しのみ実行され、データの転送はなされな
い。続く、ステージｎ＋５，ｎ＋６は読み出されたデー
タＤ４の転送と、新たな書き込みデータＤ５の転送だけ
で、メモリ処理は何等実行されない。
処理とを異なるステージで実行すると、図６に示されて
いるように、一連のデータＤ１，Ｄ２，Ｄ３の書き込み
処理と他の一連のデータＤ５，Ｄ６との書き込み処理と
の間に、データＤ４の読み出し処理が介在すると、ステ
ージｎ＋３，ｎ＋４はデータＤ３の書き込みとデータＤ
４の読み出しのみ実行され、データの転送はなされな
い。続く、ステージｎ＋５，ｎ＋６は読み出されたデー
タＤ４の転送と、新たな書き込みデータＤ５の転送だけ
で、メモリ処理は何等実行されない。
【０００６】もし、書き込み処理または読み出し処理の
みが連続して実行されるなら、データの転送とメモリ処
理とを別のステージで実行すると、平均メモリアクセス
時間は、大幅に短縮される。例えば、データバス転送
と、メモリへの書き込みまたは読み出しが同一時間Ｔで
実行されると仮定すると、書き込みまたは読み出しが連
続してＮ回実行されたときの平均アクセス時間Ｓは、
（Ｎ＋１／Ｎ）Ｔで表すことができ、Ｎを無限に大きく
すると、平均アクセス時間Ｓは時間Ｔに限りなく近づ
く。
みが連続して実行されるなら、データの転送とメモリ処
理とを別のステージで実行すると、平均メモリアクセス
時間は、大幅に短縮される。例えば、データバス転送
と、メモリへの書き込みまたは読み出しが同一時間Ｔで
実行されると仮定すると、書き込みまたは読み出しが連
続してＮ回実行されたときの平均アクセス時間Ｓは、
（Ｎ＋１／Ｎ）Ｔで表すことができ、Ｎを無限に大きく
すると、平均アクセス時間Ｓは時間Ｔに限りなく近づ
く。
【０００７】ところが、書き込み処理と読み出し処理と
が交互に実行されると、図６で説明したように、データ
転送およびメモリ処理のいずれか一方のみしか実行でき
ないステージが頻繁に発生し、平均アクセス時間がパイ
プライン制御の採用にもかかわらす向上しない。したが
って、従来のメモリ回路では、平均アクセス時間の大幅
な向上が期待できる場合があるにもかかわらず、データ
転送とメモリ処理とを別ステージに分離せず、同一のス
テージで実行していた。
が交互に実行されると、図６で説明したように、データ
転送およびメモリ処理のいずれか一方のみしか実行でき
ないステージが頻繁に発生し、平均アクセス時間がパイ
プライン制御の採用にもかかわらす向上しない。したが
って、従来のメモリ回路では、平均アクセス時間の大幅
な向上が期待できる場合があるにもかかわらず、データ
転送とメモリ処理とを別ステージに分離せず、同一のス
テージで実行していた。
【０００８】
【発明が解決しようとする課題】上述のように、従来の
メモリ回路は、データの転送とメモリ処理とを同一のス
テージで実行していたので、各ステージの所用時間はデ
ータの転送に要する時間とメモリ処理に要する時間の和
となり、平均アクセス時間Ｓはこの和より短縮できない
という問題点があった。
メモリ回路は、データの転送とメモリ処理とを同一のス
テージで実行していたので、各ステージの所用時間はデ
ータの転送に要する時間とメモリ処理に要する時間の和
となり、平均アクセス時間Ｓはこの和より短縮できない
という問題点があった。
【０００９】例えば、データがデータバス４４上を転送
されるのに３０ナノ秒を要し、ランダムアクセスメモリ
４１へのデータの書き込みまたは読み出しに３０ナノ秒
を要するとすると、パイプラインの各ステージは６０ナ
ノ秒より短くできず、他の論理デバイスでパイプライン
制御による高速化が図られても、従来のメモリ回路がパ
イプライン制御システムの高速化を妨げていた。
されるのに３０ナノ秒を要し、ランダムアクセスメモリ
４１へのデータの書き込みまたは読み出しに３０ナノ秒
を要するとすると、パイプラインの各ステージは６０ナ
ノ秒より短くできず、他の論理デバイスでパイプライン
制御による高速化が図られても、従来のメモリ回路がパ
イプライン制御システムの高速化を妨げていた。
【００１０】事実、パイプライン制御システムの高速化
は、演算回路等の論理デバイスではなく、バスおよびメ
モリ回路で制限されることが多く、演算回路等と同様に
高速でアクセスできるメモリ回路が要望されていた。
は、演算回路等の論理デバイスではなく、バスおよびメ
モリ回路で制限されることが多く、演算回路等と同様に
高速でアクセスできるメモリ回路が要望されていた。
【００１１】
【課題を解決するための手段】本発明の要旨は、複数ア
ドレスを有するランダムアクセスメモリと：システムデ
−タバスと：システムデ−タバスとランダムアクセスメ
モリとの間に設けられ書き込みモ−ド時にシステムデ−
タバス上の書き込みデ−タを順次保持するファ−ストイ
ンファ−ストアウト型バッファ回路と：システムアドレ
スバス上のデ−タに基づきアドレスを算出するアドレス
算出回路と：アドレスを保持しランダムアクセスメモリ
のアドレス位置を指定するポインタ回路と：第１選択信
号と第２選択信号とに応答してランダムアクセスメモリ
からの読み出しデ−タバスとファ−ストインファ−スト
アウト型バッファ回路からのデ−タバスのいずれかを選
択しシステムデ−タバスに接続する第１選択回路と：ア
ドレス算出回路に接続しアドレスを保持するシフト回路
と：書き込み／読み出し制御信号に応答してアドレス算
出回路からのアドレスバスとシフト回路からのアドレス
バスとのいずれかを選択しポインタ回路に接続する第２
選択回路と：書き込み／読み出し制御信号に基づき、ラ
ンダムアクセスメモリのモ−ド指定信号を、ファ−スト
インファ−ストアウト型バッファ回路に第１制御信号
を、第１選択回路に第１選択信号を、及びシフト回路に
第２制御信号を供給する制御信号発生回路と：シフト回
路からのアドレスとポインタ回路からのアドレスを比較
して第２選択信号を発生する比較回路とを備え、上記制
御信号発生回路は、上記書き込み／読み出し制御信号を
遅延させた信号をモ−ド指定信号とし、該遅延させた信
号をさらに遅延させた信号を第１選択信号として発生さ
せ、上記書き込み／読み出し制御信号をモ−ド指定信号
や第１選択信号の発生のため順次遅延した信号を論理演
算して第１制御信号を発生させ、クロック信号を上記書
き込み／読み出し制御信号により選択的にマスクして第
２制御信号を発生させることである。
ドレスを有するランダムアクセスメモリと：システムデ
−タバスと：システムデ−タバスとランダムアクセスメ
モリとの間に設けられ書き込みモ−ド時にシステムデ−
タバス上の書き込みデ−タを順次保持するファ−ストイ
ンファ−ストアウト型バッファ回路と：システムアドレ
スバス上のデ−タに基づきアドレスを算出するアドレス
算出回路と：アドレスを保持しランダムアクセスメモリ
のアドレス位置を指定するポインタ回路と：第１選択信
号と第２選択信号とに応答してランダムアクセスメモリ
からの読み出しデ−タバスとファ−ストインファ−スト
アウト型バッファ回路からのデ−タバスのいずれかを選
択しシステムデ−タバスに接続する第１選択回路と：ア
ドレス算出回路に接続しアドレスを保持するシフト回路
と：書き込み／読み出し制御信号に応答してアドレス算
出回路からのアドレスバスとシフト回路からのアドレス
バスとのいずれかを選択しポインタ回路に接続する第２
選択回路と：書き込み／読み出し制御信号に基づき、ラ
ンダムアクセスメモリのモ−ド指定信号を、ファ−スト
インファ−ストアウト型バッファ回路に第１制御信号
を、第１選択回路に第１選択信号を、及びシフト回路に
第２制御信号を供給する制御信号発生回路と：シフト回
路からのアドレスとポインタ回路からのアドレスを比較
して第２選択信号を発生する比較回路とを備え、上記制
御信号発生回路は、上記書き込み／読み出し制御信号を
遅延させた信号をモ−ド指定信号とし、該遅延させた信
号をさらに遅延させた信号を第１選択信号として発生さ
せ、上記書き込み／読み出し制御信号をモ−ド指定信号
や第１選択信号の発生のため順次遅延した信号を論理演
算して第１制御信号を発生させ、クロック信号を上記書
き込み／読み出し制御信号により選択的にマスクして第
２制御信号を発生させることである。
【００１２】
【発明の作用】上記構成にかかるメモリ回路は、読み出
しモード時に、アドレス算出回路で算出されるアドレス
を直接第２選択回路からポインタ回路に供給し、ランダ
ムアクセスメモリから読み出されたデータは第１選択回
路からデータバス上に転送される。
しモード時に、アドレス算出回路で算出されるアドレス
を直接第２選択回路からポインタ回路に供給し、ランダ
ムアクセスメモリから読み出されたデータは第１選択回
路からデータバス上に転送される。
【００１３】書き込みモードに移行すると、アドレスは
シフト回路を介して第２選択回路からポインタ回路に供
給され、書き込みデータはファーストインファーストア
ウト型バッファ回路に一次的に保持される。ファースト
インファーストアウト型バッファ回路は制御信号発生回
路から供給される第１制御信号に応答して書き込みデー
タをランダムアクセスメモリに供給する。書き込みモー
ドと読み出しモードどではアドレスの発生とデータ転送
のタイミングが異なるが、シフト回路とファーストイン
ファーストアウト型バッファ回路が制御信号発生回路の
制御下でタイミングを調整する。
シフト回路を介して第２選択回路からポインタ回路に供
給され、書き込みデータはファーストインファーストア
ウト型バッファ回路に一次的に保持される。ファースト
インファーストアウト型バッファ回路は制御信号発生回
路から供給される第１制御信号に応答して書き込みデー
タをランダムアクセスメモリに供給する。書き込みモー
ドと読み出しモードどではアドレスの発生とデータ転送
のタイミングが異なるが、シフト回路とファーストイン
ファーストアウト型バッファ回路が制御信号発生回路の
制御下でタイミングを調整する。
【００１４】
【実施例】以下、本発明の実施例を説明する。
【００１５】図１は本発明の第１実施例を示すブロック
図であり、ランダムアクセスメモリ１は２４ビット、１
０２４ワードのメモリセルで構成されており、ランダム
アクセスメモリ１のアドレスはアドレスバス１０９上の
ポインタ２の出力アドレス信号をプリデコーダ１４で複
合して指定される。なお、以後の説明でアドレスバスと
アドレス信号は同一の符号で特定することがある。本実
施例のランダムアクセスメモリ（本実施例に関する図で
はＲＡＭと略されている）１は４０ナノ秒でデータの書
き込みおよび読み出しを実行する。
図であり、ランダムアクセスメモリ１は２４ビット、１
０２４ワードのメモリセルで構成されており、ランダム
アクセスメモリ１のアドレスはアドレスバス１０９上の
ポインタ２の出力アドレス信号をプリデコーダ１４で複
合して指定される。なお、以後の説明でアドレスバスと
アドレス信号は同一の符号で特定することがある。本実
施例のランダムアクセスメモリ（本実施例に関する図で
はＲＡＭと略されている）１は４０ナノ秒でデータの書
き込みおよび読み出しを実行する。
【００１６】ファーストイン、ファーストアウト（以
下、ＦＩＦＯと略す）型バッファ３は２４ビット、２段
の構成であり、アンドゲート４の出力信号（ＦＩＦＯ入
力クロック）に応答してデータバス１００上の２４ビッ
トデータを前段にラッチする。ＦＩＦＯバッファ３の後
段が空状態（有効なデータを保持していない状態）にな
ると、前段にラッチされた２４ビットデータは後段に転
送される。ＦＩＦＯバッファ３はアンドゲート５の出力
信号（ＦＩＦＯ出力クロック）にも応答して、データを
出力する。ＦＩＦＯバッファ３の後段に保持されている
２４ビットデータはランダムアクセスメモリ１に転送さ
れるが、アンドゲート５の出力信号の立ち上がりで無効
とされ、ＦＩＦＯバッファ３の後段は空状態になる。
下、ＦＩＦＯと略す）型バッファ３は２４ビット、２段
の構成であり、アンドゲート４の出力信号（ＦＩＦＯ入
力クロック）に応答してデータバス１００上の２４ビッ
トデータを前段にラッチする。ＦＩＦＯバッファ３の後
段が空状態（有効なデータを保持していない状態）にな
ると、前段にラッチされた２４ビットデータは後段に転
送される。ＦＩＦＯバッファ３はアンドゲート５の出力
信号（ＦＩＦＯ出力クロック）にも応答して、データを
出力する。ＦＩＦＯバッファ３の後段に保持されている
２４ビットデータはランダムアクセスメモリ１に転送さ
れるが、アンドゲート５の出力信号の立ち上がりで無効
とされ、ＦＩＦＯバッファ３の後段は空状態になる。
【００１７】 信号線１０２，１０３はクロック信号Ｃ
Ｌ１，ＣＬ２を供給しており、クロック信号ＣＬ１，Ｃ
Ｌ２はいずれも４０ナノ秒のサイクル時間である。ラン
ダムアクセスメモリ１はクロック信号ＣＬ２に同期して
書き込み処理、および読み出し処理を実行する。
Ｌ１，ＣＬ２を供給しており、クロック信号ＣＬ１，Ｃ
Ｌ２はいずれも４０ナノ秒のサイクル時間である。ラン
ダムアクセスメモリ１はクロック信号ＣＬ２に同期して
書き込み処理、および読み出し処理を実行する。
【００１８】 ラッチ回路１３はランダムアクセスメ
モリ１から読み出されたデ−タをクロック信号ＣＬ２の
立ち上がりから次の立ち上がりまでの間ラッチする。
モリ１から読み出されたデ−タをクロック信号ＣＬ２の
立ち上がりから次の立ち上がりまでの間ラッチする。
【００１９】読み出し、書き込み制御信号（以下、Ｒ／
Ｗ信号と略す）１０４は、アドレス算出回路６からアド
レスバス１０５に出力されるアドレス信号がランダムア
クセスメモリ１の読み出しアドレスと書き込みアドレス
のいずれを表しているかを指定しており、１０ビットの
アドレスバス１０５上のアドレス信号が読み出しアドレ
スなら低レベル（０）に、反対に、書き込みアドレスな
ら高レベル（１）に移行する。
Ｗ信号と略す）１０４は、アドレス算出回路６からアド
レスバス１０５に出力されるアドレス信号がランダムア
クセスメモリ１の読み出しアドレスと書き込みアドレス
のいずれを表しているかを指定しており、１０ビットの
アドレスバス１０５上のアドレス信号が読み出しアドレ
スなら低レベル（０）に、反対に、書き込みアドレスな
ら高レベル（１）に移行する。
【００２０】書き込みアドレスバッファ（図ではＷＡＢ
ｕｆと略されている）７、８は、１０ビットのアドレス
バス１０５および１０ビットのアドレスバス１０７上の
アドレス信号をアンドゲート９、１０から供給される出
力信号の立ち上がりでそれぞれラッチする。これらの書
き込みバッファ７，８とポインタ２は、Ｒ／Ｗ信号１０
４が高レベル（書き込みモード）時には、１０ビット幅
のシフトレジスタとして機能する。
ｕｆと略されている）７、８は、１０ビットのアドレス
バス１０５および１０ビットのアドレスバス１０７上の
アドレス信号をアンドゲート９、１０から供給される出
力信号の立ち上がりでそれぞれラッチする。これらの書
き込みバッファ７，８とポインタ２は、Ｒ／Ｗ信号１０
４が高レベル（書き込みモード）時には、１０ビット幅
のシフトレジスタとして機能する。
【００２１】マルチプレクサ（図ではＭＵＸと略されて
いる）１１はＲ／Ｗ信号１０４に応答し、Ｒ／Ｗ信号１
０４が低レベル（すなわち、読み出しアドレスを示す）
の時には、アドレスバス１０５を選択する。Ｒ／Ｗ信号
１０４が高レベルなら（すなわち、書き込みアドレスを
示している）、マルチプレクサ１１は書き込みアドレス
バッファ７のアドレスバス１０６を選択し、アドレスバ
ス１０５または１０６上のアドレス信号をポインタ２に
転送する。
いる）１１はＲ／Ｗ信号１０４に応答し、Ｒ／Ｗ信号１
０４が低レベル（すなわち、読み出しアドレスを示す）
の時には、アドレスバス１０５を選択する。Ｒ／Ｗ信号
１０４が高レベルなら（すなわち、書き込みアドレスを
示している）、マルチプレクサ１１は書き込みアドレス
バッファ７のアドレスバス１０６を選択し、アドレスバ
ス１０５または１０６上のアドレス信号をポインタ２に
転送する。
【００２２】 比較器１４０はアドレスバス１０７と１
０６上のアドレス信号、すなわち書き込みアドレスバッ
ファ７，８に保持されているそれぞれのアドレス信号を
ポインタ２から出力されたアドレス信号１０９とクロッ
ク信号ＣＬ２の立ち上がりで比較し、２ビットの一致信
号１１０を出力する。一致信号１１０はアドレス信号１
０６と１０９が一致すると（１，０）のビット配列とな
り、アドレス信号１０７と１０９が一致すると（１，
１）のビット配列になる。しかしながら、いずれのアド
レス信号１０６，１０７もアドレス信号１０９と一致し
ないときは、一致信号１１０は（０，ｘ）のビット配列
になる。一致信号１１０のｘは「Ｄｏｎ’ｔ ｃａｒ
ｅ」を表しており、以下同様にする。
０６上のアドレス信号、すなわち書き込みアドレスバッ
ファ７，８に保持されているそれぞれのアドレス信号を
ポインタ２から出力されたアドレス信号１０９とクロッ
ク信号ＣＬ２の立ち上がりで比較し、２ビットの一致信
号１１０を出力する。一致信号１１０はアドレス信号１
０６と１０９が一致すると（１，０）のビット配列とな
り、アドレス信号１０７と１０９が一致すると（１，
１）のビット配列になる。しかしながら、いずれのアド
レス信号１０６，１０７もアドレス信号１０９と一致し
ないときは、一致信号１１０は（０，ｘ）のビット配列
になる。一致信号１１０のｘは「Ｄｏｎ’ｔ ｃａｒ
ｅ」を表しており、以下同様にする。
【００２３】一致信号１１０はＤ型フリップフロップ
（以下、ＤＦ／Ｆと略す）１５０で１クロック分だけ遅
延した後に、マルチプレクサ１２に転送される。Ｒ／Ｗ
信号１０４はＤＦ／Ｆ１５１、１５２、１５３で１．５
クロック分だけ遅延した後、遅延信号１１５としてマル
チプレクサ１２に供給されている。遅延信号１１５が
（０）、すなわち読み出し処理を示しており、一致信号
１１１が（０、ｘ）のビット配列、すなわちアドレス信
号１０９と書き込みアドレス信号１０６、１０７との不
一致なら、マルチプレクサ１２はラッチ回路１３からの
データバス１１４を選択する。一方、遅延信号１１５が
低レベル（読み出し処理）でも、一致信号１１１が
（１，０）のビット配列なら、データバス１１３を選択
する。また、遅延信号１１５が低レベルで、一致信号１
１１のビット配列が（１，１）なら、データバス１１２
を選択する。ところが、遅延信号１１５が高レベルで書
き込み処理を指定しているなら、マルチプレクサ１２は
高インピダンス状態になる。
（以下、ＤＦ／Ｆと略す）１５０で１クロック分だけ遅
延した後に、マルチプレクサ１２に転送される。Ｒ／Ｗ
信号１０４はＤＦ／Ｆ１５１、１５２、１５３で１．５
クロック分だけ遅延した後、遅延信号１１５としてマル
チプレクサ１２に供給されている。遅延信号１１５が
（０）、すなわち読み出し処理を示しており、一致信号
１１１が（０、ｘ）のビット配列、すなわちアドレス信
号１０９と書き込みアドレス信号１０６、１０７との不
一致なら、マルチプレクサ１２はラッチ回路１３からの
データバス１１４を選択する。一方、遅延信号１１５が
低レベル（読み出し処理）でも、一致信号１１１が
（１，０）のビット配列なら、データバス１１３を選択
する。また、遅延信号１１５が低レベルで、一致信号１
１１のビット配列が（１，１）なら、データバス１１２
を選択する。ところが、遅延信号１１５が高レベルで書
き込み処理を指定しているなら、マルチプレクサ１２は
高インピダンス状態になる。
【００２４】 ＤＦ／Ｆ１５１はＲ／Ｗ信号１０４から
モ−ド信号１２０（図ではＤＲ／Ｗと略されている）を
発生させ、モ−ド信号１２０が低レベル（０）ならラン
ダムアクセスメモリ１は読み出しモ−ドとなり、高レベ
ル（１）なら書き込みモ−ドに移行する。
モ−ド信号１２０（図ではＤＲ／Ｗと略されている）を
発生させ、モ−ド信号１２０が低レベル（０）ならラン
ダムアクセスメモリ１は読み出しモ−ドとなり、高レベ
ル（１）なら書き込みモ−ドに移行する。
【００２５】アドレス算出回路６はアドレスバス１０１
上のデータ信号等に基づきアドレスを算出し、アドレス
信号としてアドレスバス１０５上に供給する。アドレス
算出回路６で形成されるアドレス信号は書き込みアドレ
スおよび読み出しアドレスのいずれかを示している。
上のデータ信号等に基づきアドレスを算出し、アドレス
信号としてアドレスバス１０５上に供給する。アドレス
算出回路６で形成されるアドレス信号は書き込みアドレ
スおよび読み出しアドレスのいずれかを示している。
【００２６】次に、図２と図３を参照して第１実施例の
動作を説明する。
動作を説明する。
【００２７】図２と図３において、「ＩＤＳ」はデータ
バス１００上のデータの内容を示しており、「クロック
Ｄ」、「クロックＥ」、「ＦＩＦＯ入力クロック」およ
び「ＦＩＦＯ出力クロック」はアンドゲート９、１０、
４、５の出力信号を、「ＦＩＦＯ入力データ」「ＦＩＦ
Ｏ出力データ」はＦＩＦＯバッファ３の前段と後段にそ
れぞれ保持されているデータを示している。データバス
１００上のデータはアルファベットの小文字ａ，ｂ，
ｃ，．．．．．ｏで示されているが、これらのデータを
保持している、あるいは保持するアドレスも同様にアル
ファベットの小文字ａ，ｂ，ｃ，．．．．．ｏで示され
ている。
バス１００上のデータの内容を示しており、「クロック
Ｄ」、「クロックＥ」、「ＦＩＦＯ入力クロック」およ
び「ＦＩＦＯ出力クロック」はアンドゲート９、１０、
４、５の出力信号を、「ＦＩＦＯ入力データ」「ＦＩＦ
Ｏ出力データ」はＦＩＦＯバッファ３の前段と後段にそ
れぞれ保持されているデータを示している。データバス
１００上のデータはアルファベットの小文字ａ，ｂ，
ｃ，．．．．．ｏで示されているが、これらのデータを
保持している、あるいは保持するアドレスも同様にアル
ファベットの小文字ａ，ｂ，ｃ，．．．．．ｏで示され
ている。
【００２８】 時刻Ａ，Ｂ，Ｃにおいて、アドレスバ
ス１０１のデ−タに基づきアドレスａ，ｂ，ｃがアドレ
ス算出回路６で算出され、アドレスバス１０５に送出さ
れるが、Ｒ／Ｗ信号１０４は低レベル（０）であり、ア
ドレスａ，ｂ，ｃは読み出しアドレスとして扱われる。
すなわち、マルチプレクサ１１は低レベルのＲ／Ｗ信号
１０４に応答してアドレスバス１０５を選択しており、
アドレスａ，ｂ，ｃはマルチプレクサ１１を介してポイ
ンタ２に入力される。
ス１０１のデ−タに基づきアドレスａ，ｂ，ｃがアドレ
ス算出回路６で算出され、アドレスバス１０５に送出さ
れるが、Ｒ／Ｗ信号１０４は低レベル（０）であり、ア
ドレスａ，ｂ，ｃは読み出しアドレスとして扱われる。
すなわち、マルチプレクサ１１は低レベルのＲ／Ｗ信号
１０４に応答してアドレスバス１０５を選択しており、
アドレスａ，ｂ，ｃはマルチプレクサ１１を介してポイ
ンタ２に入力される。
【００２９】アドレスａ，ｂ，ｃはポインタ２からアド
レスバス１０９を介してプリデコーダ１０２に供給さ
れ、デコードされたアドレス信号は半クロック遅れてラ
ンダムアクセスメモリ１に供給される。
レスバス１０９を介してプリデコーダ１０２に供給さ
れ、デコードされたアドレス信号は半クロック遅れてラ
ンダムアクセスメモリ１に供給される。
【００３０】Ｒ／Ｗ信号１０４はＤＦ／Ｆ１５１にクロ
ック信号ＣＬ２に同期してラッチされ、モード信号１２
０は低レベルに移行する。したがって、ランダムアクセ
スメモリ１は読み出しモードとなっており、上記時刻
Ａ’，Ｂ’，Ｃ’には、アドレスａ，ｂ，ｃからデータ
ａ，ｂ，ｃを読み出す。かようにして読み出されたデー
タａ，ｂ，ｃはクロックＣＬ２の立ち上がりでラッチ回
路１３に保持され、マルチプレクサ１２に転送される。
遅延信号１１５は低レベルのＲ／Ｗ信号１０４に基づき
低レベルに移行しており、マルチプレクサ１２はデータ
バス１１４を選択し、データａ，ｂ，ｃはデータバス１
００出力される。
ック信号ＣＬ２に同期してラッチされ、モード信号１２
０は低レベルに移行する。したがって、ランダムアクセ
スメモリ１は読み出しモードとなっており、上記時刻
Ａ’，Ｂ’，Ｃ’には、アドレスａ，ｂ，ｃからデータ
ａ，ｂ，ｃを読み出す。かようにして読み出されたデー
タａ，ｂ，ｃはクロックＣＬ２の立ち上がりでラッチ回
路１３に保持され、マルチプレクサ１２に転送される。
遅延信号１１５は低レベルのＲ／Ｗ信号１０４に基づき
低レベルに移行しており、マルチプレクサ１２はデータ
バス１１４を選択し、データａ，ｂ，ｃはデータバス１
００出力される。
【００３１】このように、本実施例にかかるメモリ回路
では、読み出しモード時には、ランダムアクセスメモリ
１はアドレス算出回路６で算出されたアドレスからデー
タを読み出し、アドレスの発生からデータの読み出しま
では１．５クロック分の時間を要する。
では、読み出しモード時には、ランダムアクセスメモリ
１はアドレス算出回路６で算出されたアドレスからデー
タを読み出し、アドレスの発生からデータの読み出しま
では１．５クロック分の時間を要する。
【００３２】次に、時刻ＤにＲ／Ｗ信号１０４が高レベ
ルに移行し、書き込みモードが指定されたとする。本実
施例では、システム動作前の初期状態として、書き込み
バッファ７、８にアドレスデータ（３ＦＦH）が格納さ
れているものとする。なお、ランダムアクセスメモリ１
のアドレス（３ＦＦH）はシステムの占有領域であり、
有効データの格納には使用しない。
ルに移行し、書き込みモードが指定されたとする。本実
施例では、システム動作前の初期状態として、書き込み
バッファ７、８にアドレスデータ（３ＦＦH）が格納さ
れているものとする。なお、ランダムアクセスメモリ１
のアドレス（３ＦＦH）はシステムの占有領域であり、
有効データの格納には使用しない。
【００３３】時刻Ｄ，Ｅ，Ｆでアドレス算出回路６から
アドレスｄ，ｅ，ｆがアドレスバス１０５に出力される
が、マルチプレクサ１１は高レベルのＲ／Ｗ信号１０４
に応答してアドレスバス１０６を選択しているので、ポ
インタ２と書き込みバッファ７、８はシフトレジスタと
して機能する。すなわち、ポインタ２は書き込みバッフ
ァ７のデータを時刻Ｄでラッチし、書き込みバッファ７
は書き込みバッファ８のデータを時刻Ｄより少し遅れて
ラッチし、書き込みバッファ８はアドレスｄをラッチす
る。同様に、時刻Ｅ，Ｆには、ポインタ２、書き込みバ
ッファ７、８でのシフトが繰り返される。その結果、時
刻Ｆには、アドレスｄがポインタ２に保持されることに
なる。
アドレスｄ，ｅ，ｆがアドレスバス１０５に出力される
が、マルチプレクサ１１は高レベルのＲ／Ｗ信号１０４
に応答してアドレスバス１０６を選択しているので、ポ
インタ２と書き込みバッファ７、８はシフトレジスタと
して機能する。すなわち、ポインタ２は書き込みバッフ
ァ７のデータを時刻Ｄでラッチし、書き込みバッファ７
は書き込みバッファ８のデータを時刻Ｄより少し遅れて
ラッチし、書き込みバッファ８はアドレスｄをラッチす
る。同様に、時刻Ｅ，Ｆには、ポインタ２、書き込みバ
ッファ７、８でのシフトが繰り返される。その結果、時
刻Ｆには、アドレスｄがポインタ２に保持されることに
なる。
【００３４】 Ｒ／Ｗ信号１０４は高レベルなので、モ
−ド信号１２０も高レベルとなり、ランダムアクセスメ
モリ１は書き込みモ−ドとなる。したがってデ−タバス
１００上のデ−タｄは時刻Ｆ’からＧ’の間にランダム
アクセスメモリ１のアドレスｄに書き込まれる。
−ド信号１２０も高レベルとなり、ランダムアクセスメ
モリ１は書き込みモ−ドとなる。したがってデ−タバス
１００上のデ−タｄは時刻Ｆ’からＧ’の間にランダム
アクセスメモリ１のアドレスｄに書き込まれる。
【００３５】すなわち、データｄはアドレス算出回路６
がアドレスｄを算出してから１．５クロック後にデータ
バス１００上に現れ、時刻Ｆ’にＦＩＦＯバッファ３の
前段にラッチされる。ところが、ＦＩＦＯバッファ３の
後段は空状態なので、データｄは直ちに後段に転送さ
れ、データバス１１３上に送られる。ランダムアクセス
メモリ１は書き込みモードなので、データｄは時刻Ｇ’
までにアドレスｄに書き込まれる。
がアドレスｄを算出してから１．５クロック後にデータ
バス１００上に現れ、時刻Ｆ’にＦＩＦＯバッファ３の
前段にラッチされる。ところが、ＦＩＦＯバッファ３の
後段は空状態なので、データｄは直ちに後段に転送さ
れ、データバス１１３上に送られる。ランダムアクセス
メモリ１は書き込みモードなので、データｄは時刻Ｇ’
までにアドレスｄに書き込まれる。
【００３６】時刻Ｇ’には、ＦＩＦＯバッファ３後段の
データｄは無効となり、後段は空状態になる。ところ
が、時刻Ｇ’には、次のデータｅがデータバス１００か
らＦＩＦＯバッファ３の前段にラッチされ、直ちに後段
に転送される。時刻Ｇ’から少し遅れてデータバス１１
３上に出力される。
データｄは無効となり、後段は空状態になる。ところ
が、時刻Ｇ’には、次のデータｅがデータバス１００か
らＦＩＦＯバッファ３の前段にラッチされ、直ちに後段
に転送される。時刻Ｇ’から少し遅れてデータバス１１
３上に出力される。
【００３７】ところが時刻ＧにＲ／Ｗ信号１０４は低レ
ベルに戻っているので、メモリ回路は再び読み出しモー
ドに戻っており、データｅは時刻Ｇ’から少し遅れてデ
ータバス１００に送出される。
ベルに戻っているので、メモリ回路は再び読み出しモー
ドに戻っており、データｅは時刻Ｇ’から少し遅れてデ
ータバス１００に送出される。
【００３８】ところが、時刻Ｅ，Ｆにアドレス算出回路
６で算出されたアドレスｅ，ｆはそれぞれ書き込みバッ
ファ７、８に保持されており、時刻Ｇのポインタ２は次
の読み出しアドレスｇを保持している。
６で算出されたアドレスｅ，ｆはそれぞれ書き込みバッ
ファ７、８に保持されており、時刻Ｇのポインタ２は次
の読み出しアドレスｇを保持している。
【００３９】書き込みデータｆは時刻Ｇ’からＨ’の間
にデータバス１００上にドライブされ、時刻Ｈ’にＦＩ
ＦＯバッファ３の前段にラッチされる。ＦＩＦＯバッフ
ァ３の後段には、データｅが既に保持されているので、
データｆはＦＩＦＯバッファ３の前段にラッチされたま
まになる。
にデータバス１００上にドライブされ、時刻Ｈ’にＦＩ
ＦＯバッファ３の前段にラッチされる。ＦＩＦＯバッフ
ァ３の後段には、データｅが既に保持されているので、
データｆはＦＩＦＯバッファ３の前段にラッチされたま
まになる。
【００４０】ランダムアクセスメモリ１は読み出しモー
ドに移行しており、時刻Ｇ，Ｈにアドレス算出回路６か
らポインタ２にそれぞれ出力されるアドレスｇ，ｈで指
定されるデータｇ，ｈをそれぞれ１．５クロック遅延し
てデータバス１００に出力する。したがって、この間、
書き込みアドレスは書き込みバッファ７、８に保持さ
れ、書き込みデータはＦＩＦＯバッファ３の後段と前段
とに保持されることになる。
ドに移行しており、時刻Ｇ，Ｈにアドレス算出回路６か
らポインタ２にそれぞれ出力されるアドレスｇ，ｈで指
定されるデータｇ，ｈをそれぞれ１．５クロック遅延し
てデータバス１００に出力する。したがって、この間、
書き込みアドレスは書き込みバッファ７、８に保持さ
れ、書き込みデータはＦＩＦＯバッファ３の後段と前段
とに保持されることになる。
【００４１】Ｒ／Ｗ信号１０４が時刻Ｇに再び低レベル
になると、上述のように書き込みバッファ７、８からポ
インタ２に書き込みアドレスが供給され、ＦＩＦＯバッ
ファ３内の書き込みデータはランダムアクセスメモリ１
に供給される。
になると、上述のように書き込みバッファ７、８からポ
インタ２に書き込みアドレスが供給され、ＦＩＦＯバッ
ファ３内の書き込みデータはランダムアクセスメモリ１
に供給される。
【００４２】このように、本実施例のメモリ回路は、メ
モリ処理とデ−タ転送とを分離しても、アドレス演算と
デ−タ転送とのタイミングを連結でき、交互に発生する
読み出し処理と書き込み処理とに対応できるので、パイ
プライン制御の高速化を図ることができる。
モリ処理とデ−タ転送とを分離しても、アドレス演算と
デ−タ転送とのタイミングを連結でき、交互に発生する
読み出し処理と書き込み処理とに対応できるので、パイ
プライン制御の高速化を図ることができる。
【００４３】時刻Ｈ以降、書き込み処理と読み出し処理
とが更に交互に要求される状態を示したが、図２と図３
から明らかなように、アドレス演算とデータ転送のタイ
ミングに何等変更を必要としない。
とが更に交互に要求される状態を示したが、図２と図３
から明らかなように、アドレス演算とデータ転送のタイ
ミングに何等変更を必要としない。
【００４４】 本実施例のメモリ回路は、書き込みデ
−タを一旦ＦＩＦＯバッファ３に格納した後にランダム
アクセスメモリ１に書き込む。通常、書き込みデ−タは
次の次に書き込まれるデ−タのアドレス算出がトリガと
なってランダムアクセスメモリ１に書き込まれる。この
際、ランダムアクセスメモリ１に書き込まれる以前にＦ
ＩＦＯバッファ３に格納されているデ−タを一度デ−タ
バス１００上にロ−ドする必要が生じる場合がある。こ
れは、読み出しに関するアドレスの算出結果が書き込み
バッファ７または８内の書き込みアドレスと一致した場
合である。このような場合には、ランダムアクセスメモ
リ１にデ−タを書き込む前に、比較器の比較結果に基づ
きマルチプレクサ１２を介して書き込みデ−タをデ−タ
バス１００に再ロ−ドする。この処理により、ＦＩＦＯ
バッファ３内のデ−タが無効になることはなく、後にラ
ンダムアクセスメモリ１に書き込むことができる。
−タを一旦ＦＩＦＯバッファ３に格納した後にランダム
アクセスメモリ１に書き込む。通常、書き込みデ−タは
次の次に書き込まれるデ−タのアドレス算出がトリガと
なってランダムアクセスメモリ１に書き込まれる。この
際、ランダムアクセスメモリ１に書き込まれる以前にＦ
ＩＦＯバッファ３に格納されているデ−タを一度デ−タ
バス１００上にロ−ドする必要が生じる場合がある。こ
れは、読み出しに関するアドレスの算出結果が書き込み
バッファ７または８内の書き込みアドレスと一致した場
合である。このような場合には、ランダムアクセスメモ
リ１にデ−タを書き込む前に、比較器の比較結果に基づ
きマルチプレクサ１２を介して書き込みデ−タをデ−タ
バス１００に再ロ−ドする。この処理により、ＦＩＦＯ
バッファ３内のデ−タが無効になることはなく、後にラ
ンダムアクセスメモリ１に書き込むことができる。
【００４５】 本実施例によれば、アドレス算出後、常
に１．５クロックだけ遅れて、算出されたアドレスに関
する読み出しデ−タまたは書き込みデ−タをデ−タバス
１００上に転送、あるいはデ−タバス１００から取り込
むことができる。しかも、かかるタイミングはデ−タが
読み出しデ−タであるか、書き込みデ−タであるかに依
存しておらず、しかも、書き込み処理読み出し処理の順
序にかかわらない。
に１．５クロックだけ遅れて、算出されたアドレスに関
する読み出しデ−タまたは書き込みデ−タをデ−タバス
１００上に転送、あるいはデ−タバス１００から取り込
むことができる。しかも、かかるタイミングはデ−タが
読み出しデ−タであるか、書き込みデ−タであるかに依
存しておらず、しかも、書き込み処理読み出し処理の順
序にかかわらない。
【００４６】 更に、ランダムアクセス１内のデ−タへ
のアクセスは、本実施例の場合、４０ナノ秒毎に可能で
あり、これは、ランダムアクセス１への書き込み処理と
ランダムアクセスメモリ１へのデ−タをデ−タバス１０
０で転送する処理とを分離し、重畳できたことによる。
このような、転送処理とメモリ処理との分離によりパイ
プライン制御の効率化が更に高められ、平均アクセス時
間は従来の１／２にされた。
のアクセスは、本実施例の場合、４０ナノ秒毎に可能で
あり、これは、ランダムアクセス１への書き込み処理と
ランダムアクセスメモリ１へのデ−タをデ−タバス１０
０で転送する処理とを分離し、重畳できたことによる。
このような、転送処理とメモリ処理との分離によりパイ
プライン制御の効率化が更に高められ、平均アクセス時
間は従来の１／２にされた。
【００４７】なお、本実施例で説明したランダムアクセ
スメモリ１の記憶容量、バッファ、ポインタ、バス等の
ビット幅、およびクロック周波数等は、実施例と異なる
構成にしてもよい。
スメモリ１の記憶容量、バッファ、ポインタ、バス等の
ビット幅、およびクロック周波数等は、実施例と異なる
構成にしてもよい。
【００４８】図７は本発明の第２実施例を示すブロック
図であり、固定値出力回路３１は１０ビットの固定値
（３ＦＦH）を出力する回路であり、マルチプレクサ３
２はメモリ選択信号（図７では、ＳＥＬ（オーバーライ
ン）で示されている）３００が（０）の時、アドレス算
出回路６の出力を選択し、メモリ選択信号３００が
（１）の時固定値出力回路３１の出力を選択入力する。
図であり、固定値出力回路３１は１０ビットの固定値
（３ＦＦH）を出力する回路であり、マルチプレクサ３
２はメモリ選択信号（図７では、ＳＥＬ（オーバーライ
ン）で示されている）３００が（０）の時、アドレス算
出回路６の出力を選択し、メモリ選択信号３００が
（１）の時固定値出力回路３１の出力を選択入力する。
【００４９】第１実施例のＲ／Ｗ信号１０４は、第２実
施例でＲ／Ｗ信号１０４とメモリ選択信号３００との論
理和信号３０１に置換されている。しかしながら、それ
以外の構成は第１実施例と同一なので、構成要素に同一
符号のみ付して説明を省略する。
施例でＲ／Ｗ信号１０４とメモリ選択信号３００との論
理和信号３０１に置換されている。しかしながら、それ
以外の構成は第１実施例と同一なので、構成要素に同一
符号のみ付して説明を省略する。
【００５０】第２実施例では、メモリ回路が選択されな
いとき、メモリ選択信号３００は（１）となり、メモリ
回路は書き込み時と同様の処理を実行することになる。
この時の書き込みアドレスは（３ＦＦH）であり、それ
以外のアドレスには書き込めない。
いとき、メモリ選択信号３００は（１）となり、メモリ
回路は書き込み時と同様の処理を実行することになる。
この時の書き込みアドレスは（３ＦＦH）であり、それ
以外のアドレスには書き込めない。
【００５１】第１実施例では、データソース（不図示）
は全ての書き込みデータをデータバス１００上に送出し
た後、ダミーの書き込み処理を２回実行しなければなら
なかった。これは書き込みデータをＦＩＦＯバッファ３
内に残すことなく、ランダムアクセスメモリ１に書き込
むためである。しかしながら、第２実施例では、メモリ
回路が選択されないサイクルでＦＩＦＯバッファ３内の
書き込みデータをランダムアクセスメモリ１に自動的に
書き込むことができるという利点がある。
は全ての書き込みデータをデータバス１００上に送出し
た後、ダミーの書き込み処理を２回実行しなければなら
なかった。これは書き込みデータをＦＩＦＯバッファ３
内に残すことなく、ランダムアクセスメモリ１に書き込
むためである。しかしながら、第２実施例では、メモリ
回路が選択されないサイクルでＦＩＦＯバッファ３内の
書き込みデータをランダムアクセスメモリ１に自動的に
書き込むことができるという利点がある。
【００５２】
【発明の効果】以上説明してきたように、本発明による
と、シフトレジスタとファーストインファーストアウト
バッファ回路を備えたので、モードの相違によるデータ
バス転送処理とメモリ処理との実行順序の変更を吸収で
き、メモリアクセス時のパイプライン化を高めることが
できる。したがって、各パイプラインステージの処理時
間を大幅に短縮でき、ランダムアクセスメモリへの平均
アクセス時間を短縮できるという効果を得られる。
と、シフトレジスタとファーストインファーストアウト
バッファ回路を備えたので、モードの相違によるデータ
バス転送処理とメモリ処理との実行順序の変更を吸収で
き、メモリアクセス時のパイプライン化を高めることが
できる。したがって、各パイプラインステージの処理時
間を大幅に短縮でき、ランダムアクセスメモリへの平均
アクセス時間を短縮できるという効果を得られる。
【００５３】例えば、データバス転送に要する時間とメ
モリ処理に要する時間とが同一と仮定すると、本発明で
は、パイプラインの各ステージの処理時間を従来の半分
にすることができる。
モリ処理に要する時間とが同一と仮定すると、本発明で
は、パイプラインの各ステージの処理時間を従来の半分
にすることができる。
【００５４】また、本発明によると、書き込み処理と読
み出し処理の順序の相違をハードウエアが自動的に吸収
するため、書き込み、読み出しにかかわらず、一定のタ
イミングでアドレスを指定し、データをシステムデータ
バスに供給できるという利点もある。このように書き込
み処理も読み出し処理度同様にパイプライン処理できる
ので、任意の順序で読み出し処理と書き込み処理を配列
でき、メモリ処理をあたかも読み出し処理のみを実行し
ているかのように実施できる。これは、例えば、図２お
よび図３に示したように、アドレス算出回路の出力、シ
ステムバスへのデータ転送、Ｒ／Ｗ信号の切り替えのみ
をパイプラインの各ステージ毎に管理すればよく、従来
と比べると、同程度のメモリ管理負荷でメモリアクセス
スピードを２倍に高められることを意味している。
み出し処理の順序の相違をハードウエアが自動的に吸収
するため、書き込み、読み出しにかかわらず、一定のタ
イミングでアドレスを指定し、データをシステムデータ
バスに供給できるという利点もある。このように書き込
み処理も読み出し処理度同様にパイプライン処理できる
ので、任意の順序で読み出し処理と書き込み処理を配列
でき、メモリ処理をあたかも読み出し処理のみを実行し
ているかのように実施できる。これは、例えば、図２お
よび図３に示したように、アドレス算出回路の出力、シ
ステムバスへのデータ転送、Ｒ／Ｗ信号の切り替えのみ
をパイプラインの各ステージ毎に管理すればよく、従来
と比べると、同程度のメモリ管理負荷でメモリアクセス
スピードを２倍に高められることを意味している。
【図１】第１実施例のブロック図である。
【図２】第１実施例のタイミング図である。
【図３】第１実施例のタイミング図である。
【図４】従来例のブロック図である。
【図５】従来例のタイミング図である。
【図６】従来例のタイミング図である。
【図７】第２実施例のブロック図である。
１ ランダムアクセスメモリ ２ ポインタ回路 ３ ＦＩＦＯバッファ回路 ４ アンドゲート ５ アンドゲート ６ アドレス算出回路 ７ 書き込みバッファ回路 ８ 書き込みバッファ回路 ９ アンドゲート １０ アンドゲート １１ マルチプレクサ １２ マルチプレクサ １３ ラッチ回路 １４ プリデコーダ回路 １４０ 比較器 １５０ ＤＦ／Ｆ １５１ ＤＦ／Ｆ １５２ ＤＦ／Ｆ １５３ ＤＦ／Ｆ １５４ ＤＦ／Ｆ
Claims (4)
- 【請求項１】 複数アドレスを有するランダムアクセス
メモリと：システムデ−タバスと：システムデ−タバス
とランダムアクセスメモリとの間に設けられ書き込みモ
−ド時にシステムデ−タバス上の書き込みデ−タを順次
保持するファ−ストインファ−ストアウト型バッファ回
路と：システムアドレスバス上のデ−タに基づきアドレ
スを算出するアドレス算出回路と：アドレスを保持しラ
ンダムアクセスメモリのアドレス位置を指定するポイン
タ回路と：第１選択信号と第２選択信号とに応答してラ
ンダムアクセスメモリからの読み出しデ−タバスとファ
−ストインファ−ストアウト型バッファ回路からのデ−
タバスのいずれかを選択しシステムデ−タバスに接続す
る第１選択回路と：アドレス算出回路に接続しアドレス
を保持するシフト回路と：書き込み／読み出し制御信号
に応答してアドレス算出回路からのアドレスバスとシフ
ト回路からのアドレスバスとのいずれかを選択しポイン
タ回路に接続する第２選択回路と：書き込み／読み出し
制御信号に基づき、ランダムアクセスメモリのモ−ド指
定信号を、ファ−ストインファ−ストアウト型バッファ
回路に第１制御信号を、第１選択回路に第１選択信号
を、及びシフト回路に第２制御信号を供給する制御信号
発生回路と：シフト回路からのアドレスとポインタ回路
からのアドレスを比較して第２選択信号を発生する比較
回路とを備え、 上記制御信号発生回路は、上記書き込み／読み出し制御
信号を遅延させた信号をモ−ド指定信号とし、該遅延さ
せた信号をさらに遅延させた信号を第１選択信号として
発生させ、上記書き込み／読み出し制御信号をモ−ド指
定信号や第１選択信号の発生のため順次遅延した信号を
論理演算して第１制御信号を発生させ、クロック信号を
上記書き込み／読み出し制御信号により選択的にマスク
して第２制御信号を発生させることを特徴とするメモリ
回路。 - 【請求項２】 上記ファーストインファーストアウトバ
ッファ回路は上記第１制御信号で規定されるタイミング
で上記システムバス上のデータを入力し、上記ランダム
アクセスメモリまたは第１選択回路に送出することを特
徴とする請求項１記載のメモリ回路 - 【請求項３】 上記比較回路は上記シフト回路から供給
されるアドレスをポインタ回路から供給されるアドレス
と比較して一致または不一致を判断し、その判断結果を
表す第２選択信号を発生させることを特徴とする請求項
１または請求項２記載のメモリ回路。 - 【請求項４】 上記第１選択回路はアドレスの一致また
は不一致を表す第２選択信号と書き込み／読み出し制御
信号を遅延した第１選択信号の組み合わせに基づきラン
ダムアクセスメモリからのデータバスかファーストイン
ファーストアウト型バッファ回路からのデータバスを選
択することを特徴とする請求項１乃至３のいずれか一項
に記載のメモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41752290A JP3191302B2 (ja) | 1990-12-28 | 1990-12-28 | メモリ回路 |
| US07/816,396 US5488712A (en) | 1990-12-28 | 1991-12-27 | Memory circuit with pipeline processing |
| DE69129739T DE69129739T2 (de) | 1990-12-28 | 1991-12-30 | Speicherschaltung |
| EP91312091A EP0493138B1 (en) | 1990-12-28 | 1991-12-30 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41752290A JP3191302B2 (ja) | 1990-12-28 | 1990-12-28 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04279945A JPH04279945A (ja) | 1992-10-06 |
| JP3191302B2 true JP3191302B2 (ja) | 2001-07-23 |
Family
ID=18525613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41752290A Expired - Fee Related JP3191302B2 (ja) | 1990-12-28 | 1990-12-28 | メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5488712A (ja) |
| EP (1) | EP0493138B1 (ja) |
| JP (1) | JP3191302B2 (ja) |
| DE (1) | DE69129739T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410670A (en) * | 1993-06-02 | 1995-04-25 | Microunity Systems Engineering, Inc. | Accessing system that reduces access times due to transmission delays and I/O access circuitry in a burst mode random access memory |
| US5696990A (en) * | 1995-05-15 | 1997-12-09 | Nvidia Corporation | Method and apparatus for providing improved flow control for input/output operations in a computer system having a FIFO circuit and an overflow storage area |
| US5790813A (en) * | 1996-01-05 | 1998-08-04 | Unisys Corporation | Pre-arbitration system allowing look-around and bypass for significant operations |
| US5838631A (en) | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
| US6567903B1 (en) | 1996-08-23 | 2003-05-20 | Emc Corporation | Data storage system having master/slave addressable memories |
| US6115320A (en) | 1998-02-23 | 2000-09-05 | Integrated Device Technology, Inc. | Separate byte control on fully synchronous pipelined SRAM |
| US7069406B2 (en) * | 1999-07-02 | 2006-06-27 | Integrated Device Technology, Inc. | Double data rate synchronous SRAM with 100% bus utilization |
| JP4749689B2 (ja) * | 2004-08-31 | 2011-08-17 | 三洋電機株式会社 | メモリ制御回路及びメモリ制御方法 |
| US20150095551A1 (en) * | 2013-09-30 | 2015-04-02 | Micron Technology, Inc. | Volatile memory architecutre in non-volatile memory devices and related controllers |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59136859A (ja) * | 1983-01-27 | 1984-08-06 | Nec Corp | バツフア制御装置 |
| JPS62126440A (ja) * | 1985-11-27 | 1987-06-08 | Nec Corp | 情報処理装置 |
| JP3255908B2 (ja) * | 1988-06-30 | 2002-02-12 | エルジー・セミコン・カンパニー・リミテッド | メモリー制御ユニット |
| US4882709A (en) * | 1988-08-25 | 1989-11-21 | Integrated Device Technology, Inc. | Conditional write RAM |
| JP2976429B2 (ja) * | 1988-10-20 | 1999-11-10 | 日本電気株式会社 | アドレス制御回路 |
| US5093809A (en) * | 1989-04-21 | 1992-03-03 | Siemens Aktiengesellschaft | Static memory having pipeline registers |
-
1990
- 1990-12-28 JP JP41752290A patent/JP3191302B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-27 US US07/816,396 patent/US5488712A/en not_active Expired - Fee Related
- 1991-12-30 EP EP91312091A patent/EP0493138B1/en not_active Expired - Lifetime
- 1991-12-30 DE DE69129739T patent/DE69129739T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0493138B1 (en) | 1998-07-08 |
| JPH04279945A (ja) | 1992-10-06 |
| EP0493138A2 (en) | 1992-07-01 |
| US5488712A (en) | 1996-01-30 |
| DE69129739T2 (de) | 1999-03-11 |
| DE69129739D1 (de) | 1998-08-13 |
| EP0493138A3 (ja) | 1994-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4712190A (en) | Self-timed random access memory chip | |
| US7349285B2 (en) | Dual port memory unit using a single port memory core | |
| JP2003510732A (ja) | ２倍データ速度同期式動的ランダムアクセスメモリのための構成可能同期装置 | |
| JP3191302B2 (ja) | メモリ回路 | |
| US6684301B1 (en) | Out of order execution memory access request FIFO | |
| US4853848A (en) | Block access system using cache memory | |
| US6546451B1 (en) | Method and apparatus for decoupling processor speed from memory subsystem speed in a node controller | |
| EP0840203B1 (en) | Semiconductor FIFO memory | |
| US5732011A (en) | Digital system having high speed buffering | |
| US5331598A (en) | Memory control device | |
| JP2638484B2 (ja) | データ処理装置 | |
| EP0520836A2 (en) | Apparatus for simultaneous write access to a single bit memory | |
| JP2544886B2 (ja) | デ―タ転送システムおよびデ―タ転送方法 | |
| US6421280B1 (en) | Method and circuit for loading data and reading data | |
| JPH05151142A (ja) | インタフエース回路 | |
| JP2634609B2 (ja) | データ転送装置 | |
| JP2637319B2 (ja) | 直接メモリアクセス回路 | |
| JP3255429B2 (ja) | メモリ・インタフェース回路 | |
| JP2001526810A (ja) | プロセッサをａｓｉｃに接続する方法及び構成体 | |
| JP2001160001A (ja) | 半導体集積回路及びチップ間記憶部同期化方法 | |
| JPH06324862A (ja) | 演算用記憶装置 | |
| JPH05334184A (ja) | ライトバッファ回路 | |
| JPH09139083A (ja) | 半導体メモリ装置 | |
| JPH05189305A (ja) | メモリ制御方法 | |
| JP2003283311A (ja) | エッジ検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |