JPH06324862A - 演算用記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、動作時間を短縮し、かつ設
計工数を抑え、ハードウェア量を少なくすることができ
る演算用記憶装置を提供することである。 【構成】 本発明は、書込みデータを一時的に保存する
書込みレジスタ３と、書き込みレジスタのアドレスを一
時的に保存するアドレスレジスタ４と、アドレスレジス
タ４に記憶されている書込みレジスタのアドレスと、書
込みレジスタ３に記憶されている書込みデータを用い
て、レジスタの読み出し動作と書込み動作を同時に行
い、レジスタを選択し、データを読みだすための動作時
間とデータを書き込むための動作時間を重ね合わせる手
段１を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は演算用記憶装置に係り、
特に、電子計算機の演算処理装置に使用される演算結果
を一時的に記憶する演算用記憶装置（レジスタファイ
ル）を高速化するための演算用記憶装置に関する。

【０００２】

【従来の技術】図３は従来の演算処理装置の構成を示
す。

【０００３】同図に示す演算処理装置は、命令レジスタ
１０、レジスタファイル２０、演算器３０により構成さ
れる。レジスタファイル２０は、演算途中のデータを一
時的に格納するための複数のレジスタから構成され、個
々のレジスタを区別するために個々のレジスタに固有の
番号（アドレス）が付与されている。命令レジスタ１０
から演算器３０に演算命令が出力されると、演算器３０
は、レジスタファイル２０の複数のレジスタよりデータ
を読みだし、演算を行い、その結果を書込みデータとし
てレジスタファイル２０の書込みレジスタに格納する。

【０００４】このような演算処理装置において、例え
ば、次に示すデータの加算命令 ADD 0, 1, 2 は、アドレスが０番のレジスタに格納されているデータ
と１番のレジスタに格納されているデータを読みだして
加算し、結果を２番のレジスタに書き込むという命令で
ある。

【０００５】図４は、図３に基づいて動作を説明するた
めの図である。同図において（ａ）は、図３に示す演算
処理装置の動作クロックを示し、（ｂ）は、レジスタフ
ァイル２０の動作を示し、（ｃ）は演算器３０の動作を
示す。

【０００６】まず、レジスタファイル２０１は、０、
１番のレジスタを命令レジスタ１０から選択し、そのレ
ジスタに格納されているデータを読み出し、演算器３０
に送る。

【０００７】演算器３０はレジスタファイル２０１よ
り送られたデータを加算し、加算結果のデータをレジス
タファイル２０に送る。

【０００８】レジスタファイル２０は、加算結果を２
番のレジスタに書き込む。

【０００９】上記の加算命令の実行に必要な時間はおお
よそ、のレジスタファイル２０がレジスタを読みだす
時間と、の演算器３０における演算時間と、のレジ
スタファイル２０で演算結果をレジスタに書き込む時間
の総和で規定される。

【００１０】図５は従来のレジスタファイルの構成例を
示す。同図に示す例は、語長４ビットのレジスタ４本か
ら構成されるレジスタファイルの例である。

【００１１】レジスタファイル２０は実際にデータを格
納する複数のレジスタ１０１〜１０４と、指定されたレ
ジスタのデータを読みだすための選択器２０１〜２０８
と、選択器２０１〜２０８に番号を送るアドレスバッフ
ァ３０１、３０２と、書込みデータをレジスタに送るデ
ータバッファ４０１と、指定されたレジスタにデータを
書き込むための書込み信号を発生する書込み回路５０１
から構成される。

【００１２】この例のように２組のデータを同時に読み
だすレジスタフィアルでは、選択器２０１〜２０８とア
ドレスバッファ３０１、３０２は２組必要である。

【００１３】例えば、語長３２ビットのレジスタを３２
本含むレジスタファイルを構成するためには、３２個の
記憶セルからなるレジスタ３２個、３２ビットのデータ
を選択するための３２個の選択器２組、アドレスバッフ
ァ２組、データバッファ３２個、書込み回路１組が必要
である。

【００１４】最も広く用いられているＣＭＯＳ技術を使
用した半導体の集積回路において、回路を構成する半導
体素子の動作時間はファンアウト（１個の出力素子が信
号を送り込む入力素子の数）に強く依存するために、上
記のの大半は、アドレスバッファ３０１、３０２の動
作時間であり、の時間の大半は、データバッファ４０
１の動作時間もしくは、書込み回路の動作時間である。

【００１５】

【発明が解決しようとする課題】近年の半導体技術の進
展の結果、より大規模な集積回路が実現可能になってき
たため、より大規模なデータベース処理への適応性の向
上やソフトウェア生産性向上を狙い、レジスタファイル
の規模も増加する傾向にある。

【００１６】しかしながらＣＭＯＳ技術の特性から、レ
ジスタファイルの規模を大きくすると、動作時間も増大
してしまい、高性能化の要求を満たすことができない。

【００１７】例えば、語長を３２ビットから６４ビット
に拡大すると、選択器の数が倍になるためにアドレスバ
ッファの動作時間も略倍になり、書込み回路の駆動する
記憶セルの数も倍になるため、書込み回路の動作時間も
略倍になる。また、レジスタ数を倍にすれば、データバ
ッファの駆動する記憶セルの数も倍になるため、データ
バッファの動作時間も略倍になってしまう。

【００１８】高速化の手法として、幅の狭い特殊なパル
スを使用してとの時間を極力短くする方法や、図３
の演算処理装置にパイプラインレジスタ等を付加してこ
の３種類の動作を３段のパイプライン化することが行わ
れているが、前者では、回路のタイミング設計が困難に
なり、設計工数の増大を招くこと、半導体製造プロセス
の変更が生じた時に再設計が必要になること等の欠点が
あり、後者では、ハードウェア量が増えてしまうこと、
前の演算結果を次の命令で使用する時には前の結果が書
き込まれるまで待たねばならず、パイプライン動作が乱
れてしまい、処理が遅れる等の欠点がある。

【００１９】本発明は上記の点に鑑みなされたもので、
上記従来の問題を解決し、動作時間を短縮し、かつ設計
工数を抑え、ハードウェア量を少なくすることができる
演算用記憶装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明は、電子計算機の
演算処理装置に使用され、演算結果を一時的に記憶する
演算用記憶装置であって、演算結果を記憶する複数のレ
ジスタと、複数のレジスタの中からレジスタを選択し、
選択されたレジスタよりデータを読みだすデータ読みだ
し手段と、複数のレジスタの中から指定したレジスタに
データを書き込むデータ書込み手段からなる記憶装置に
おいて、書込みデータを一時的に保存する書込みデータ
保存手段と、書き込むレジスタの指定情報を一時的に保
存するレジスタ指定情報保存手段と、レジスタ指定情報
保存手段に記憶されている書込みレジスタの指定情報
と、書込みデータ保存手段に記憶されている書込みデー
タを用いて、レジスタの読み出し動作と書込み動作を同
時に行い、レジスタを選択し、データを読みだすための
動作時間とデータを書き込むための動作時間を重ね合わ
せる手段を含む。

【００２１】

【作用】本発明は、命令が与えられた後、アドレスバッ
ファの動作が終了するまでは記憶セルのデータが読みだ
されないことに着目し、この時間を利用して前の命令の
実行結果を格納することが可能である。但し、この目的
のために特殊な記憶セルを使用したり、特殊な信号（例
えば、幅の狭いパルス等）を使用したりすれば、設計が
困難になるばかりでなく、高集積化の利点を生かせない
ことにもなってしまうので、本発明は、書込みデータと
番号を一時的に保持するレジスタを使用し、レジスタの
データを読みだす動作と、レジスタにデータを書き込む
動作を同時に行うことにより、従来の問題点を解決し、
高速かつ大規模なレジスタファイルを実現する。

【００２２】

【実施例】以下、図面と共に本発明の実施例を詳細に説
明する。

【００２３】図１は本発明の一実施例の演算処理装置の
構成を示す。

【００２４】同図に示す演算処理装置は、通常のレジス
タファイル１、演算器２、書込みデータを一時的に保存
する書込みデータレジスタ３、書き込むレジスタアドレ
スを記憶する書込みアドレスレジスタ４により構成され
る。

【００２５】書込みデータレジスタ３、書込みアドレス
レジスタ４には、ネガティブトランスペアレントラッチ
（クロック信号がＬＯＷの時にスルー、即ち、入力と出
力が等しく、ＨＩＧＨの時にはＨＩＧＨになる直前の状
態を保持する記憶セル）を使用し、レジスタファイルの
書込みタイミングにはクロック信号のＨＩＧＨの時を使
用する。勿論逆の組み合わせも可能である。

【００２６】図２は本発明の一実施例の動作を説明する
ための図である。

【００２７】同図（ａ）はクロック、（ｂ）はレジスタ
ファイルの動作、（ｃ）は演算器の動作を示す。演算器
２はレジスタファイル１からデータを読みだし、そのデ
ータにより演算を行う。演算器２で得た演算結果の書込
み動作は次のクロックで行うことになる。このため、演
算処理装置の動作時間はレジスタを選択し、データを読
みだし、演算器２に送る時間と、演算器２においてデー
タを加算し、結果のデータをレジスタファイル１に送る
時間で規定され、従来の回路に比べて加算結果をレジス
タファイルに書き込む部分が短縮される。

【００２８】書込みデータレジスタ３及び書込みアドレ
スレジスタ４は、書込み動作を次のクロックで行うため
に必要であるが、それと共に書込みデータレジスタ３に
はレーシング（ラッチがスルーの状態のときにラッチの
出力が演算器２を経由して入力に戻り、発振してしまう
現象）を防ぎ、タイミング設計を容易にする目的もあ
る。

【００２９】通常のレジスタファイル１は、記憶セルに
トランスペアレントラッチまたは、キャパシタを使用し
たダイナミックセル等を使用するが、これらのセルは、
書込み動作中に読みだすと、書込みデータがそのまま出
力される。

【００３０】このために、書込み動作と読み出し動作を
同時に行う回路の場合、たまたま半導体のプロセスが良
い状態にばらついて、素子の動作時間が設計の期待値よ
り速くなると、レーシングを発生する可能性があるが、
本実施例では、書込みデータレジスタにより書込みデー
タが固定されているので、レーシングの可能性はない。
また、書込みパルスの幅の制約が少なくなるのでタイミ
ング設計も容易になるという利点がある。

【００３１】このように上記実施例では、通常のパイプ
ライン構成をとらない演算器の提供例を示したが、本発
明を適用すれば、パイプライン構成を採用した演算器で
あっても書込みと読み出しの動作をパイプライン１段で
実施できるため、パイプライン段数削減の効果が得られ
る。

【００３２】

【発明の効果】上述のように本発明の演算用記憶装置を
用いることにより、レジスタの読みだし動作と書込み動
作を同時に行い、データの読みだし動作時間と、データ
の書込み動作時間を重ねるために、レジスタファイルの
書込み時間を見かけ上なくすことが可能になり、高速大
容量の演算処理が可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例の演算処理装置の構成図であ
る。

【図２】本発明の一実施例の演算処理装置の動作を説明
するための図である。

【図３】従来の演算処理装置の構成図である。

【図４】従来の演算処理装置の動作を説明するための図
である。

【図５】従来のレジスタファイルの構成例を示す図であ
る。

【符号の説明】

１ レジスタファイル ２ 演算器 ３ 書込みデータレジスタ ４ 書込みアドレスレジスタ １０ 命令レジスタ ２０ レジスタファイル ３０ 演算器 １０１〜１０３ レジスタ ２０１〜２０８ 選択器 ３０１、３０２ アドレスバッファ ４０１ データバッファ ５０１ 書込み回路

フロントページの続き (72)発明者 山崎 憲一 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 電子計算機の演算処理装置に使用され、
   演算結果を一時的に記憶する演算用記憶装置であって、
   該演算結果を記憶する複数のレジスタと、該複数のレジ
   スタの中からレジスタを選択し、選択された該レジスタ
   よりデータを読み出すデータ読み出し手段と、該複数の
   レジスタの中から指定したレジスタにデータを書き込む
   データ書込み手段からなる記憶装置において、 書込みデータを一時的に保存する書込みデータ保存手段
   と、 書き込むレジスタの指定情報を一時的に保存するレジス
   タ指定情報保存手段と、 該レジスタ指定情報保存手段に記憶されている該書込み
   レジスタの指定情報と、該書込みデータ保存手段に記憶
   されている書込みデータを用いて、レジスタの読み出し
   動作と書込み動作を同時に行い、レジスタを選択し、デ
   ータを読みだすための動作時間とデータを書き込むため
   の動作時間を重ね合わせる手段を含むことを特徴とする
   演算用記憶装置。