JP3531208B2 - ディジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】この発明は、各種のディジタル信
号処理に利用されるＤＳＰ（ディジタル・シグナル・プ
ロセッサ）に関し、特に、１ポートＲＡＭを用いて内部
ＲＡＭを構成することができるディジタル信号処理装置
に関する。 【０００２】 【従来の技術】従来より、各種のディジタル信号処理を
高速に行うＤＳＰ（ディジタル・シグナル・プロセッ
サ）が知られている。ＤＳＰは、乗算や加算を行うため
の演算部を備えている。また、演算部にデータを供給す
るとともに演算結果を格納するデータレジスタを始めと
して、各種のデータを記憶保持する内部ＲＡＭ（ランダ
ムアクセスメモリ）を備えている。他の部分に比較する
と演算部（特に乗算回路）の処理速度が遅いため、通常
は、演算部が最も効率よく動作するように工夫されてい
る。 【０００３】特に、演算部を効率よく動作させるため、
内部ＲＡＭとして２ポートＲＡＭを用いることが多い。
２ポートＲＡＭは、読み出しアドレス線、読み出しデー
タ線、書き込みアドレス線、および書き込みデータ線
を、それぞれ独立に備えたＲＡＭであり、読み出しおよ
び書き込みを同時に行なうことができる。したがって、
例えば、演算部が読み出し書き込みするデータレジスタ
として２ポートＲＡＭを用いるようにすれば、演算部が
遊ぶことがないようにできる。 【０００４】図５（ａ）は、従来のＤＳＰの概略構成を
示す。５０１は演算部、５０２はデータレジスタ、５０
５はマイクロプログラム供給部である。演算部５０１
は、詳しくは、乗算部５０３と加算部５０４とを備えて
いる。 【０００５】マイクロプログラム供給部５０５から出力
されるマイクロプログラムにしたがって、演算部５０１
とデータレジスタ５０２が動作する。図５（ｂ）は、そ
のタイムチャートを示す。 【０００６】マイクロプログラム供給部５０５からは、
第０ステップのマイクロ命令、第１ステップのマイクロ
命令、第２ステップのマイクロ命令、…というように、
順次マイクロ命令が出力される。データレジスタ５０２
は、２ポートＲＡＭであるので、マイクロ命令の１ステ
ップ中に、データレジスタ５０２の読み出しと書き込み
を同時に行なうような命令を書くことができる。図５
（ｂ）で「ＲＷ」とあるのは、そのステップの区間で読
み出しと書き込みとを同時に行なっていることを示す。 【０００７】図５（ｂ）に示されているように、第０ス
テップの区間で、データレジスタ５０２からデータを読
み出して、演算部５０１による演算を行ない、演算結果
をデータレジスタ５０２に書き込む処理を行なうことが
できる。他の１ステップの区間でも同様である。これに
より、演算部５０１が遊ぶことがなく、速度の遅い演算
部を効率的に利用することができる。 【０００８】 【発明が解決しようとする課題】しかしながら、ＤＳＰ
をＬＳＩ（大規模集積回路）として実現したとき、２ポ
ートＲＡＭはシリコン上の面積を大きく取るという問題
点があった。 【０００９】この発明は、ＤＳＰの改良を目的とする。
また、この発明は、ＤＳＰのＬＳＩに関し、必要性能を
保ったままシリコンサイズを小さくしコストダウンを図
ることを目的とする。 【００１０】 【課題を解決するための手段】この発明は、それぞれ複
数ステップの命令からなる第１のプログラムと第２のプ
ログラムの各命令を１ステップごとに交互に順次出力す
るプログラム供給手段と、データを一時記憶するための
第１の一時記憶手段と、１ポートＲＡＭからなる第１の
本体記憶手段とを、備えた第１のデータ記憶手段と、デ
ータを一時記憶するための第２の一時記憶手段と、１ポ
ートＲＡＭからなる第２の本体記憶手段とを、備えた第
２のデータ記憶手段と、交互に出力されるプログラムの
各命令にしたがって、前記第１のデータ記憶手段または
前記第２のデータ記憶手段から読み出したデータを用い
て演算を行ない、演算結果を再び前記第１のデータ記憶
手段または前記第２のデータ記憶手段に書き込む演算手
段と、を備え、前記第１のプログラムは、１ステップで
前記第１のデータ記憶手段に対するデータの読み出しお
よび書き込みの処理を同時に行なう命令を含んでおり、
前記第２のプログラムは、１ステップで前記第２のデー
タ記憶手段に対するデータの読み出しおよび書き込みの
処理を同時に行なう命令を含んでおり、前記第１のデー
タ記憶手段は、あるステップにおいて前記プログラム供
給手段から出力された前記第１のプログラムの命令が前
記データの読み出しと書き込みの処理を同時に行なう命
令であるときは、当該ステップの区間で、前記第１の本
体記憶手段からデータを読み出して出力するとともに、
書き込みデータは前記第１の一時記憶手段に書き込んで
おき、当該ステップの次の前記プログラム供給手段から
前記第２のプログラムの命令が出力されているステップ
の区間で、前記第１の一時記憶手段のデータを前記第１
の本体記憶手段に書き込むものであり、前記第２のデー
タ記憶手段は、あるステップにおいて前記プログラム供
給手段から出力された前記第２のプログラムの命令が前
記データの読み出しと書き込みの処理を同時に行なう命
令であるときは、当該ステップの区間で、前記第２の本
体記憶手段からデータを読み出して出力するとともに、
書き込みデータは前記第２の一時記憶手段に書き込んで
おき、当該ステップの次の前記プログラム供給手段から
前記第１のプログラムの命令が出力されているステップ
の区間で、前記第２の一時記憶手段のデータを前記第２
の本体記憶手段に書き込むものであることを特徴とす
る。 【００１１】すなわち、第１のプログラムと第２のプロ
グラムとを交互に実行するディジタル信号処理装置であ
って、第１のプログラムが読み出しと書き込みを同時に
指令したとき、本体記憶手段から読み出しを実行すると
同時に書き込みは一時記憶手段に対して実行し、その次
の第２のプログラムが実行される区間で、一時記憶手段
から本体記憶手段への書き込みを行なうことを特徴とす
る。 【００１２】前記データ記憶手段は、ディジタル信号処
理装置内部の各種の内部ＲＡＭに適用できる。例えば、
演算手段にデータを供給しかつ演算結果が書き込まれる
データレジスタ（従来、２ポートＲＡＭが用いられてい
たもの）などに適用できる。 【００１３】 【００１４】 【作用】第１のプログラムが読み出しと書き込みとを同
時に指令したとき、読み出しはすぐに実行され、書き込
みは一時記憶手段に対し実行される。そして、次に、第
２のプログラムが実行される区間で、一時記憶手段のデ
ータが本体記憶手段に書き込まれる。 【００１５】 【実施例】以下、図面を用いてこの発明の実施例を説明
する。 【００１６】図１（ａ）は、この発明の一実施例に係る
ディジタル信号処理装置（ＤＳＰ）の概略のブロック構
成を示す。図１（ｂ）は、そのタイムチャートを示す。 【００１７】図１（ａ）において、１は乗算部３と加算
部４とを備えた演算部、２−１は第１のデータレジスタ
部、２−２は第２のデータレジスタ部、５−１は第１の
マイクロプログラム供給部、５−２は第２のマイクロプ
ログラム供給部を示す。 【００１８】第１のマイクロプログラム供給部５−１が
出力するマイクロプログラムは、図５（ａ）の従来のマ
イクロプログラム供給部５０５が出力するマイクロプロ
グラムと同様のものであり、第１のデータレジスタ部２
−１に対し読み出しと書き込みを同時に行なうような命
令を含んでいる。同様に、第２のマイクロプログラム供
給部５−２が出力するマイクロプログラムは、第２のデ
ータレジスタ部２−２に対し読み出しと書き込みを同時
に行なうような命令を含んでいる。マイクロプログラム
供給部５−１と５−２は、所定のクロックに応じて、交
互にマイクロプログラムを出力する。 【００１９】図１（ｂ）において、「マイクロプログラ
ムのステップ」の「Even」と記載された欄は、第１のマ
イクロプログラム供給部５−１から出力される各ステッ
プの出力タイミングを示す。すなわち、０E，１E，２
E，…は、それぞれ、第１のマイクロプログラム供給部
５−１から出力されるマイクロプログラムの１ステップ
分の出力タイミングを示している。これら出力されるマ
イクロプログラムの各ステップの内容がすべて第１のデ
ータレジスタ部２−１に対する読み出しと書き込みを同
時に行なう命令であったとすると、それらのステップが
出力されている各区間で、第１のデータレジスタ部２−
１に対し読み出しと書き込みが同時に行なわれる。「Ｒ
Ｗ」とあるのは、その区間で読み出しと書き込みが同時
に行なわれることを示す。 【００２０】同様に、「マイクロプログラムのステッ
プ」の「Odd」と記載された欄は、第２のマイクロプロ
グラム供給部５−２から出力される各ステップの出力タ
イミングを示す。すなわち、０o，１o，２o，…は、そ
れぞれ、第２のマイクロプログラム供給部５−２から出
力されるマイクロプログラムの１ステップ分の出力タイ
ミングを示している。これら出力されるマイクロプログ
ラムの各ステップの内容がすべて第２のデータレジスタ
部２−２に対する読み出しと書き込みを同時に行なう命
令であったとすると、それらのステップが出力されてい
る各区間で、第２のデータレジスタ部２−２に対し読み
出しと書き込みが同時に行なわれる。 【００２１】このように、データレジスタ部２−１，２
−２は１ステップで同時に読み出しおよび書き込みする
命令を受け付けるようになっているが、実際に内部的に
は、本体記憶装置として１ポートＲＡＭを用いており、
その１ポートＲＡＭに対する読み出しと書き込みとをタ
イミングをずらして行なうようになっている。 【００２２】例えば、図１（ｂ）において、ステップ０
Eが出力されている区間１１で第１のデータレジスタ部
２−１に対する読み出しと書き込みが同時に行なわれて
いるが、実際に第１のデータレジスタ部２−１の内部で
は、区間１１で、内部の１ポートＲＡＭからの読み出し
を行なうとともに所定のラッチに書き込みデータを一時
記憶しておき、次の区間１２で、ラッチしたデータを１
ポートＲＡＭに書き込むようにしている。 【００２３】データレジスタ部２−１，２−２の詳細な
構成および動作は後述する。 【００２４】図２は、図１のＤＳＰの詳細なブロック構
成を示す。この実施例のＤＳＰは、入力レジスタ１０
１、データレジスタ部１０２，１０３、係数レジスタ１
０４，１０５、セレクタ１０８，１０９，１１１，１１
２、演算部１１３、マイクロプログラムレジスタ１１
６，１１７、ラッチ１１８、外部遅延ＲＡＭ１１９、ア
ドレスコントローラ（アドレス制御回路）１２０、アド
レスレジスタ１２１，１２２、およびクロック発生器１
２５を備えている。 【００２５】演算部１１３は、図１の演算部１に相当す
る。データレジスタ部１０２は図１の第１のデータレジ
スタ部２−１に相当し、データレジスタ部１０３は図１
の第２のデータレジスタ部２−２に相当する。マイクロ
プログラムレジスタ１１６は図１の第１のマイクロプロ
グラム供給部５−１に相当し、マイクロプログラムレジ
スタ１１７は図１の第２のマイクロプログラム供給部５
−２に相当する。 【００２６】演算部１１３、外部遅延ＲＡＭ１１９、お
よびラッチ１１８は、ＤＳＰデータバス１２４により相
互に接続されている。１２３は、このＤＳＰが接続され
るＣＰＵバスラインである。不図示のＣＰＵから、ＣＰ
Ｕバス１２３を介して、係数レジスタ１０４，１０５、
マイクロプログラムレジスタ１１６，１１７、およびア
ドレスレジスタ１２１，１２２に対しデータを設定でき
る。このＤＳＰは、外部遅延ＲＡＭ１１９を除き、１チ
ップで構成されている。外部遅延ＲＡＭ１１９は、大容
量のため外部に設けられる。 【００２７】クロック発生器１２５は、ＤＳＰ各部にク
ロックＥおよびクロックＯを供給する。クロックＥは、
所定時間ごとにＬ（Ｌｏｗ）レベルとＨ（Ｈｉｇｈ）レ
ベルとを交互に繰り返すクロック信号である。クロック
Ｏは、クロックＥのＬとＨとを反転した信号である。な
お、クロックＥ，ＯにおいてＨ（またはＬ）が維持され
る１つの時間区間を単に区間と呼ぶものとする。 【００２８】入力レジスタ１０１は、このＤＳＰへディ
ジタル信号を取り込むためのレジスタである。データレ
ジスタ部１０２，１０３は、演算部１１３からの演算結
果を一時記憶したり、外部遅延ＲＡＭ１１９からのデー
タを一時記憶する。データレジスタ部１０２，１０３に
は、これらのデータを記憶するエリアが複数設けられて
おり、書き込み、読み出し、そのアドレス指定はマイク
ロプログラムレジスタ１１６，１１７に記憶されている
マイクロプログラム（詳しくは、マイクロプログラムレ
ジスタ１１６，１１７から読み出されたマイクロ命令）
によって行なわれる。データレジスタ部１０２，１０３
の内部構造は、図３を用いて後述する。 【００２９】セレクタ１０８は、データレジスタ部１０
２からのデータ、または入力レジスタ１０１からのデー
タの何れかを選択して出力するセレクタである。セレク
タ１０９は、データレジスタ部１０３からのデータ、ま
たは入力レジスタ１０１からのデータの何れかを選択し
て出力するセレクタである。これらの各セレクタ１０
８，１０９における選択処理は、マイクロプログラムレ
ジスタ１１６，１１７から読み出されたマイクロ命令に
応じて行われる。 【００３０】セレクタ１１１は、Ａ端子に入力するセレ
クタ１０８からのデータとＢ端子に入力するセレクタ１
０９からのデータの何れかを選択出力する。セレクタ１
１１は、クロックＥがＨのときＡ端子の入力データを選
択出力し、クロックＥがＬのとき（すなわちクロックＯ
がＨのとき）Ｂ端子の入力データを選択出力する。セレ
クタ１１１の出力は、演算部１１３に入力する。 【００３１】係数レジスタ１０４，１０５は、複数の係
数データを格納する複数の領域を備えたレジスタであ
る。係数レジスタ１０４からの読み出しデータはセレク
タ１１２のＡ端子に、係数レジスタ１０５からの読み出
しデータはセレクタ１１２のＢ端子に、それぞれ入力す
る。セレクタ１１２は、クロックＥがＨのときＡ端子の
入力データを選択出力し、クロックＥがＬのとき（すな
わちクロックＯがＨのとき）Ｂ端子の入力データを選択
出力する。セレクタ１１２の出力は、演算部１１３に入
力する。 【００３２】演算部１１３は、セレクタ１１１からの出
力データとセレクタ１１２からの出力データとを用いて
演算を行い、演算結果をＤＳＰデータバス１２４に出力
する。この演算結果は、ＤＳＰデータバス１２４を介し
て、データレジスタ部１０２，１０３、ラッチ１１８、
または外部遅延ＲＡＭ１１９に書き込まれる。どこに書
き込まれるかは、マイクロプログラムレジスタ１１６，
１１７から出力されるマイクロプログラムにより制御さ
れる。 【００３３】ラッチ１１８は、最終的なディジタル出力
信号をラッチして出力するためのものである。外部遅延
ＲＡＭ１１９は、遅延信号を作るために利用される。書
き込み／読み出しを行う際のアドレスは、アドレスコン
トローラ１２０から出力される。アドレスコントローラ
１２０は、アドレスレジスタ１２１，１２２から出力さ
れる相対アドレスを絶対アドレスに変換する。この絶対
アドレスは１サンプリング周期ごとに１づつ減算される
ように変化する。アドレスレジスタ１２１，１２２は、
外部遅延ＲＡＭ１１９の先頭アドレスを０と見なした相
対アドレスを出力する。 【００３４】マイクロプログラムレジスタ１１６，１１
７は、それぞれ、複数ステップのマイクロ命令からなる
マイクロプログラムを格納している。すなわち、マイク
ロプログラムレジスタ１１６，１１７は、所定の段数の
シフトレジスタ（１段にマイクロ命令１ステップが格納
されている）である。 【００３５】マイクロプログラムレジスタ１１６はクロ
ックＥがＨの区間で（１マイクロ命令が）読み出され、
マイクロプログラムレジスタ１１７はクロックＯ（Ｅを
反転したもの）がＨの区間で（１マイクロ命令が）読み
出される。特に、セレクタ１１１，１１２により、クロ
ックＥがＨの区間ではデータレジスタ部１０２（または
入力レジスタ１０１）と係数レジスタ１０４とを用いて
演算を行ない、クロックＥがＬ（クロックＯがＨ）の区
間ではデータレジスタ部１０３（または入力レジスタ１
０１）と係数レジスタ１０５とを用いて演算を行なうよ
うになっている。 【００３６】このようにして、２つのマイクロプログラ
ムを交互に独立に実行するようになっている。 【００３７】マイクロプログラムレジスタ１１６が出力
するマイクロプログラム中には、データレジスタ部１０
２に対する読み出しと書き込みを１ステップで同時に行
なう命令が含まれている。マイクロプログラムレジスタ
１１７についても同様である。データレジスタ部１０
２，１０３は内部に１ポートＲＡＭを備えており、その
１ポートＲＡＭは読み出しと書き込みを１ステップの区
間で同時に行なうことはできない。そこで、これらのデ
ータレジスタ部１０２，１０３では、内部的にデータの
読み出しと書き込みとをタイミングをずらして行なうよ
うにしている。 【００３８】以下、図２のデータレジスタ部１０２，１
０３について詳細に説明する。 【００３９】図３は、データレジスタ部１０２，１０３
の詳細な構成を示す。データレジスタ部１０２は、ラッ
チ２０１、セレクタ２０２、ラッチ２０３、３ステート
バッファ２０４、および１ポートＲＡＭeven２０５を備
えている。 【００４０】ラッチ２０１には、マイクロプログラムレ
ジスタ１１６から出力されたリードアドレスおよびライ
トアドレスが入力する。ラッチ２０１は、クロックＥの
立ち上がりのタイミングでこれらの入力データをラッチ
する。 【００４１】また、ラッチ２０１を介して、リードアド
レスはセレクタ２０２の１側入力端子に入力し、ライト
アドレスは０側入力端子に入力する。セレクタ２０２の
出力は、１ポートＲＡＭeven２０５のアドレスラインに
入力する。セレクタ２０２は、クロックＥがＨ（すなわ
ち１）のとき１側入力端子の入力データ（すなわちリー
ドアドレス）を選択出力し、クロックＥがＬ（すなわち
０）のとき０側入力端子の入力データ（すなわちライト
アドレス）を選択出力する。 【００４２】これにより、１ポートＲＡＭeven２０５の
アドレスラインには、クロックＥがＨの区間ではリード
アドレスが入力し、クロックＥがＬの区間（クロックＯ
がＨの区間）ではライトアドレスが入力することとな
る。 【００４３】１ポートＲＡＭeven２０５のアウトプット
・イネーブルＯＥにはクロックＥが入力し、ライト／リ
ードＷＲにはクロックＯが入力する。 【００４４】アウトプット・イネーブルＯＥがＨで、ラ
イト／リードＷＲがＬのとき、１ポートＲＡＭeven２０
５からデータの読み出しが行なわれる。このとき、１ポ
ートＲＡＭeven２０５のアドレスラインにはリードアド
レスが入力しているから、そのリードアドレスで読み出
されたデータがリードデータとして、１ポートＲＡＭev
en２０５のデータラインから出力される。 【００４５】アウトプット・イネーブルＯＥがＬで、ラ
イト／リードＷＲがＨのとき、１ポートＲＡＭeven２０
５に対するデータの書き込みが行なわれる。このとき、
１ポートＲＡＭeven２０５のアドレスラインにはライト
アドレスが入力しているから、そのライトアドレスの位
置に、データラインに供給されているライトデータが書
き込まれる。ライトデータは、以下のように供給され
る。 【００４６】ラッチ２０３には、図２の演算部１１３ま
たは外部遅延ＲＡＭ１１９からのライトデータが、ＤＳ
Ｐデータバス１２４を介して、入力する。ラッチ２０３
は、クロックＥの立ち上がりのタイミングでライトデー
タをラッチする。ラッチされたライトデータは、３ステ
ートバッファ２０４に入力する。 【００４７】３ステートバッファ２０４は、クロックＯ
がＨ（クロックＥがＬ）のとき、ラッチ２０３のライト
データをバッファリングする。そのライトデータは、１
ポートＲＡＭeven２０５のデータラインに供給される。
これにより、クロックＯがＨのとき、ライトアドレスの
位置にライトデータが書き込まれる。 【００４８】また、クロックＯがＬ（クロックＥがＨ）
のとき、３ステートバッファ２０４は高インピーダンス
状態となり、１ポートＲＡＭeven２０５のデータライン
とラッチ２０３とは、切離された状態となる。したがっ
て、このとき１ポートＲＡＭeven２０５のデータライン
から読み出されているリードデータに影響を与えること
はない。 【００４９】以上のようにして、クロックＥがＨ（クロ
ックＯがＬ）のとき、リードアドレス、ライトアドレ
ス、およびライトデータをラッチ２０１，２０３にラッ
チするとともに、リードアドレスを１ポートＲＡＭeven
２０５のアドレスラインに供給してリードデータを出力
する。また、次にクロックＥがＬ（クロックＯがＨ）に
なったとき、ラッチ２０１のライトアドレスを１ポート
ＲＡＭeven２０５のアドレスラインに供給するととも
に、ラッチ２０３にラッチしてあるライトデータを３ス
テートバッファ２０４を介してデータラインに供給し、
これによりライトデータの１ポートＲＡＭeven２０５へ
の書き込みを行なう。 【００５０】データレジスタ部１０３は、ラッチ３０
１、セレクタ３０２、ラッチ３０３、３ステートバッフ
ァ３０４、および１ポートＲＡＭodd３０５を備えてい
る。データレジスタ部１０３の構成および動作は、上述
のデータレジスタ部１０２と同様である。 【００５１】ただし、ラッチ３０１，３０２，３０３の
ラッチのタイミングはクロックＥでなくクロックＯの立
ち上がりのタイミングであり、３ステートバッファ３０
４はクロックＯでなくクロックＥがＨのときライトデー
タを１ポートＲＡＭodd３０５に供給する。また、１ポ
ートＲＡＭodd３０５のアウトプット・イネーブルＯＥ
にはクロックＯが入力し、ライト／リードＷＲにはクロ
ックＥが入力する。 【００５２】すなわち、データレジスタ部１０３におけ
るリードとライトのタイミングは、データレジスタ部１
０２とは逆になっている。データレジスタ部１０３で
は、クロックＯがＨ（クロックＥがＬ）のとき、リード
アドレス、ライトアドレス、およびライトデータをラッ
チ３０１，３０３にラッチするとともに、リードアドレ
スを１ポートＲＡＭodd３０５のアドレスラインに供給
してリードデータを出力する。また、次にクロックＯが
Ｌ（クロックＥがＨ）になったとき、ラッチ３０１のラ
イトアドレスを１ポートＲＡＭodd３０５のアドレスラ
インに供給するとともに、ラッチ３０３にラッチしてあ
るライトデータを３ステートバッファ３０４を介してデ
ータラインに供給し、これによりライトデータの１ポー
トＲＡＭodd３０５への書き込みを行なう。 【００５３】図４は、データレジスタ部１０２，１０３
の内部の動作を説明するためのタイムチャートである。 【００５４】図４において、Ｅは図２のクロックＥ、Ｏ
は図２のクロックＯを示す。図に示されているように、
クロックＥとクロックＯとは、ＨとＬとを交互に繰り返
す。「マイクロプログラムのステップ」は、マイクロプ
ログラムレジスタ１１６，１１７から出力されるマイク
ロプログラムの各ステップを示す。すなわち、０E，１
E，２E，…は、それぞれ、クロックＥがＨ（クロックＯ
がＬ）のときにマイクロプログラムレジスタ１１６から
出力されるマイクロプログラムの１ステップを示す。ま
た、０o，１o，２o，…は、それぞれ、クロックＥがＬ
（クロックＯがＨ）のときにマイクロプログラムレジス
タ１１７から出力されるマイクロプログラムの１ステッ
プを示す。 【００５５】いま、０E，１E，２E，…の各ステップ
が、１ステップでデータレジスタ部１０２に対する読み
出しと書き込みとを同時に行なう命令であるとする。ま
た、０o，１o，２o，…の各ステップが、１ステップで
データレジスタ部１０３に対する読み出しと書き込みと
を同時に行なう命令であるとする。 【００５６】まず、図４の区間４０１では、マイクロプ
ログラムレジスタ１１６から、ステップ０Eが出力され
る。このステップ０Eは、データレジスタ部１０２に対
する読み出しと書き込みとを同時に行なう命令である。
具体的には、データレジスタ部１０２に、読み出しのた
めのリード（読み出し）アドレス、書き込みのためのラ
イト（書き込み）アドレス、および書き込みのためのラ
イトデータが入力する。 【００５７】この区間４０１ではクロックＥがＨである
から、図３で説明したように１ポートＲＡＭeven２０５
からデータが読み出され、リードデータとして出力され
る。図４で「１ポートＲＡＭeven２０５」の区間４０１
の部分に「Ｒ」および「０E」とあるのは、この区間４
０１で、マイクロプログラムレジスタ１１６から出力さ
れたステップ０Eのうちのリード命令が１ポートＲＡＭe
ven２０５に対して実行されたことを示す。 【００５８】さらに、区間４０１では、図３で説明した
ように、ステップ０Eで出力されたライトアドレスとラ
イトデータとがラッチ２０１，２０３にラッチされる。 【００５９】次に、区間４０２では、クロックＥがＬで
あるから、図３で説明したように、ラッチ２０１のライ
トアドレスが１ポートＲＡＭeven２０５のアドレスライ
ンに供給され、ラッチ２０３のライトデータが１ポート
ＲＡＭeven２０５のデータラインに供給され書き込まれ
る。図４で「１ポートＲＡＭeven２０５」の区間４０２
の部分に「Ｗ」および「０E 」とあるのは、この区間４
０２で、マイクロプログラムレジスタ１１６から出力さ
れたステップ０Eのうちのライト命令が１ポートＲＡＭe
ven２０５に対して実行されたことを示す。 【００６０】同時に、区間４０２では、マイクロプログ
ラムレジスタ１１７から、ステップ０oが出力される。
このステップ０oは、データレジスタ部１０３に対する
読み出しと書き込みとを同時に行なう命令である。具体
的には、データレジスタ部１０３に、読み出しのための
リード（読み出し）アドレス、書き込みのためのライト
（書き込み）アドレス、および書き込みのためのライト
データが入力する。 【００６１】区間４０２では、クロックＯがＨであるか
ら、図３で説明したように１ポートＲＡＭodd３０５か
らデータが読み出され、リードデータとして出力され
る。図４で「１ポートＲＡＭodd３０５」の区間４０２
の部分に「Ｒ」および「０o 」とあるのは、この区間４
０２で、マイクロプログラムレジスタ１１７から出力さ
れたステップ０oのうちのリード命令が１ポートＲＡＭo
dd３０５に対して実行されたことを示す。 【００６２】さらに、区間４０２では、図３で説明した
ように、ステップ０oで出力されたライトアドレスとラ
イトデータとがラッチ３０１，３０３にラッチされる。 【００６３】次に、区間４０３では、クロックＯがＬで
あるから、図３で説明したように、ラッチ３０１のライ
トアドレスが１ポートＲＡＭodd３０５のアドレスライ
ンに供給され、ラッチ３０３のライトデータが１ポート
ＲＡＭodd３０５のデータラインに供給され書き込まれ
る。図４で「１ポートＲＡＭodd３０５」の区間４０３
の部分に「Ｗ」および「０o」とあるのは、この区間４
０３で、マイクロプログラムレジスタ１１７から出力さ
れたステップ０oのうちのライト命令が１ポートＲＡＭo
dd３０５に対して実行されたことを示す。 【００６４】このようにして、マイクロプログラム１１
６と１１７とを交互に実行していく。これにより、演算
部１１３が遊ぶことがない。また、データレジスタ部１
０２，１０３に対し読み出しと書き込みとを同時に行な
うマイクロ命令を実行しても、内部的には、１ポートＲ
ＡＭに対する読み出しと書き込みをタイミングをずらし
て実行するようにしているので、２ポートＲＡＭを用い
る必要はない。 【００６５】なお、上記実施例では、マイクロプログラ
ムレジスタ１１６，１１７から、第０ステップ、第１ス
テップ、第２ステップ、…というように順次次のステッ
プのマイクロプログラムが出力されるようにしている
が、これに限らず、第０ステップを所定回数出力し、第
１ステップを所定回数出力し、第２ステップを所定回数
出力し、…というようにしてもよい。例えば、楽音信号
を合成するために用いるＤＳＰでは、同じステップの処
理を係数を異ならせて所定回数実行し、複数の系列の処
理を行なう場合がある。 【００６６】 【発明の効果】以上説明したように、この発明によれ
ば、シリコン上の面積を大きく取ることがない１ポート
ＲＡＭを用いてＤＳＰの内部ＲＡＭを構成でき、ＤＳＰ
をＬＳＩ（大規模集積回路）として実現したときにコス
トダウンを図ることができる。また、実行するマイクロ
プログラムは、従来と同様に、読み出しと書き込みとを
同時に行なう命令を含んでいてよい。さらに、この発明
では、第１のプログラムと第２のプログラムとを交互に
独立に実行するので、演算部を効率よく使用できるとい
うメリットがある。

【図面の簡単な説明】 【図１】この発明の一実施例に係るディジタル信号処理
装置（ＤＳＰ）のブロック構成およびタイムチャート図 【図２】図１のＤＳＰの詳細なブロック構成図 【図３】データレジスタ部の詳細なブロック構成図 【図４】データレジスタ部の内部の動作を説明するため
のタイムチャート図 【図５】従来のＤＳＰの概略構成およびタイムチャート
図 【符号の説明】 １０１…入力レジスタ、１０２，１０３…データレジス
タ部、１０４，１０５…係数レジスタ、１０８〜１１２
…セレクタ、１１３…演算部、１１６，１１７…マイク
ロプログラムレジスタ、１１８…ラッチ、１１９…外部
遅延ＲＡＭ、１２０…アドレスコントローラ、１２１，
１２２…アドレスレジスタ、１２５…クロック発生器、
２０１，２０３…ラッチ、２０２…セレクタ、２０４…
３ステートバッファ、２０５…１ポートＲＡＭeven、３
０１，３０３…ラッチ、３０２…セレクタ、３０４…３
ステートバッファ、３０５…１ポートＲＡＭodd。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮森 秀生 静岡県浜松市中沢町10番１号ヤマハ株式 会社内 (56)参考文献 特開 平４−142644（ＪＰ，Ａ) 特開 昭63−101941（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G06F 9/38 G06T 1/60 G06F 12/08 - 12/12

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】それぞれ複数ステップの命令からなる第１
   のプログラムと第２のプログラムの各命令を１ステップ
   ごとに交互に順次出力するプログラム供給手段と、 データを一時記憶するための第１の一時記憶手段と、１
   ポートＲＡＭからなる第１の本体記憶手段とを、備えた
   第１のデータ記憶手段と、 データを一時記憶するための第２の一時記憶手段と、１
   ポートＲＡＭからなる第２の本体記憶手段とを、備えた
   第２のデータ記憶手段と、 交互に出力されるプログラムの各命令にしたがって、前
   記第１のデータ記憶手段または前記第２のデータ記憶手
   段から読み出したデータを用いて演算を行ない、演算結
   果を再び前記第１のデータ記憶手段または前記第２のデ
   ータ記憶手段に書き込む演算手段と、 を備え、 前記第１のプログラムは、１ステップで前記第１のデー
   タ記憶手段に対するデータの読み出しおよび書き込みの
   処理を同時に行なう命令を含んでおり、 前記第２のプログラムは、１ステップで前記第２のデー
   タ記憶手段に対するデータの読み出しおよび書き込みの
   処理を同時に行なう命令を含んでおり、 前記第１のデータ記憶手段は、あるステップにおいて前
   記プログラム供給手段から出力された前記第１のプログ
   ラムの命令が前記データの読み出しと書き込みの処理を
   同時に行なう命令であるときは、当該ステップの区間
   で、前記第１の本体記憶手段からデータを読み出して出
   力するとともに、書き込みデータは前記第１の一時記憶
   手段に書き込んでおき、当該ステップの次の前記プログ
   ラム供給手段から前記第２のプログラムの命令が出力さ
   れているステップの区間で、前記第１の一時記憶手段の
   データを前記第１の本体記憶手段に書き込むものであ
   り、 前記第２のデータ記憶手段は、あるステップにおいて前
   記プログラム供給手段から出力された前記第２のプログ
   ラムの命令が前記データの読み出しと書き込みの処理を
   同時に行なう命令であるときは、当該ステップの区間
   で、前記第２の本体記憶手段からデータを読み出して出
   力するとともに、書き込みデータは前記第２の一時記憶
   手段に書き込んでおき、当該ステップの次の前記プログ
   ラム供給手段から前記第１のプログラムの命令が出力さ
   れているステップの区間で、前記第２の一時記憶手段の
   データを前記第２の本体記憶手段に書き込むものである
   ことを特徴とするディジタル信号処理装置。