JPH01179515A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、時系列で入力されるデータを所定のアルゴリ
ズムに基いて処理し、時系列データとして出力するデジ
タル信号処理装置及び信号処理方法に関する。

（ロ）従来の技術 一般に、音声や画像等のように我々の周囲に存在する原
始情報源は、アナログ信号であることが多い。このアナ
ログ信号をデジタル的な手法によって処理するシステム
がデジタル信号処理装置（デジタル・シグナル・プロセ
ッシング・システム：　ＤＳＰシステノ、）である。

近年、デジタル回路のＬＳＩ化が急速に進み、ワンチッ
プ上にＤＳＰシステムが容易に実現できるようになり、
更に、アナログ信号処理に比べて高粘度処理が可能、パ
ラメータの設定により任意の特性が安定して均一に得ら
れる、無調整化が可能となる等の特徴を有するため、Ｄ
ＳＰシステムが急速に実用化されるようになった。また
、ＤＳＰシステムの応用範囲は、音声信号処理、通信信
号処理、計測信号処理、画像信号処理、地震波信号処理
、水中音響信号処理等に広がり利用されている。

また、オーディオ分野に於いてもＣＤ（コンパクト・デ
ィスク）プレーヤやＤＡＴ（デジタル・オーディオ・テ
ープ）プレーヤの如く、オーディオ信号のデジタル処理
化が進むに伴って、オーディオ信号をデジタル処理する
ＤＳＰシステムが実用化されている。

従来のＤＳＰシステムは、デジタルフィルタを容易に形
成できるように第１２図に示すアーキテクチャを有して
いる。

第１２図に於いて、データバス（１）には、入出力回路
（Ｉｌｏ）（２）、データＲＡＭ（３）、乗算器（４）
、演算回路（Ａ　Ｌ　Ｕ　）　（５）、アキュームレー
タ（Ａ　ＣＣ）　（６）等が接続され、データＲＡＭ（
３）の出力とデータＲＯＭ（７）の出力が乗算器（４）
に接続され、乗算器（４）の乗算結果出力がＡＬＵ（５
）の−方の入力に印加されている。これらの各回路は、
プログラムＲＯＭ（８）から順次読み出される命令を解
読するデコーダ（９）からその命令に応じて出力される
マイクロコード信号によって制御される。

デジタルフィルタの実現に於いては Ｙ＝　Ａ−Ｘ＋　＋　Ｂ−Ｘ＋　−ｌ＋　Ｃ−Ｌ−ｔ・
・・・・−という形の積和演算が繰返し表われる。この
デジタルフィルタをＤＳＰシステムで実現する場合には
、フィルタ内の節点の計算順序を決定して、プログラム
を作成し、そのプログラムをプログラムＲＯＭ（８）に
格納すると共にデータＲＯＭ（７）内に計算式の定数を
格納しておく。そして、プログラムを実行することによ
り、積和演算が為され、演算結果はデータＲＡＭ（３）
に順次記憶される。

（ハ）発明が解決しようとする課題 第１２図に示されたＤＳＰシステムをオーディオ分野に
使用した場合、グラフィックイコライザ機能、バス・ト
レブル、ラウドネス、ローブースト機能、サラウンド効
果機能等のオーディオに必要な機能を実現できるが、オ
ーディオ信号は左と右の２チヤンネルの信号があるため
、上述の機能を実現するための処理を左と右のチャンネ
ルの信号に各々施さなければならない。また、左と右の
チャンネルを独立して特性を変えるためには、各々異な
った定数をデータＲＯＭに書き込んでおかなければなら
ない。

従って、ＣＤプレーヤやＤＡＴプレーヤでは、信号のサ
ンプリング周期が４４．１ＫＨｚや４８ＫＨ２のように
高い周波数であるため、上述の機能を実現するための処
理をすべてサンプリング周期の間に、左と右のチャンネ
ルの各々に実行し終えなければならない。ゆえに、ＤＳ
Ｐシステムの処理速度に応じては、上述の機能のいずれ
かが実現できなくなることもある。即ち、ＤＳＰシステ
ムのスルーブツトが悪くなる欠点があった。

（ニ）課題を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
デジタルデータを転送するための一対のデータバスと、
該データバスに各々接続された一対のデジタル処理手段
と、該一対のデジタル処理手段の動作を予めブ［１グラ
ムされた手順に従って同時に制御する制御手段と、外部
に接続される記憶装置にアドレスデータを送り、デジタ
ルデータの送受を行うための外部メモリインターフェイ
ス手段と、外部から印加されるデジタルデータを外部か
ら印加される制御信号に基いて入力し、その入力された
複数のデジタルデータを定められた順序に従って前記一
対のデータバスに転送すると共に、一対のデータバスに
送出された処理済のデータを外部に出力するインターフ
ェイス手段と、該インターフェイス手段から一対のデー
タバスに送出されたデジタルデータを一対のデジタル処
理手段の内部に記憶させるか否かを制御する記憶制御レ
ジスタ手段と、前記一対のデータバス間に互いのデジタ
ルデータを交換するデジタルデータ交前手段と、前記一
対のデータバスの一方又は両方に送出されたデータが設
定され、そのデータに基いてジャンプ条件を制御する条
件分岐制御手段とを備えたものであり、更に、前記デジ
タル処理手段は、外部接続される記憶装置の特定メモリ
領域を巡回してアクセスするためのアドレスデータ、入
力されたデジタルデータに乗算される係数を作成するた
めの定数「１」、ｒ　ａ　、、Ｉ″ｂ１、デジタルフィ
ルタを構成するための係数、処理前及び処理中のデジタ
ルデータ等を記憶する記憶手段と、乗算手段及び演算手
段とを備え、また、前記制御回路は、プログラムを記憶
するプログラムメモリ手段と、該プログラムメモリ手段
のアドレスを指定するプログラムカウンタ手段と、前記
ブログラノ、メモリ手段から読み出された命令を解読す
るデコーダ手段と、前記一対のデータバスの一方あるい
は両方に接続されてジャンプ先のアドレスデータが設定
されるジャンプアドレス手段と、該ジャンプアドレス手
段に設定されたジャンプ先アドレスを選択的に前記プロ
グラムカウンタ手段に印加するマルチプレクサ手段と、
前記一対のデータバスの一方あるいは両方に接続され、
同じ命令の実行回数が設定されるループカウンタとを備
えることにより、定められた期間内に効率よく多くの機
能を達成することを目的とする。

（ホ）作用 上述した手段に於いて、外部メモリインターフェイス手
段を介して外部接続された記憶装置の特定メモリ領域を
巡回アクセスする場合、デジタル処理手段の記憶手段か
らアドレスデータを読み出して演算手段でインクリメン
トあるいはデクリメントし、その結果が特定メモリ領域
の境界でないときにはその結果を出力し、特定メモリ領
域の境界であるとさには記憶手段に記憶されている所定
値を出力する動作が単一の命令で行われ、その出力のア
ドレスデータを再び記憶手段に転送すると共にアドレス
データに特定メモリ領域の先頭アドレスを加算して実ア
ドレスデータを作成し、外部メモリインターフェイス手
段に送出することにより、外部接続された記憶装置のア
クセスが容易になる。

また、外部から入力されたデジタルデータをデジタル処
理手段で処理中にオーバーフローが生じた場合、次に入
力されるデジタルデータに乗ユする係数を調整するため
に、記憶手段に記憶された定数’１ハ’ａＪ、’ｂ、、
１（ａ＜１、ｂ〉１）を選択し、そのときの係数に乗箕
することによって入力されたデジタルデータのレベルを
オーバーフローが生じない太き許に調整する。

また、デジタル処理手段内の記憶手段に外部からデータ
を書き込む場合、書き込むデジタルデータとそのデータ
数を示す値、書さ込み先アドレス、及び、一対のデジタ
ル処理手段のいずれかを指示するデータの複合データを
インターフェイス手段に印加し保持させると、最初に複
合データがインターフェイス手段から取り出され、制御
手段のループカウンタ手段、記憶手段のアドレスを指定
するアドレス指定手段、及び記憶制御レジスタ手段に各
々のデータがセットされ、これらに基いて書き込まれる
べきデータがそのデータ数だけインターフェイス手段か
ら取り出きれ、記憶手段に書き込まれるので、外部から
のデータ転送が容易になる。

更に、デジタルデータ交換手段によって、一対のデータ
バスに送出されたデジタルデータ、あるいは、一対のデ
ジタル処理手段の内部データを一命令の実行によって互
いに交換することが可能になる。

また、制御手段内に設けられたジャンプアドレスレジス
タ手段にインターフェイス手段を介してジャンプ先アド
レスデータを外部からセットすることにより、ジャンプ
命令や条件分岐命令の実行時に、プログラムカウンタ手
段にジャンプアドレスレジスタ手段のアドレスデータが
転送されるため、プログラムの流れを外部から制御する
ことが可能となる。

更に、条件分岐制御手段内の条件設定レジスタ手段に設
定されたデータにより、各々のデジタル処理手段に接続
されたフラグ手段の出力を選択し、ジャンプ制御信号を
発生するために、一方のデジタル処理手段のみ、あるい
は、他方のデジタル処理手段のみ条件が成立した場合、
あるいは、いずれか一方のデジタル処理手段の条件が成
立した場合、両方のデジタル処理手段の条件が成立した
場合をプログラムあるいは外部からのデータで選択する
ことができる。

上述の作用により、機能の向上と共に動作の効率化が図
られ、デジタル信号処理装置のスルーブツトが向上する
のである。

（へ）実施例 第１図は、本発明の実施例を示すブロック図であり、一
対のデータバス（ＢＵＳＩ）（ＢＵＳ２　）　（１１）
と、該データバス（ＢＵＳ　１　）（ＢＵＳ２　）　（
１１）に接続されたデジタル処理回路（１２）（１３）
と、同様にデータバス（ＢＵＳＩ）（ＢＵＳ２）（１１
）に接続されたデータ入出力回路（１４）、インターフ
ェイス回路（１５）、外部メモリインターフェイス回路
（１６）、データ交換レジスタ（１７〉と、データバス
（Ｂ　Ｕ　Ｓ　２　）’に接続された記憶制御レジスタ
（１８）、条件分岐制御回路（１９）と、データバス（
ＢＵＳ２）に接続され、前記各回路の動作を制御する制
御回路（２０）とから構成されたオーディオ信号処理用
のＤＳＰシステムであり、このＤＳＰシステムはワンチ
ップ半導体素子上に集積されるものである。

データバス（１１）は、各々８ビツト×３の２４ビツト
で構成される。データ入出力回路（１４〉は、入力端子
ＩＮに外部から印加された１６ビツトの左チャンネルと
右チャンネルのサンプリングデータ（例えば、ＣＤプレ
ーヤの場合はサンプリング周波数が４４．１ＫＨｚでサ
ンプリングされたデジタルデータ）をシリアルに入力し
、右チャンネルのデータはデータバスＢＵＳ１に、左チ
ャンネルのデータはデータバスＢＵＳ２に送出し、更に
、データバスＢＵＳ１に送出された処理済の右チャンネ
ルのデータとデータバスＢＵＳ２に送出された処理済の
左チャンネルのデータを受は取り、出力端子ＯＵＴから
交互にシリアル出力するものである。

データ処理回路（１２〉は右チャンネルのデータ処理用
で、データ処理回路（１３）は左チャンネルのデータ処
理用であり、各々全く同じ構成である。

即ち、データ処理回路（１２）（１３）は、データＲＡ
Ｍ（２１）、定数ＲＡＭ（２２）、定数ＲＯＭ（２３）
、アドレスポインタ（２４）（２５）（２６）、乗阜器
（ＭＵＬ）（２７）、Ａ　Ｌ　Ｕ（２８）、アキューム
レータ（Ａ　ＣＣ）　（２９〉、テンポラリ−レジスタ
（ＴＭＰＩ〜ＴＭＰ８　）　（３０）を有している。デ
ータＲＡＭ（２１）は、データ入出力回路（１４）から
送出された処理前のデータ、及び、演算処理後のデータ
を記憶する２４ビツト×１２８の容量を有し、データバ
ス（１１）及び乗算器（２７）の入力に接続される。定
数ＲＡＭ（２２）は、インターフェイス回路（１５）か
ら送出されるデジタルフィルタの係数、及び、外部メモ
リインターフェイス回路（１６）を介して接続される外
部メモリ装置（図示せず）のアドレスデータ等を記憶す
る１６ビツト×２５６の容量を有し、データバス（１１
）、乗ｍ器（２７）（７）入力、及び、ＡＬＵ（２ｇ＞
の入力に接続される。また、定数ＲＯＭ（２３）は、外
部メモリ装置に設定された特定メモリ領域の先頭アドレ
スデータ、及び、アドレス幅やデータ入出力回路（１４
）から送出されたデジタルデータに乗算する係数を作成
するための定数ｒ１」、ｒ　ａ　。

（例えばａ＝０．９９）、’ｂｖ（例えばｂ−１゜０１
）や乗ｍあるいは演算結果がオーバーフローしたときに
設定される最大値及び最小値等を固定記憶する２４ビツ
ト×２５６のリードオンリメモリであり、データバス（
１１）及び乗算器（２７）の入力に接続される。

アドレスポインタ（２４）は、８ビツトで構成されデー
タＲＡＭ（２１）のアドレス指定を行うものであり、制
御回路（２０）から出力されるマイクロコードｌＮＣ１
及びＤＥＣＩで制御され、保持しているアドレスデータ
をインクリメント（＋１）及びデクリメント（−１）す
る機能、及び、アドレスデータｒ□、と設定値の間を循
環する循環アドレス機能を有している。また、アドレス
ポインタ（２５〉は定数ＲＡＭ（２２）のアドレスを指
定する１０ビツトのポインタであり、制御回路（２０）
から出力されるマイクロコードｌＮＣ２で制御され、ア
ドレスデータをインクリメントする機能と、制御回路（
２０）から出力されるマイクロコードＣＬＥＡＲ２によ
、って「０．にクリアされる機能を有している。更に、
アドレスポインタ（２６）は、定数ＲＯＭ（２３）のア
ドレスを指定する８ビツトのポインタであり、制御回路
（２０）から出力されるマイクロコードＤＥＣ３によっ
てアドレスデータをデクリメントする機能を有している
。

乗算器（２７）は、２４ビツト×１６ビツトの乗算をす
るものであり、Ａ入力は２４ビツト、Ｂ入力は１６ビツ
トで、その乗算結果は１サイクル後に確定するものであ
る。更に、乗算器（２７）のＡ入力とＢ入力には、人力
選択回路ＭＰＸＡとＭＰＸＢが設けられ、入力選択回路
ＭＰＸＡは、制御回路（２０）からのマイクロコードＡ
−ＢＵＳによりデータバス（１１）を選択し、マイクロ
コードＡ−Ｄ　ＲＡＭによりデータＲＡＭ（２１）を選
択してＡ入力に印加し、入力選択回路ＭＰＸＢは、マイ
クロコードＢ−ＢＵＳによりデータバス（１１）を選択
し、マイクロコードＢ−ＣＲＡＭにより定数ＲＡＭ（２
２）を選択し、マイクロフードＢ−ＣＲＯＭにより定数
ＲＯＭ（２３）を選択してＢ入力に印加する。乗算結果
は３２ビツトで出力される。

ＡＬＵ（２８）は３２ビツトの演算回路であり、−方に
入力された３２ビツトの乗算結果と他方に入力された３
２ビツトのＡＣＣ（２９）のデータをマイクロコードＡ
ＤＤによって加算処理して、その結果をＡ　ＣＣ（２９
）に転送する。ＡＣＣ（２９）の３２ビツトのうち、上
位２４ビツトはデータバス（１１）と接読され、下位８
ビツトは補助バス（３１）によってテンポラリ−レジス
タ（３０）の下位８ビツトと接続きれている。テンポラ
リ−レジスタ（３０）は、３２ビツトのレジスタＴＭＰ
Ｉ、ＴＭＰ２・・・・・・ＴＭＰ８で構成され、３２ビ
ツトのデータを最大８個保持するレジスタであり、各々
の上位２４ビツトはデータバス（１１）と接続される。

データバス（１１）と補助バス（３１）によって、テン
ポラリ−レジスタ（３０）とＡ　ＣＣ（２９）間で３２
ビツトデータの転送が行われる。

制御回路（２０）は、予めプログラムされた手順に従っ
て、各部回路を制御するものであり、その構成は第２図
に示される如く、命令コードの組み合わせから成るプロ
グラムを記憶するプログラムＲＯＭ　（３２）と、プロ
グラムＲＯＭ（３２）のアドレスを指定するプログラム
カウンタ（ＰＣ）（３３）と、プログラムＲＯＭ（３２
）から読み出された命令を解読し、各種制御信号を出力
するインストラクションデコーダ（ｒ−ＤＥＣ）（３４
）と、プログラムカウンタ（３３）のアドレスデータを
インクリメントするインクリメンタ（３５）と、割込み
処理時の戻り先アドレスを記憶するスタックク３６）と
、データバスＢＵＳ２に接続されジャンプ先アドレスデ
ータがプリセットされるジャンプアドレスレジスタ（Ｖ
ＡＲ１）　（３７）及び（ＶＡＲ２）（３８）と、イン
クリメンタ〈３５）の出力、スタック（３６）の出力、
ジャンプアドレスレジスタ（３７）及び（３８）の出力
、及び、プログラムＲＯＭ　（３２）に記憶されたアド
レスデータ出力を選択するマルチプレクサ（３９）と、
プログラムカウンタ（３３）のデータをそのままにして
同じ命令を実行させる回数が設定されるループカウンタ
（ＬＯＯＰ）（４０）とから成る。プログラムＲＯＭ（
３２）は３２ビツト×５１２の容量を有し、デジタルフ
ィルタを実現するためのプログラム、外部接続された外
部メモリ装置のアドレス指定を行うプログラム、インタ
ーフェイス回路（１５）からデジタルデータを取り出す
プログラム、及び、その他必要なプログラムが格納され
る。また、プログラムＲＯＭ　（３２）からは読み出さ
れた命令コード中に含まれるダシタルデータやアドレス
データがデータバス（１１）に送出できるようにもなっ
ている。インストラクションデコーダ（３４）からは、
アドレスポインタ（２４）（２５）（２６）を制御する
ｌＮＣｌ、ｌＮＣ２、ＤＥＣＩ　、ＣＬＥＡＲ２、ＤＥ
Ｃ３や、入力選択回路ＭＰＸＡ　、ＭＰＸＢも制御する
Ａ−ＢＵＳ、Ａ−ＤＲＡＭ、Ｂ−ＢＵＳ　、Ｂ−ＣＲＡ
Ｍ。

Ｂ−ＣＲＯＭや、ＡＬＵ（２８）を制御するＡＤＤ　。

ＴＨＲ、ＭＤや、データ交換レジスタ（１７）を制御す
るＣＨＧや、条件分岐制御回路（１９）を制御する０Ｖ
ＦＲ，Ｓ　ＩＦＲ，ＣＡＦＲ，ＢＯＦＲや、記憶制御レ
ジスタ（１８）を制御するＭＢＤＬ等が出力される。ま
た、マルチプレクサ（３９〉は、条件分岐制御回路（１
９〉から出力されるジャンプ制御信号ＪＭＰとインスト
ラクションデコーダ（３４）からジャンプ命令、スキッ
プ命令、あるいはリターン命令等の実行時に出力される
制御信号ＰＲＧＣによって、その選択動作が制御される
。ループカウンタ（４０）は、データバスＢＵＳ２に接
続され、インターフェイス回路（１５）からデータを取
り出す際の最初の転送命令の実行時にインストラクショ
ンデコーダ（３４）から出力される制御信号ＭＢＤＬに
より、データバスＢＵＳ２に送出されたデータを入力す
る。

インターフェイス回路り１５）は、ＤＳＰシステムと外
部の制御装置、例えば、マイクロコンピータ（不図示）
の間のデータ送受を行うものであり、第３図に示される
如く、入力レジスタ（ＳＩＰＯ）　（４１）と、保持レ
ジスタ（Ｌ　Ｉ　ＦＯ）（４２）と、転送終了フラグ（
Ｆ　）　（４３）と、出力レジスタ（４４）とを備えて
いる。入力レジスタ（４１）は、マイクロコンピータか
ら印加されるシリアル入力データＳＩＮを同期クロック
５ＣＬＫによって順次入力する１６ビツトのシフトレジ
スタであり、１６ビツトのデータ入力が終了するとその
パラレル出力により、入力されたデジタルデータが保持
レジスタ（４２）に保持される。保持レジスタ（４２）
は１６ビツト×８の容量を有するレジスタであり、保持
レジスタ（４２）の８アドレスは、アドレスポインタ（
４５）によって指定される。アドレスポインタ（４５）
は、保持レジスタ（４２〉に書き込みが為される毎にイ
ンクリメント、され、また、読み出しが為される毎にデ
クリメントされるものであり、従って、保持レジスタ（
４２）を読み出す際には、書き込まれた順序とは逆の順
序でデジタルデータの取り出しが為される。保持レジス
タ（４２）の読み出しの結果、アドレスポインタ（４５
）がｒ□、になると、読み出しが終了したことを示す信
号ＳＥＭＰがマイクロコンピータに出力される。一方、
マイクロコンピータは、データの転送が終了すると終了
信号Ｓ　ＲＤＹを印加し転送終了フラグ（４３）をセッ
トする。出力レジスタ（４４）は、データバスＢＵＳＩ
及びＢＵＳ２に接続された１６ビツトのシフトレジスタ
であり、データバス（１１）に転送されたデータをパラ
レルに入力し、マイクロコンピータからの転送りロック
５ＯＣＬＫにより、シリアルデータ５ＯＵＴを出力する
。

外部メモリインターフェイス回路（１６）は、ＤＳＰシ
ステムに外部接続されるメモリとの間で、アドレス指定
及びデータの送受を行うための回路で、第４図の如く、
データバス（１１）に接続されたアドレス保持レジスタ
（ＲＭＡ　Ｄ　）　（４６）（４７）と、アドレス保持
レジスタ（４６）（４７）に接続された出力レジスタ（
４８）と、外部メモリ装置（不図示）から取り出された
デジタルデータを入力する入力レジスタ（４９）と、入
力レジスタ（４９）とデータバス（１１）に接続された
入力データ保持レジスタ（ＲＭＲＤ　）　（５０）（５
１）と、データバス（１１〉に接続された出力データ保
持レジスタ（ＲＭＷ　Ｒ）　（５２）（５３）と、出力
レジスタ（５４）とから構成される。アドレス保持レジ
スタ（４６）（４７）は各々１７ビツトであり、出力レ
ジスタ（４８）は、１７ビツトのアドレスデータを９ピ
ツトと８ビツトに分割して異なるタイミングで外部メモ
リ装置に印加するものである。入力レジスタ（４９）は
、外部メモリ装置から読み出された１６ビツトのデータ
が８ビツトに分割されて印加され、これらを１６ビツト
にまとめて、１６ビツトの入力データ作詩レジスタ（５
０）（５１）に印加するものである。また、出力データ
保持レジスタ（５２＞（５３）は、１６ビツトで構成さ
れ、データバス（１１）に送出された出力データを保持
し、出力レジスタ（５４）に出力する。出力レジスタ（
５４）は、１６ビツトの出力データを８ビツトに分割し
て外部メモリ装置に出力する。

本実施例において、外部メモリ装置は、反射音及び残響
音の作成に使用されるものであり、例えば、第５図に示
される如く、領域が分けられている。第５図に於いて、
外部メモリ装置のアドレス’　ＯＪ　カラ’　Ａ　　Ｉ
　Ｊ　マテハ、１次反射音、２次反射音、３次反射音・
・・ｍ次反射音を作成するための領域でオーディオ信号
のデジタルデータを遅延するために使用され、ｒＡ」か
ら’　Ａ　＋　ｎ　Ｊまでの領域は残響音を作成するた
めの領域で、独立したアドレスデータｒＯ」〜ｒ　ｎ　
、で巡回してアクセスすることができるようになってい
る。そのための処理については後に述べる。

データ交換レジスタ（１７）は、データバスＢＵＳ１に
送出されたデータを保持し、データバスＢＵＳ２に出力
する２４ビツトのＲ→Ｌレジスタ（１７ａ）と、データ
バスＢＵＳ２に送出されたデータを保持し、データバス
ＢＵＳ１に出力する２４ビツト（７）Ｌ−”Ｒレジスタ
（１７ｂ）から構成され、交換命令の実行時に制御回路
（２０）から出力される制御信号ＣＨＧにより、１命令
サイクル中に、データの保持と出力がＲ−＋Ｌレジスタ
（１７ａ）及びＬ−＋Ｒレジスタ（１７ｂ）で同時に行
われる。従って、右チャンネルのデジタルデータと左チ
ャンネルのデジタルデータを互いに交換し、各々相手チ
ャンネルのデータに所定の係数を乗算し、自分のデジタ
ルデータに加算あるいは減算するといった信号操作が行
える。

記憶制御レジスタ（１８）は、２ビツトのレジスタであ
り、インターフェイス回路（１５）からデータを取り出
すための転送命令が実行されたとき、制御回路（２０）
から出力される制御信号ＭＢＤＬによって、２ビツトの
データがセットされる。記憶制御レジスタ（１８）の２
ビツト出力は、各々デジタル処理回路（１２）（１３）
のデータＲＡＭ（２１）及び定数ＲＡＭ　（２２）に印
加きれ、それらの書き込み動作を制御している。即ち、
イン沙−フェイス回路（１５）から取り出したデータを
データＲＡＭ（２１）あるいは定数ＲＡＭ＜２２）に転
送する転送命令実行時に、その古き込み動作の制御が為
される０例えば、定数ＲＡＭ（２２）に書き込まれたデ
ジタルフィルタの定数を変える場合、右チＡ・ンネル及
び左チャンネルを一度に変えるには、予め記憶制御レジ
スタ（１８）の２ビット共にｒｌ」をセットすれば良く
、右チャンネルと左チャンネルを独立して変えるには、
変えたい方のチャンネルに対応するビットをｒｌ」、他
方のビットをｒ□、とすれば良い。この記憶制御レジス
タ（１８）へのデータセットは、制御回路（２０）のル
ープカウンタ（４０）　（第２図）とアドレスポインタ
（２４）（２５）へのデータセットと同時に行われる。

即ち、マイクロコンピータは、インターフェイス回路（
１５）の保持レジスタ（４２）　（第３図）にデータを
転送する際に、そのデータ数を示すデータとそのデータ
を書き込む先頭アドレスを示すアドレスデータと右チャ
ンネルあるいは左チャンネルを示すデータから成る複合
データを最後に転送する。複合データの割当ては、第６
図に示す如く、１６ビツトのデータのうち、下位１０ビ
ツトがアドレスデータを示し、上位４ビツトがデータ数
を示し、残り２ビツトが右チャンネルと左チャンネルを
指定するデータである。従って、インターフェイス回路
（１５）からデータを取り出す際に、最初ループカウン
タ（４０）、アドレスポインタ（２５）、記憶制御レジ
スタ（１８〉への転送命令を実行することにより、複合
データが取り出され、各々のセットが為されるのであり
、次の転送命令の実行では複合データの内容に基いた転
送が為されるのである。

条件分岐制御回路（１９）は、各々のデジタル処理回路
（１２）（１３）のＡＬＵ（２８）のデジタル処理出力
が所定の状態になったときに出力される信号を、データ
バスＢＵＳ２から印加されたデータに基いて選択しジャ
ンプ制御信号ＪＭＰを発生するものであり、第７図に示
される如く、２ビツトの条件設定レジスタ（５５）と、
各々のＡＬＵ（２８）から出力されるボロー信号ＢＯＲ
（Ｒ）、（Ｌ）でセットされるボローフラグ（Ｒ）　、
　（Ｌ）（５６）と、キャリー信号ＣＡＭ（Ｒ）、（Ｌ
）でセットされるキャリーフラグ（Ｒ）　、　（Ｌ）（
５７）と、ＡＬＵ（２８）で処理した結果のデータが負
であることを示すサイン信号５ＩＮ（Ｒ）、（Ｌ）でセ
ットされるサインフラグ（Ｒ）　、　（Ｌ）（５８）と
、デジタルデータカオーバーフロー、即チ、’　７ＦＦ
ＦＦＦＦＦ」（３６ピツト）以上になったとき、及び、
’８０００００００．（３６ビツト）以下（負のオーバ
ーフロー）になったとき出力されるオーバーフロー信号
０ＶＦ（Ｒ）、（Ｌ）でセットされるオーバーフローフ
ラグ（Ｒ）　、　（Ｌ）（５９）と、条件設定レジスタ
（５５）の２ビツト出力及びその反転出力で制御され、
各々のフラグ（５６）（５７）（５８）（５９）の（Ｒ
）と（Ｌ）の出力を選択する選択回路（６０）とから構
成される。この選択回路（６０）は、ＡＮＤゲート（６
１）とＯＲゲート（６２）で構成され、条件設定レジス
タ（５５）のＢ、　、　Ｂ、が各々ｒ１」「１．の場合
には、各々のフラグ（５６）（５７）（５８）（５９）
の（Ｒ，）あるいは（Ｌ）のいずれか一方がセットされ
ればジャンプ制御信号ＪＭＰが出力され、Ｂ＋　、　Ｂ
ｚが各々ｒ１．ｒ□、の場合には各々のフラグ（５６）
（５７）（５８）（５９）の（Ｒ）側のみ、即ち、デジ
タル処理回路（１２）の条件のみでジャンプ制御信号Ｊ
　Ｍ　Ｐ　カ出力すレ、逆４ｍＢ＋　、　Ｂ１カ各々’
　ＯＪ「１」の場合には、各々のフラグ（５６）（５７
）（５８）（５９）の（Ｌ）側のみ、即ち、デジタル処
理回路（１３）の条件のみでジャンプ制御信号ＪＭＰが
出力され、Ｂｌ　＋　Ｂｌが共にｒＯヨの場合には、各
々のフラグ（５６）（５７）（５８）（５９）の（Ｒ）
及び（Ｌ）の両方が共にセットされたときだけにジャン
プ制御信号ＪＭＰが出力されるのである。従って、条件
設定レジスタ（５５）にセットするデータの内容により
、ジャンプの条件を設定できるのである。また、ボロー
フラグ（５６）、キャリーフラグ（５７）、及びサイン
フラグ（５８）は、条件分岐命令の実行サイクルにおけ
る最後のタイミングで制御回路（２０）のインストラク
ションデコーダ（３４）から出力されるリセット信号Ｂ
ＯＦＲ，ＣＡ、ＦＲ，及び、５ＩＦＨによって各々リセ
ットされるが、オーバーフローフラグ（５９）は、オー
ハーフ１ゴーフラグに基く条件分岐命令の実行サイクル
ではリセットきれず、単独のオーバーフローフラグリセ
ット命令の実行によってインストラクションデコーダ（
３４）から出力される制御信号０ＶＦＲによってリセッ
トされる。

次に、第１図に示されたＤＳＰシステムを用いて各種機
能を実現するだめの動作を説明する。

例えば、オーディオの信号処理に於いて、グラフィック
イコライザを実現する場合、 Ｙ＋＝ｘＩＡ＋Ｘ＋−＋Ｂ＋Ｘｔ−＊Ｃ”）’＋−＋Ｄ
”Ｙ＋−ｚＥ（Ａ、Ｂ、Ｃ，Ｄ、Ｅはフィルタ定数）で
表わされる積和演箕によって実現される帯域デジタルフ
ィルタを複数段接続することによって得られる。

第８図は、２次の直接型ＩＩＲフィルタの帯域デジタル
フィルタを２段縦続接続することによって２バンドのグ
ラフィックイコライザを実現するものである。第８図に
於いて、Ｚ−’（６３）は単位時間（ここではサンプリ
ング周期）の遅延素子であり、（６４）は定数Ａ−Ｊの
乗算素子、（６５〉は加算素子である。

第９図は、第８図のデジタルフィルタを実現するプログ
ラムを示す図であり、第１０図は、データＲＡＭ（２１
）と定数ＲＡＭ（２２）に記憶されるデータの割り付は
図である。第９図のプログラムは、定数の乗算をＣ，Ｂ
、Ａ、Ｅ、Ｄ、Ｈ，Ｇ、Ｆ。

Ｊ、Ｉの順で行うために、定数ＲＡ　Ｍ　（２２）のア
ドレスｒ□、からｒＯ」までには同一順序で定数が格納
される。一方、データＲＡＭ（２１）には、Ｘｌ＋Ｙ　
＋　＋　ｚ＋のデータが３アドレスおきに書き込まれる
が、サンプリング周期、即ち、一つの入力データＸ、や
、に対するフィルタ処理期間毎に、１アドレスずらして
Ｘ＋＋＋＋ＹＩ＋１．　Ｚ＋＋＋を書き込むことにより
、遅延素子（６３）Ｇこよる遅延データを作成している
。よって、アドレスポインタ（２４）はｒ□、〜「７」
の循環アドレス指定、及び、アドレスポインタ（２５）
はｒＯ」〜「９」の循環アドレス指定となるように予め
プログラムによって設定しておく。

ここで、入力データＸ、に対して第９図のプログラムの
ステップｒＯ」を実行する時点に於いて、データＲＡＭ
（２１）の内容が第１０図（イ）の如くであり、アドレ
スポインタ（２４）（２５）が共にアドレス「０」であ
るとき、ステップ「０」が実行されると、乗算器（２７
）の入力Ａ及びＢには、データＲＡＭ（２１）のアドレ
ス「０」に記憶きれているデータＸ＋−＊（２サンプル
前の入力データ）と定数ＲＡＭ（２２）のアドレスｒ□
、に記憶されている係数Ｃが印加されるが、その乗算結
果は、次のステップで確定し出力される。また、ステッ
プ「０．の最後に、命令ＡＰＩ　ＩＮＣ，Ａｒ１　ＩＮ
Ｃにより、アドレスポインタ（２４）（２５）が共にイ
ンクリメントされ、その内容が「１」となる。

ステップ「１」が実行されると、ステップｒＯ」と同様
にデータＲＡＭ（２１〉と定数ＲＡＭ（２２）が乗算器
（２７）の入力として選択され、各々、アドレスｒ１．
に記憶されたデータｘｉ−ｉと定数Ｂが乗算器（２７）
に印加される。また、前回のステップ「０」で乗算され
た結果は、命令ＡＬＵＴＨＲにより、ＡＬＵ（２Ｂ＞を
素通りしてＡ　ＣＣ（２９）に最初の乗算結果Ｃ−ｘ＋
−ｚがストアされる。ステップ１１」の最後に、命令Ａ
ＰＩＩＮＣ，ＡＰ２ＩＮＣにより、アドレスポインタ（
２４）（２５）がインクリメントされ、その内容はアド
レス「２」となる。

次に、ステップ「２」が実行されると、命令ＭＵＬＡ−
ＢＵＳ、Ｂ−ＣＲＡＭにより、乗算器（２７）の入力Ａ
にはデータバス（１１）、入力Ｂには定数ＲＡ　Ｍ　（
２２）が選択される。一方、命令ＴＭＰＩＳにより、テ
ンポラリ−レジスタＴＭＰＩの内容がデータバス（１１
〉に送出され、命令ＲＡＭＩＤにより、データバス（１
１）に送出されたデータが、アドレスポインタ（２４）
で指定されるデータＲＡＭ（２１）のアドレス「２」に
ストアされる。このとき、テンポラリ−レジスタＴＭＰ
Ｉには、サンプリング周期毎にデータ入力回路（１４〉
に外部から印加された入力データＸ１が予めストアされ
ている。従って、入力データＸ、は、乗算器（２７）に
よって定数ＲＡ　Ｍ　＜２２＞から読み出された定数Ａ
と乗Ｉｎ、キれると共に、データＲＡＭ（２１）のアド
レス１２」にストアされる。一方、命令ＡＬＵＡＤＤに
より、ＡＣＣ（２９＞にストアされているＣ−ｘ、−、
とステップ「１」の乗算結果Ｂ’Ｘｌ−１の加算が行わ
れ、その結果１１ＸＩ−１”Ｃ’Ｘ＋−ｚがＡ　ＣＣ（
２９）にストアされる。

ステップ「２」の最後に、アドレスポインタ＜２４）（
２５）がインクリメントされ、その内容はアドレス「３
」となる。

ステップ「３」が実行されると、乗算器（２７）の入力
Ａ及びＢには、データＲＡＭ（２１）と定数ＲＡＭ（２
２）のアドレス「３．にストアされているデータｙ、−
よと定数Ｅが印加され、命令ＡＬＵＡＤＤにより、ステ
ップ「２．の乗算結果Ａ−ｘ、とＡＣＣ（２９）の内容
Ｂ−ｘ、−１＋Ｃ−Ｘ＋−＊がＡＬＵ（２８）に於いて
加婁され、加算結果Ａ−ｘ１＋Ｂ−ｘ＋−１”Ｃ’Ｘｌ
−！がＡＣＣ（２９〉にストアされる。ステップ「３」
の最後にアドレスポインタ（２４）（２５）がインクリ
メントされ、アドレス１４」となる。

ステップ「４」が実行されると、乗算器（２７）の入力
Ａ及びＢには、データＲＡＭ（２１）と定数ＲＡＭ　（
２２）のアドレス１４」にストアされているデータｙ、
−１と定数りが印加され、命令ＡＬＵＡＤＤにより、ス
テップ「３」の乗算結果Ｅ’７＋−ｚとＡＣＣ（２９）
の内容ＩＶＸ＋”Ｂ−Ｘ（−１＋Ｃ’Ｘ＋−ｘがＡＬＵ
（２８）に於いて加算され、加算結果Ａ−ｘｌ＋Ｂ−Ｘ
＋−＋”Ｃ−Ｘ＋−＊”Ｅ’Ｙ、−２がＡＣＣ（２９）
にストアされる。ステップ「４」の最後に、命令ＡＰＩ
ＤＥＣ，ＡＰ２１ＮＣにより、アドレスポインタ（２４
）はデクリメントされて、アドレスｒ３」となり、アド
レスポインタ（２５）はインクリメントされて、アドレ
ス１５」となる。

ステップ「５」が実行されると、乗算器（２７）の入力
Ａ及びＢには、データＲＡＭ（２１）のアドレス「３」
にストアされたデータｙ、−１と定数ＲＡＭ（２２）の
アドレスｒ５．にストアされた定数Ｈが印加される。即
ち、乗算器（２７）は、このステップ「５．から第８図
に示されたデジタルフィルタの２段目の乗算を行う。一
方、命令ＡＬＵＡＤＤにより、ステップ’４Ｊ（７）乗
算結果ｏ’ｙ＋−＋　トＡ　ＣＣ（２９）の内容１ｖｘ
（＋Ｂ−Ｘ（−ｒ”ｃ−ｘ（−ｘ＋Ｅ’５に−ｚがＡＬ
Ｕ（２８）に於いて加算され、加算結果Ａ−ｘ１”Ｂ−
Ｘ＋−１”Ｃ・Ｘ＋−ｚ”Ｉ）ｙ＋−＋”Ｅ−）’＋−
ｔがＡ　ＣＣ（２９）にストアされる。このときのＡＣ
Ｃ（２９）の内容は、１段目のデジタルフィルタの出力
ｙ１となる。ステップｒ５゜の最後にアドレスポインタ
（２４）はインクリメントされてアドレス「４」となり
、アドレスポインタ（２５）はインクリメントされてア
ドレス「６」となる。

以下ステップ１６」〜Ｉ″１１」までを実行することに
より、入力データＸ、に対するフィルタ処理が行われ、
データＲＡＭ（２１）の内容が第１０図（ロ）の如く変
化し、フィルタ処理ｚ１が得られる。

そして、スタートアドレスを１アドレス先に進めて同様
の動作を繰り返えすことにより、第１０図（ハ）（ニ）
の如くデータＲＡＭ（２１）が変化し、フィルタ出力Ｚ
＋＋＋　＊　Ｚ＋＋ｘ・・・が得られる。この動作は、
デジタル処理回路（１２）（１３）の両方に対して同時
に行われるため、右チャンネルと左チャンネルのフィル
タ処理が同時に行われるのである。

次に、外部メモリ装置の巡回メー七り領域を巡回アクセ
スする動作について説明する。第５図に示された如く、
巡回メモリ領域は、独立したメモリとしてｒ□、〜ｒ　
ｎ　」までのアドレスデータでアクセス可能であり、前
回のアドレスデータＸは、定数ＲＡ　Ｍ　（２２）の所
定アドレスに保持されている。そこで、アドレスｒ　ｎ
　、からアドレスｒＯＪの方向に１アドレスづつアクセ
スする場合について述べる。

先ず、アドレスポインタ（２５）にアドレスデータＸの
記憶されているアドレスをセットし、ＭＤ全命令実行す
る。このＭＤ全命令、定数ＲＡＭ（２２）からアドレス
データＸを読み出し、制御信号ＭＤによりＡＬＵ（２８
）に於いてデクリメントを行って、その結果Ｘ−１をＡ
ＣＣ＜２９＞に保持させるが、Ｘ−１の結果ボローが生
じた場合には、定数ＲＯＭ（２３）の所定アドレスに記
憶されている巡回メモリ領域の終了アドレスｒｎ」を読
み出し、ＡＣＣ（２９）にＸ−ｔの代りに保持させる。

これらの動作は、ＭＤ全命令実行サイクル内にすべて行
われる。次に、転送命令により、今までアドレスデータ
ｒ　Ｘ　、の記憶されていた定数ＲＡ　Ｍ　（２２）の
アドレスに、Ａ　ＣＣ（２９）のデータを転送し保持さ
せる。更に、加算命令ＡＤＤを実行し℃、定数ＲＯＭ　
（２３）内に記憶されている巡回メモリ領域の先頭アド
レス「Ａ」を読み出し、Ａ　ＣＣ（２９）に保持されて
いるデータと加算し、その加算結果、即ち、ｒｘ　１＋
ＡＪを再びＡ　ＣＣ（２９）に保持する。これにより、
Ａ　ＣＣ（２９）に保持されたアドレスデータは、外部
メモリ装置の実アドレスデータとなる。これを、外部メ
モリ装置に印加するために、転送命令を実行し、Ａ　Ｃ
Ｃ（２９）内のアドレスデータを外部メモリインターフ
ェイス回路（１６）のアドレス保持レジスタＲＭＡＤ（
第４図）のいずれか一方に転送する。これにより、アド
レスデータｒｘ　１＋ＡＪは、出力レジスタ（４８）に
より外部メモリ装置に印加される。

ここで、外部メモリ装置にＤ−ＲＡＭ（グイナミック・
ランダム・アクセス・メモリ）を使用した場合、巡回メ
モリ領域を巡回アクセスすることで、Ｄ−ＲＡＭのリフ
レッシュが行われるようになっている。即ち、実際のア
ドレスデータｒＸ−１＋Ａ」が１６ビツトであるとき、
巡回メモリ領域をアドレス指定する「Ｘ」は１０」〜ｒ
　ｎ　、であるから、巡回アクセスによって変化するビ
ットは１６ビツトのアドレスデータのうちの一部である
。従って、第４図に示された出力レジスタ（４８）は、
その変化するビットをＤ−ＲＡＭのローアドレスデータ
として出力するように構成される。また、アドレスデー
タが１６ビツトであるのに対し、アドレス保持レジスタ
（４６）（４７）及び出力レジスタ（４８）が１７ビツ
トで構成されているのは、変化するビットがＤ−ＲＡＭ
のローアドレスデータのビット数に満たない場合に、残
り１ビツトをローアドレスデータの１ビツトとして出力
し、この１ビツトを操作することにより、すべてのリフ
レッシュを行うためである。

実アドレスデータｒ）（−１＋ＡＪの出力により、読み
出されたデータは、入力レジスタ（４９）及び入力デー
タ保持レジスタＲＭＲＤ（５０）又は（５１〉を介して
データバス（１１）に取り込まれ、また、書き込むデー
タは、出力データ保持レジスタＲＭＷＲ（５２）又は（
５３）と出力レジスタ（５４）を介して外部メモリ装置
に書き込まれる。

このように、ＭＤ全命令実行サイクル内で、デクリメン
トとその結果に基く転送動作を行うので、アドレスデー
タを作成するプログラムステ・／プが短かくなるのであ
る。

次に、入力データのレベル調整の機能について説明する
。サンプリング周期毎に入力されるデジタルデータは、
前述した如くデジタルフィルタによって処理されるが、
入力データのレベルが大きすぎたり、小さすぎると、乗
算及び演算時にオーバーフローが発生する。このオーバ
ーフローが発生した状態のフィルタ出力をアナログ変換
してオーディオ信号とするとノイズとして再生されるこ
とになる。

そこで、第１図に示されたＤＳＰシステムでは、オーバ
ーフローを検出して、フィルタ出力を制御すると共に入
力データのレベルを調整できるようになっている。その
動作の例を第１１図に示し説明する。

サンプリング周期毎に入力されるデジタルデータをその
ままフィルタ処理するのではなく係数Ｋを乗算し、その
乗算結果を入力デジタルデータＸ。

としてフィルタ処理を行う。第１１図に於いて、先ず、
データ入出力回路り１４）からデジタルデータを入力し
、データＲＡＭ（２１）内の所定アドレスに一時保持し
ておく。そして、乗算命令ＭＵＬにより、データＲＡＭ
（２１）から読み出した未処理のデジタルデータとテン
ポラリ−レジスタＴＭＰ３に保持されている係数にとの
乗算を行う。このテンポラリ−レジスタＴＭＰ３は、係
数にの保持用として利用され、初期状態では、定数ＲＯ
Ｍ　（２３）に記憶されている定数「１」が予め転送さ
れている。乗算後に、条件分岐制御回路（１９）内のオ
ーバーフローフラグ（Ｒ）　、　（Ｌ）（５９）をリセ
ットするための命令を実行し、オーバーフローフラグ（
Ｒ）、（Ｌ）（５９）をリセットし、そして、係数にの
乗算結果が保持きれているデジタルデータＸ。

をテンポラリ−レジスタＴＭＰＩに転送する。このテン
ポラリ−レジスタＴＭＰＩは、前述した如く、フィルタ
処理を行う際の入力デジタルデータＸ、の保持用として
利用きれ、入力デジタルデータＸ１は、前述した如くフ
ィルタ処理される。フィルタ処理が終了すると、そのフ
ィルタ処理中の乗算あるいは演算によってオーバーフロ
ーが発生したか否かをオーバーフローフラグの判定命令
によって判定する。このとき、条件分岐制御回路（１９
）の条件設定レジスタ（５５）　（第７図）には、「Ｉ
Ｊ「１」を設定し、左右いずれのオーバーフローも判定
できるようにしておく。判定の結果、オーバーフローが
発生していなければそのまま次のフィルタ処理を続ける
が、オーバーフローが発生した場合には、フィルタ処理
の出力データを見て、そのオーバーフローが正のオーバ
ーフローであるか負のオーバーフローであるかを判別す
る。

正のオーバーフローである場合には、定数ＲＯＭ（２３
）の所定アドレスに記憶きれている最大値「７ＦＦＦＦ
ＦＦＦＪを取り出して、フィルタ出力ｚ１としてデータ
ＲＡＭ（２１）に設定し、負のオーバーフローである場
合には定数ＲＯＭ（２３）に記憶されている最小値’８
０００００００．を取り出して、フィルタ出力Ｚ、とし
てデータＲＡＭ（２１）に記憶させる。そして、フィル
タ処理がすべて終了したら、データＲＡＭ（２１）内に
記憶された出力データＺ１を処理済デジタルデータとし
てデータ入出力回路（１４）に転送し出力する。ここで
、次の入力データの処理に移る前に、再びオーバーフロ
ーがあったか否かを判定する。第７図に示されたオーバ
ーフローフラグ（Ｒ）　、　（Ｌ）（５９）は、オーバ
ーフローフラグの判定命令の実行時にはリセットされな
いので、前のフィルタ処理でオーバーフローがあればセ
ットされたままとなっている。判定の結果、オーバーフ
ローがあった場合には、そのオーバーフローが正である
か負であるかを前の判定に基いて判定し、正であるとき
には、入力されたデジタルデータのレベルが大きすぎる
のであるから係数Ｋを小さくすべく、定数ＲＯＭ（２３
＞に記憶されている定数’ａ」（ａ−０，９９）のアド
レスをアドレスポインタ（２６）に設定し、負であると
きには入力されたデータのレベルが小さすぎるのである
から係数Ｋを大きくすべく、定数ＲＯＭ（２３）ニ記憶
すレテイル定数’ｂ」（ｂ＝１．０１）のアドレスをア
ドレスポインタ（２６）に設定する。一方、オーバーフ
ローが無かった場合には、テンポラリ−レジスタＴＭＰ
３に保持されている係数Ｋがｒｌ」であるか否かを判定
する。係数Ｋが「１」である場合には、係数Ｋを変える
必要がないので、定数ＲＯＭ（２３）の定数ｒ１」の記
憶されたアドレスをアドレスポインタ（２６〉に設定し
、係数Ｋがｒｌ、でない場合には、Ｋ〉１であるかＫ＜
１であるかを判定する。係数Ｋ＞１のときには、「１」
に近づけるため定数ｒ　ａ　、を選択し、係数Ｋ＜１の
ときには定数「ｂ、を選択する。そして、乗算命令によ
り、定数ＲＯＭ（２３）からアドレスポインタ（２６）
でアドレスされた定数を読み出し、テンポラリ−レジス
タＴＭＰ３に保持された係数にと乗算し、その結果をテ
ンポラリ−レジスタＴＭＰ３に新しい係数にとして転送
する。そし℃、再び次の入力されたデジタルデータと係
数にの乗算を行うのである。セットされたオーバーフロ
ーフラグ（Ｒ）　、　（Ｌ）（５９）は、乗箕後のリセ
ット命令によってリセットされる。

このように、乗算あるいは演算時にオーバーフローが発
生した場合には、サンプリング周期毎に係数Ｋが徐々に
増減されるため、入力されたデジタルデータのレベルが
なだらかに変化する。また、オーバーフローが無くなっ
た場合にも、係数Ｋがｒｌ」となるようになだらかに変
化するので、出力されたデジタルデータをアナログ変換
して再生したときに急激な音の変化が無くなるのである
。

次に、定数ＲＡ　Ｍ　（２２）に記憶されたデジタルフ
ィルタを構成するためのフィルタ係数を変更あるいは書
き込む場合の動作を説明する。デジタルフィルタの係数
を変更する場合、外部に接続されたマイクロコンピータ
が係数を送出して来る。デジタルフィルタは第８図に示
される構成であるが、係数の変更は、各段−度に変更し
なければならない。例えば、−段目のフィルタ動作中に
係数を変えてしまうと、−段目のフィルタ出力ｙ、は、
正しくフィルタされない歪んだものとなってしまう。そ
こで、−段目のフィルタ係数Ａ、Ｂ、Ｃ。

Ｄ、Ｈの５個の係数を変更する場合を説明する。

定数ＲＡＭ（２２）には、第１０図に示した如く、アド
レスｒ□、から「４」までの間にフィルタ係数がＣ，Ｂ
、Ａ、Ｅ、Ｄの順に記憶きれている。

第３図に示されたインターフェイス回路（１５）の保持
レジスタ（４２）は、書き込まれる順序とは逆の順序で
読み出しが為されるため、マイクロコンピータは、フィ
ルタ係数をり、Ｅ、Ａ、Ｂ、Ｃの順序で転送し、更に、
係数Ｃの後に、第６図に示された複合データを送って来
る。この場合、複合データの下位１０ピツトは、定数Ｒ
ＡＭ（２２＞の係数Ｃが記憶されるアドレス、即ち、「
Ｏ」となっており、また、上位４ビツトは、係数の個数
、即ち、「５．を示すデータである。係数Ａ、Ｂ、Ｃ。

Ｄ、Ｅを右チ〜ンネル及び左チ〜ンネル共に変える場合
には、複合データの残り２ビツトは共に「１」であり、
独立して変える場合には変更するチャンネルに対応する
ビットのみを「１」とする。

マイクロコンピータが係数り、Ｅ、Ａ、Ｂ、Ｃ及び複合
データを転送し終わると、転送終了フラグ（４３）をセ
ットするため、ＤＳＰシステムは、転送終了フラグ（４
３）の判定命令により、転送終了を検出し、先ず、イン
ターフェイス回路（１５）からループカウンタ（４０）
、記憶制御レジスタ（１８）、及び、アドレスボーイン
ク（２５）への転送命令を実行する。これにより、ル−
プカウンタ（４０）にはｒ５．、アドレスポインタ（２
５）にはｒＯ」、記憶制御レジスタ（１８）には、例え
ば、ｒｌｌ」がセットされる。次に、インターフェイス
回路（１５）から定数ＲＡ　Ｍ　（２２）への転送命令
がループカウンタ（４０〉に設定された回数、即ち、５
回実行され、保持レジスタ（４２）から取り出された定
数はＣ，Ｂ、Ａ、Ｅ。

Ｄの順序で定数ＲＡ　Ｍ　（２２）に転送される。アド
レスポインタ（２５）は転送命令の実行毎にインクリメ
ントされるため、定数Ｃ，Ｂ、Ａ、Ｅ、Ｄは、第１０図
に示される如く、各々のアドレスに記憶されることにな
る。

従って、インターフェイス回路（１５）からデータを転
送するためのプログラムは、２つの転送命令のみで実現
できるので、プログラムステップ数の短縮化が図れるの
である。

（ト）発明の効果 上述の如く、本発明によれば、多機能でスルーブツトの
高いＤＳＰシステムが実現できるものであり、また、ワ
ンチップ半導体素子上に集積化し易く、外部装置との接
続も容易となる利点を有する。特に、オーディオ信号処
理に利用した場合、オーディオ装置の機能向上に多大な
る効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図乃至
第４図は、第１図に示されたブロックの更に詳細なブロ
ック図、第５図は、外部メモリ装置の領域を示す図、第
６図は、第１図に示されたＤＳＰシステムに外部から印
加する複合データを示す図、第７図は第１図に示された
ブロックの内部回路、第８図は、デジタルフィルタを示
す図、第９図は第８図のデジタルフィルタを実現するプ
ログラムを示す図、第１０図は、第８図のデジタルフィ
ルタを実現する際のデータＲＡＭ及び定数ＲＡＭのアド
レス割り付は図、第１１図は第１図の実施例の一機能の
動作を示すフロー図、第１２図は従来例を示す図である
。 （１１）・・・データバス、（１２）（１３）・・・デ
ジタル処理回路、　（１４）・・・データ入出力回路、
　（１５）・・・インターフェイス回路、　（１６）・
・・外部メモリインターフェイス回路、　（１７）・・
・データ交換レジスタ、（１８）・・・記憶制御レジス
タ、　（１９）・・・条件分岐制御回路、　（２０）・
・・制御回路、　（２１）・・・データＲＡＭ、　　（
２２）・・・定数ＲＡＭ、　　（２３）・・・定数ＲＯ
Ｍ。 （２４）（２５）（２６）・・・アドレスポインタ、　
（２７）・・・乗箕器、　（２８）・・・ＡＬＵ、　　
（２９）・・・ＡＣＣ，（３０）・・・テンポラリ−レ
ジスタ。 第３図 ＢＵＳ２　　ＢＬＪＳｌ 第５図 第６図 ＋ｎ＋７ンχへ　　しシスｙへ 第８図 ド′Ｐ行ａ’＋♀ニー〜のり一訴 へ　Σ　　　　　　　　　ｇ　　３ 、、＋　　（更　　　匡 （？Ｃ≧二二 第１１図 笛１２図

Claims (1)

1. 【特許請求の範囲】 （１）デジタルデータを転送するための一対のデータバ
   スと、該データバスに各々接続された一対のデジタル処
   理手段と、該一対のデジタル処理手段の動作を予めプロ
   グラムされた手順に従って同時に制御する制御手段とを
   備えたデジタル信号処理装置に於いて、前記デジタル処
   理手段は、外部接続される記憶装置の特定メモリ領域を
   巡回してアクセスするためのアドレスデータを記憶する
   記憶手段と、前記アドレスデータをインクリメントある
   いはデクリメントし、その結果が前記特定メモリ領域の
   境界であるときに所定値を演算結果として出力する動作
   を単一の命令で実行する演算手段と、該演算手段の演算
   結果に前記特定メモリ領域の先頭アドレスデータを加算
   し前記記憶装置の実アドレスデータを得る加算手段とを
   備え、更に、前記加算手段で得られた実アドレスデータ
   を前記データバスを介して入力し外部接続された記憶装
   置に印加する外部メモリインターフェイス手段が前記デ
   ータバスに接続されることを特徴とするデジタル信号処
   理装置。 （２）請求項第１項に於いて、前記外部メモリインター
   フェイス手段は外部接続された記憶装置がＤ−ＲＡＭの
   場合に、印加する実アドレスデータにより前記特定メモ
   リ領域が一巡アクセスする間に少なくとも特定メモリ領
   域以外の領域がリフレッシュされるように前記実アドレ
   スデータを出力することを特徴とするデジタル信号処理
   装置。 （３）外部接続された記憶装置の特定メモリ領域をアク
   セスするためのアドレスデータを内部の記憶手段から読
   み出してインクリメントあるいはデクリメントし、該イ
   ンクリメントあるいはデクリメントの結果が前記特定メ
   モリ領域の境界であるとき所定値を演算結果として出力
   する動作を単一の命令の実行サイクルで行う第１ステッ
   プと、該第１ステップの結果を前記記憶手段に転送する
   第２ステップと、前記第１ステップの結果に前記特定メ
   モリ領域の先頭アドレスデータを加算する第３ステップ
   と、該第３ステップの結果を外部メモリインターフェイ
   ス手段に送出する第４ステップを備えたことを特徴とす
   る信号処理方法。 （４）デジタルデータを転送するための一対のデータバ
   スと、該データバスに各々接続された一対のデジタル処
   理手段と、該一対のデジタル処理手段の動作を予めプロ
   グラムされた手順に従って同時に制御する制御手段とを
   備えたデジタル信号処理装置に於いて、前記デジタル処
   理手段は各々、定数「１」、「１」より小さい定数「ａ
   」、及び「１」より大きい定数「ｂ」を記憶する記憶手
   段と、該記憶手段及び前記データバスに接続された乗算
   手段及び演算手段とを備え、更に、前記デジタル処理手
   段の乗算及び演算の結果、オーバーフローが生じたこと
   を保持するオーバーフローフラグ手段を設け、該オーバ
   ーフローフラグ手段の内容に基いて前記定数「１」、「
   ａ」、あるいは、「ｂ」を選択し、該選択された定数の
   乗算結果と入力されたデジタルデータの乗算を行うこと
   を特徴とするデジタル信号処理装置。 （５）請求項第４項に於いて、前記オーバーフローフラ
   グ手段は、入力されたデジタルデータと乗算された定数
   の乗算後リセットされることを特徴とするデジタル信号
   処理装置。（６）請求項第４項に於いて、前記一対のデ
   ータバスに入力されるデジタルデータは、所定周波数で
   サンプリングされＡ−Ｄ変換された右チャンネルと左チ
   ャンネルのオーディオ信号であり、前記デジタルデータ
   と定数の乗算により入力レベルの調整を行うことを特徴
   とするデジタル信号処理装置。 （７）外部から入力されたデジタルデータと係数を乗算
   し、オーバーフローフラグをリセットする第１ステップ
   と、該第１ステップの乗算結果を用いて所定の乗算ある
   いは演算を行い、該乗算あるいは演算でオーバーフロー
   フラグがセットされたとき最大値あるいは最小値を出力
   データとして設定する第２ステップと、前記オーバーフ
   ローフラグに基いて定数「１」、「１」より小さい定数
   「ａ」、あるいは、「１」より大きい定数「ｂ」を選択
   して前記係数に乗算し、新しい係数を計算する第３ステ
   ップとを備え、前記第２ステップでオーバーフローが無
   くなるまで入力されたデジタルデータのレベル調整を行
   うことを特徴とするデジタル信号処理方法。 （８）請求項第７項に於いて、外部から入力されたデジ
   タルデータは、所定周波数でサンプリングされＡ−Ｄ変
   換された右チャンネルと左チャンネルのオーディオ信号
   であることを特徴とするデジタル信号処理方法。 （９）デジタルデータを転送するための一対のデータバ
   スと、該データバスに各々接続された一対のデジタル処
   理手段と、該一対のデジタル処理手段の動作を予めプロ
   グラムされた手順に従って同時に制御する制御手段とを
   備えたデジタル信号処理装置に於いて、外部から印加さ
   れるデジタルデータを外部から印加される制御信号に基
   いて入力するレジスタ手段と、該レジスタ手段に入力さ
   れたデジタルデータを順次複数保持し、外部から印加さ
   れたデータの転送終了を示す信号に基いて前記保持した
   複数のデジタルデータを前記一対のデータバスに送出す
   る保持手段と、前記一対のデータバスに送出された処理
   済データを保持し、外部に出力する出力レジスタ手段と
   を備えたインターフェイス手段を設けたことを特徴とす
   るデジタル信号処理装置。 （１０）請求項第９項に於いて、前記一対のデジタル処
   理手段は、各々、前記インターフェイス手段からデータ
   バスに送出されたデータを記憶する記憶手段と該記憶手
   段のアドレスを指定するアドレス指定手段を有し、前記
   制御回路は、前記インターフェイス手段の前記保持手段
   からデジタルデータを前記一対のデータバスに送出させ
   るための命令の実行回数を制御するためのループカウン
   タ手段を有し、更に、前記一対のデータバスの一方又は
   両方に接続され、前記各々の記憶手段の記憶動作を制御
   する記憶制御レジスタ手段を設け、前記インターフェイ
   ス手段内の前記保持手段から最初に送出されたデータが
   前記アドレス指定手段、ループカウンタ手段及び記憶制
   御レジスタ手段に保持されることを特徴とするデジタル
   信号処理装置。 （１１）請求項第１０項に於いて、前記一対のデジタル
   処理手段は、所定周波数でサンプリングされＡ−Ｄ変換
   された右チャンネルと左チャンネルのオーディオ信号を
   処理するデジタルフィルタを構成し、前記インターフェ
   イス手段から前記一対のデータバスに送出されるデータ
   は前記デジタルフィルタを構成するための係数データで
   あることを特徴とするデジタル信号処理装置。 （１２）デジタルデータを記憶する一対の記憶手段をア
   ドレスするアドレスデータ、前記デジタルデータを前記
   一対の記憶手段に転送する動作回数を示すループデータ
   、及び、前記一対の記憶手段の記憶動作を指示する記憶
   手段指示データから成る複合データをインターフェイス
   手段から取り出し、前記一対の記憶手段のアドレス指定
   をするアドレス指定手段と前記デジタルデータの転送を
   制御する制御手段に設けられたループカウンタ手段と前
   記一対の記憶手段の各々の記憶動作を制御する記憶制御
   レジスタ手段とに前記複合データの各々をセットする第
   １ステップと、前記ループカウンタ手段にセットされた
   回数だけ前記インターフェイス手段からデジタルデータ
   を取り出して前記一対の記憶手段に転送し、前記記憶制
   御レジスタにセットされた内容に基いて前記記憶手段に
   転送されたデジタルデータを記憶させる第２ステップと
   を備えたことを特徴とするデジタル信号処理方法。 （１３）請求項第１２項に於いて、前記第２ステップで
   前記インターフェイス手段から取り出されるデジタルデ
   ータは、所定周波数でサンプリングされＡ−Ｄ変換され
   た右チャンネルと左チャンネルのデジタルデータを処理
   する一対のデジタルフィルタを構成するための係数デー
   タであることを特徴とするデジタル信号処理方法。 （１４）デジタルデータを転送するための一対のデータ
   バスと、該データバスに各々接続された一対のデジタル
   処理手段と、該一対のデジタル処理手段の動作を予めプ
   ログラムされた手順に従って同時に制御する制御手段と
   を備えたデジタル信号処理装置に於いて、前記一対のデ
   ータバス間にデジタルデータ交換手段を設けたことを特
   徴とするデジタル信号処理装置。 （１５）請求項第１４項に於いて、前記デジタルデータ
   交換手段は、一方のデータバスに送出されたデジタルデ
   ータを保持し他方のデータバスに出力する第１レジスタ
   手段と他方のデータバスに送出されたデジタルデータを
   保持し一方のデータバスに出力する第２レジスタ手段か
   ら構成され、前記第１及び第２のレジスタ手段の動作が
   同時に行われることを特徴とするデジタル信号処理装置
   。 （１６）デジタルデータを転送するための一対のデータ
   バスと、該データバスに各々接続された一対のデジタル
   処理手段と、該一対のデジタル処理手段の動作を予めプ
   ログラムされた手順に従って同時に制御する制御手段と
   を備えたデジタル信号処理装置に於いて、前記制御手段
   は、命令コードの組み合わされたプログラムを記憶する
   プログラムメモリ手段と、該プログラムメモリ手段のア
   ドレスを指定するプログラムカウンタ手段と、前記プロ
   グラムメモリ手段から読み出された命令コードを解読し
   、制御信号を出力するデコーダ手段と、前記一対のデー
   タバスの一方あるいは両方に接続されジャンプ先アドレ
   スの設定されるジャンプアドレスレジスタ手段と、該ジ
   ャンプアドレスレジスタ手段に設定されたアドレスを前
   記プログラムカウンタに選択的に印加するマルチプレク
   サ手段とを備え、外部からジャンプ先アドレスを設定可
   能としたことを特徴とするデジタル信号処理装置。 （１７）請求項第１６項に於いて、前記ジャンプアドレ
   スレジスタ手段は、ジャンプ命令実行時、あるいは、条
   件分岐命令の実行時に選択されることを特徴とするデジ
   タル信号処理装置。 （１８）デジタルデータを転送するための一対のデータ
   バスと、該データバスに各々接続された一対のデジタル
   処理手段と、該一対のデジタル処理手段の動作を予めプ
   ログラムされた手順に従って同時に制御する制御手段と
   を備えたデジタル信号処理装置に於いて、前記デジタル
   処理手段は、各々乗算手段及び演算手段を備え、該乗算
   手段及び演算手段の動作結果が所定の条件となったとき
   にセットされる複数対のフラグ手段と、前記一対のデー
   タバスの一方あるいは両方に接続された条件設定レジス
   タ手段と、該条件設定レジスタ手段の内容に基いて前記
   複数対のフラグ手段の出力を選択し、前記制御手段にジ
   ャンプ制御信号を出力する選択手段とを備えた条件分岐
   制御手段を設けたことを特徴とするデジタル信号処理装
   置。 （１９）請求項第１８項に於いて、前記複数対のフラグ
   手段のうち少なくとも一対は、条件分岐命令の実行後に
   実行される所定命令によってリセットされることを特徴
   とするデジタル信号処理装置。 （２０）請求項第１９項に於いて、前記複数対のフラグ
   手段のうち少なくとも一対は、前記乗算手段あるいは演
   算手段の動作結果が最大値あるいは最小値を越えたとき
   にセットされるオーバーフローフラグであることを特徴
   とするデジタル信号処理装置。