JPS60195657A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
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- JPS60195657A JPS60195657A JP59049141A JP4914184A JPS60195657A JP S60195657 A JPS60195657 A JP S60195657A JP 59049141 A JP59049141 A JP 59049141A JP 4914184 A JP4914184 A JP 4914184A JP S60195657 A JPS60195657 A JP S60195657A
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- JP
- Japan
- Prior art keywords
- data
- buffer circuit
- transmission
- transferred
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- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、信号処理技術さらにはデータ処理システム
におけるシリアルコミュニケーション方式に適用して有
効な技術に関し、例えばマイクロコンピータシステムの
ようなデータ処理システムにおけるシリアルＩ１０装置
に利用して有効な技術に関する。
におけるシリアルコミュニケーション方式に適用して有
効な技術に関し、例えばマイクロコンピータシステムの
ようなデータ処理システムにおけるシリアルＩ１０装置
に利用して有効な技術に関する。
［背景技術］
マイクロコンピータと周辺装置との間のデータ転送方式
としては、複数ビットのデータを並列に転送するパラレ
ル方式と、１ビツトずつ順番に転送するシリアル方式と
がある。さらに、シリアル方式においても、クロック信
号に同期してデータの転送を行なうクロック同期式のも
のと非同期式（調歩同期式）のものとがある。
としては、複数ビットのデータを並列に転送するパラレ
ル方式と、１ビツトずつ順番に転送するシリアル方式と
がある。さらに、シリアル方式においても、クロック信
号に同期してデータの転送を行なうクロック同期式のも
のと非同期式（調歩同期式）のものとがある。
非同期式のシリアル転送方式においては、第１図に示す
ように、先頭に１ビツトの”Ｏ”（スペース）なるスタ
ートビットＢｓｔａｒｔを有し、続いて例えば８ビツト
のデータ部分があり、最後に２ビツトの０１ ｔＴ （
マーク）からなるストップビットＢｓｔｏｐを有する信
号が１フレームのデータとして送受信される。
ように、先頭に１ビツトの”Ｏ”（スペース）なるスタ
ートビットＢｓｔａｒｔを有し、続いて例えば８ビツト
のデータ部分があり、最後に２ビツトの０１ ｔＴ （
マーク）からなるストップビットＢｓｔｏｐを有する信
号が１フレームのデータとして送受信される。
ところが、従来の非同期式のシリアル転送を行なうよう
にされたマイクロコンピータシステムでは、１フレーム
のデータを１バイトの受信データレジスタに取り込んで
受信が完了すると、受信したデータをマイクロプロセッ
サ（以下ＣＰＵと称する）が内部のアキュームレータの
ようなレジスタに読み込み、何らかの処理をしてから次
のデータの受信を受け付ける。また、送信時にも送信す
べきデータをメモリから一旦アキュームレータに読み込
んでから、これを送信レジスタに転送して送信させるよ
うにされていた（日立製作所発行：８／１６ビツトマイ
クロコンピータ、８２年９月号第６６〜６８頁、７５２
〜７５４頁）そのため、上記メモリあるいは受信レジス
タからアキュームレータへのデータの読み込みおよびア
キュームレータからメモリあるいは送信レジスタへのデ
ータの転送をプログラムに従って実行させなければなら
ない。その結果、ソフトウェアの負担が大きくなり、ス
ループットが低下してしまうという問題点がある。
にされたマイクロコンピータシステムでは、１フレーム
のデータを１バイトの受信データレジスタに取り込んで
受信が完了すると、受信したデータをマイクロプロセッ
サ（以下ＣＰＵと称する）が内部のアキュームレータの
ようなレジスタに読み込み、何らかの処理をしてから次
のデータの受信を受け付ける。また、送信時にも送信す
べきデータをメモリから一旦アキュームレータに読み込
んでから、これを送信レジスタに転送して送信させるよ
うにされていた（日立製作所発行：８／１６ビツトマイ
クロコンピータ、８２年９月号第６６〜６８頁、７５２
〜７５４頁）そのため、上記メモリあるいは受信レジス
タからアキュームレータへのデータの読み込みおよびア
キュームレータからメモリあるいは送信レジスタへのデ
ータの転送をプログラムに従って実行させなければなら
ない。その結果、ソフトウェアの負担が大きくなり、ス
ループットが低下してしまうという問題点がある。
また、通信速度が速くなり、マイクロコンピータが受信
したデータを処理している最中に続けて２フレ一ム以上
のデータが送られてくると、２フレームのうち初めの１
フレームのデータが失なわれる（後から来たデータでぬ
りかえられる）いわゆるオーバーランエラーを起こして
しまう。これを防ぐには、ＣＰＵが先のデータを処理し
ている間は続けて２フレ一ム以上のデータを送って来な
いようにＣＰＵの側からデータの送信元へＲＴＳ（リク
エスト・ツー・センド）信号のような適当な信号を送っ
てやる必要がある。そのため、通信速度がＣＰＵの処理
能力およびソフトウェアにより制限を受けるという不都
合がある。
したデータを処理している最中に続けて２フレ一ム以上
のデータが送られてくると、２フレームのうち初めの１
フレームのデータが失なわれる（後から来たデータでぬ
りかえられる）いわゆるオーバーランエラーを起こして
しまう。これを防ぐには、ＣＰＵが先のデータを処理し
ている間は続けて２フレ一ム以上のデータを送って来な
いようにＣＰＵの側からデータの送信元へＲＴＳ（リク
エスト・ツー・センド）信号のような適当な信号を送っ
てやる必要がある。そのため、通信速度がＣＰＵの処理
能力およびソフトウェアにより制限を受けるという不都
合がある。
［発明の目的］
この発明の目的は、従来に比べて顕著な効果を奏する信
号処理技術を提供することにある。
号処理技術を提供することにある。
この発明の他の目的は、例えばシリアル転送方式が採用
されたマイクロコンピータシステムにおいて、ソフトウ
ェアの負担を軽＜シ、スループットを向上させるととも
に、送受信処理を高速化できるようにすることにある。
されたマイクロコンピータシステムにおいて、ソフトウ
ェアの負担を軽＜シ、スループットを向上させるととも
に、送受信処理を高速化できるようにすることにある。
この発明の更に他の目的は、データ転送後にいつでもＣ
ＰＵが既にデータが転送されているか否かを確認できる
ようにしてシステムの機能を向上させることにある。
ＰＵが既にデータが転送されているか否かを確認できる
ようにしてシステムの機能を向上させることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明かにな
るであろう。
ついては１本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、この発明は、１バイトの受信データレジスタ
および送信データレジスタの代わりに、複数個の１バイ
トレジスタを多段接続して、ＦｉＦＯ（ファーストイン
・ファーストアウト）構成としたバッファ回路を設ける
ことにより、ＣＰＵからの命令によってアキュームレー
タを介することなく上記バッファ回路とメモリとの間で
、直接複数バイトのデータをブロック転送できるように
して、ソフトウェアの負担を軽くし、スループットおよ
び通信速度を向上させるという上記目的を達成するもの
である。
および送信データレジスタの代わりに、複数個の１バイ
トレジスタを多段接続して、ＦｉＦＯ（ファーストイン
・ファーストアウト）構成としたバッファ回路を設ける
ことにより、ＣＰＵからの命令によってアキュームレー
タを介することなく上記バッファ回路とメモリとの間で
、直接複数バイトのデータをブロック転送できるように
して、ソフトウェアの負担を軽くし、スループットおよ
び通信速度を向上させるという上記目的を達成するもの
である。
また、この発明は、メモリから送信データバッファ回路
へのデータ転送命令によって読み出されたメモリセルを
セットもしくはリセットさせる機能を設けることによっ
て、メモリの所定のエリアをアクセスすることによりＣ
ＰＵがいつでも既にデータが転送されているか否かを確
認できるようにするという上記目的を達成するものであ
る。
へのデータ転送命令によって読み出されたメモリセルを
セットもしくはリセットさせる機能を設けることによっ
て、メモリの所定のエリアをアクセスすることによりＣ
ＰＵがいつでも既にデータが転送されているか否かを確
認できるようにするという上記目的を達成するものであ
る。
以下図面を用いてこの発明を具体的に説明する。
［実施例］
第２図は、本発明を非同期式のシリアルＩ１０を備えた
シングルチップマイコンに適用した場合の一実施例を示
す。図中鎖線Ａで囲まれたマイクロコンピータユニット
（以下ＭＣＵと称する）は、特に制限されないがシリコ
ンのような１個の半導体チップ上に形成される。
シングルチップマイコンに適用した場合の一実施例を示
す。図中鎖線Ａで囲まれたマイクロコンピータユニット
（以下ＭＣＵと称する）は、特に制限されないがシリコ
ンのような１個の半導体チップ上に形成される。
図において、１は適当な順路回路を有するコントローラ
とＡＬＵ （演算論理ユニット）およびプログラムカウ
ンタやアキュームレータ等のレジスタ類とからなるＣＰ
Ｕ （マイクロプロセッサ）である、このＣＰＵＩには
内部バス２を介してプログラムが格納されたＲＯＭ （
リード・オンリ・メモ、す）３やＲＡＭ （ランダム・
アクセス・メモリ）４のような記憶装置と、シリアルｌ
１０５が接続されている。
とＡＬＵ （演算論理ユニット）およびプログラムカウ
ンタやアキュームレータ等のレジスタ類とからなるＣＰ
Ｕ （マイクロプロセッサ）である、このＣＰＵＩには
内部バス２を介してプログラムが格納されたＲＯＭ （
リード・オンリ・メモ、す）３やＲＡＭ （ランダム・
アクセス・メモリ）４のような記憶装置と、シリアルｌ
１０５が接続されている。
シリアルｌ１０５は、上記内部バス２に接続された送信
データバッファ回路６と、同じく内部バス２に接続され
た受信データバッファ回路７と、上記送信データバッフ
ァ回路６に接続され１ワード（例えば８ビツト）のデー
タを保持可能な送信シフトレジスタ８と、上記受信デー
タバッファ回路７に接続され同じく１ワードのデータを
保持可能な受信シフトレジスタ９とを備えている。
データバッファ回路６と、同じく内部バス２に接続され
た受信データバッファ回路７と、上記送信データバッフ
ァ回路６に接続され１ワード（例えば８ビツト）のデー
タを保持可能な送信シフトレジスタ８と、上記受信デー
タバッファ回路７に接続され同じく１ワードのデータを
保持可能な受信シフトレジスタ９とを備えている。
特に制限されないが、上記送信データバッファ回路６お
よび受信データバッファ回路７は、各々１ワードのデー
タを保持可能″な例えば４個のレジスタが多段接続され
、ＦｉＦｏ構成されている。
よび受信データバッファ回路７は、各々１ワードのデー
タを保持可能″な例えば４個のレジスタが多段接続され
、ＦｉＦｏ構成されている。
つまり、内部バス２より送信データバッファ回路６へ格
納された４ワードのデータは、格納された順序で送信シ
フトレジスタ８へ転送され、また受信端子Ｒｘより受信
シフトレジスタ９へ入って来たデータは１ワードずつ受
信データバッファ回路７へ転送されて保持され、入って
来た順序で内部バス２へはき出されるようにされている
。
納された４ワードのデータは、格納された順序で送信シ
フトレジスタ８へ転送され、また受信端子Ｒｘより受信
シフトレジスタ９へ入って来たデータは１ワードずつ受
信データバッファ回路７へ転送されて保持され、入って
来た順序で内部バス２へはき出されるようにされている
。
また、１１はチップに外付けされた水晶振動子を備えた
発振回路、１２はこの発振回路１１から出力される発振
信号を適当に分周してシステム内のクロック信号ＣＬＫ
やサンプリングクロックＳＣＬ等を形成する分周回路で
ある。
発振回路、１２はこの発振回路１１から出力される発振
信号を適当に分周してシステム内のクロック信号ＣＬＫ
やサンプリングクロックＳＣＬ等を形成する分周回路で
ある。
そして、この実施例では送信時にＣＰＵＩからロード命
令が出され、かつ最初のデータの格納さ九ているＲＡＭ
４内の所定のアドレスを示す信号が内部バス２に出力さ
れると、ＲＡＭ４がアクセスされて所望のデータが読み
出される。そして送信データバッファ回路６の段数に応
じたワード数（実施例では４゛ワード）のデータが内部
バス２に出力され、これが直接上記送信データバッファ
回路６内に次々と取り込まれる。送信データバッファ回
路６内に取り込まれたデータは、分局回路１２から供給
される適当なりロック信号に周期して自動的に１ワード
ずつ送信シフトレジスタ８に転送される。この際、ＣＰ
ＵＩが上記ロード命令を出しさえすれば、１ブロック分
のデータがＲＡＭ ４から読み出され、内部バス２を介
して送信データバッファ回路６に転送されるので、その
間ＣＰＵ１は他の処理に移ることができる。
令が出され、かつ最初のデータの格納さ九ているＲＡＭ
４内の所定のアドレスを示す信号が内部バス２に出力さ
れると、ＲＡＭ４がアクセスされて所望のデータが読み
出される。そして送信データバッファ回路６の段数に応
じたワード数（実施例では４゛ワード）のデータが内部
バス２に出力され、これが直接上記送信データバッファ
回路６内に次々と取り込まれる。送信データバッファ回
路６内に取り込まれたデータは、分局回路１２から供給
される適当なりロック信号に周期して自動的に１ワード
ずつ送信シフトレジスタ８に転送される。この際、ＣＰ
ＵＩが上記ロード命令を出しさえすれば、１ブロック分
のデータがＲＡＭ ４から読み出され、内部バス２を介
して送信データバッファ回路６に転送されるので、その
間ＣＰＵ１は他の処理に移ることができる。
送信シフトレジスタ８は、分周回路１２からの適当なり
ロックに同期して１ビツトずつシフト動作して、送信端
子Ｔｘに対し８ビツトのデータをシリアルに出力する。
ロックに同期して１ビツトずつシフト動作して、送信端
子Ｔｘに対し８ビツトのデータをシリアルに出力する。
この際、送信シフトレジスタ８は、転送データの先頭に
ＬＬ Ｏ１１のスタートビットＢｓｔａｒｔを付加し、
データの最後には“１″のストップビットＢｓｔｏｐを
付加して１フレームのデータ信号として送信端子Ｔｘに
出力する。
ＬＬ Ｏ１１のスタートビットＢｓｔａｒｔを付加し、
データの最後には“１″のストップビットＢｓｔｏｐを
付加して１フレームのデータ信号として送信端子Ｔｘに
出力する。
一方、非同期式のシリアル転送方式が採用されたマイク
ロコンピュータシステムにおいては、フロッピーディス
クドライバ等の周辺装置からＭＣＵに対して、先頭にス
タートピッＩ”Ｂｓｔａｒｔを有し終端に２ビツトのス
トップビットＢｓｔ。
ロコンピュータシステムにおいては、フロッピーディス
クドライバ等の周辺装置からＭＣＵに対して、先頭にス
タートピッＩ”Ｂｓｔａｒｔを有し終端に２ビツトのス
トップビットＢｓｔ。
ｐを有する第１図に示すようなデータ信号が送られてく
る。
る。
すると、上記受信シフトレジスタ９は、上記スタートビ
ットＢｓｔａｒｔの立下がりエツジを検出して、その後
に続く８ビツトのようなデータをボーレートすなわちデ
ータ転送速度に応じた速度で動作して取り込む。この受
信シフトレジスタ９は、上記分周回路１２から出力され
るサンプリングクロックＳＣＬによってボーレートに比
例した速度で動作される。
ットＢｓｔａｒｔの立下がりエツジを検出して、その後
に続く８ビツトのようなデータをボーレートすなわちデ
ータ転送速度に応じた速度で動作して取り込む。この受
信シフトレジスタ９は、上記分周回路１２から出力され
るサンプリングクロックＳＣＬによってボーレートに比
例した速度で動作される。
受信シフトレジスタ９に受信されたｌワードのデータは
、自動的に受信データバッファ回路７へ転送される。受
信データバッファ回路７が一杯になる（実施例では４ワ
ードのデータが取り込まれる）と、一杯になったことを
知らせる割り込み信号ＩＲＱがシリアルｌ１０５からＣ
ＰＵＩに対して供給される。すると、ＣＰＵＩはこれを
受けて、ストア命令を出して、受信データバッファ回路
７のデータを入って来た順序でまとめてＲＡＭ４へ転送
させ、ＲＡＭ４内の所望のエリアにそのデータを格納す
る。
、自動的に受信データバッファ回路７へ転送される。受
信データバッファ回路７が一杯になる（実施例では４ワ
ードのデータが取り込まれる）と、一杯になったことを
知らせる割り込み信号ＩＲＱがシリアルｌ１０５からＣ
ＰＵＩに対して供給される。すると、ＣＰＵＩはこれを
受けて、ストア命令を出して、受信データバッファ回路
７のデータを入って来た順序でまとめてＲＡＭ４へ転送
させ、ＲＡＭ４内の所望のエリアにそのデータを格納す
る。
従って、ＣＰＵＩは受信データバッファ回路７が受信デ
ータで一杯になるまで他の処理を行なうことができる。
ータで一杯になるまで他の処理を行なうことができる。
これによって、ソフトウェアの負担が軽減され、スルー
プットおよび通信速度が向上される。
プットおよび通信速度が向上される。
さらに、この実施例では、ＲＡＭ４のリセット回路１０
が設けられており、例えばＲＡＭ４の出力あるいはＣＰ
ＵＩからのロード命令を受けて読み出されたデータの入
っていた番地のメモリセルにリセットをかけて′０″を
書き込んでやるようにされている。
が設けられており、例えばＲＡＭ４の出力あるいはＣＰ
ＵＩからのロード命令を受けて読み出されたデータの入
っていた番地のメモリセルにリセットをかけて′０″を
書き込んでやるようにされている。
そのため、ＲＡＭ４から送信すべきデータが読み出され
ると、その後そのデータが入っていたエリアはすべて０
″にリセットされる。その結果、ＣＰＵＩはＲＡＭ４内
の所定のエリアのデータを読み出してその内容をチェッ
クすることにより、いつでもＲＡＭ内のデータが転送済
みであるか否かを知ることができる。上記の場合、読み
出されたメモリセルにリセットをかけてＩＩ Ｏ１１に
してやる代わりに、１１１ ＴＪにセットしてやるよう
にしてもよい。
ると、その後そのデータが入っていたエリアはすべて０
″にリセットされる。その結果、ＣＰＵＩはＲＡＭ４内
の所定のエリアのデータを読み出してその内容をチェッ
クすることにより、いつでもＲＡＭ内のデータが転送済
みであるか否かを知ることができる。上記の場合、読み
出されたメモリセルにリセットをかけてＩＩ Ｏ１１に
してやる代わりに、１１１ ＴＪにセットしてやるよう
にしてもよい。
なお、図示しないが、このシリアルｌ１０５内には、一
般に第１図の信号のデータの部分が引き延ばされてしま
ったような場合に、スタートビットの立下がり検出後一
定時間後に来るべきストップビットを検出しなかったと
きこれをフレーミングエラーとし、そのデータを受信デ
ータバッファ回路７へ転送しないようにするエラー検出
回路を設けることができる。
般に第１図の信号のデータの部分が引き延ばされてしま
ったような場合に、スタートビットの立下がり検出後一
定時間後に来るべきストップビットを検出しなかったと
きこれをフレーミングエラーとし、そのデータを受信デ
ータバッファ回路７へ転送しないようにするエラー検出
回路を設けることができる。
また、上記実施例では、本発明を非同期式のシリアルＩ
１０を有するシステムに適用したものについて説明した
が、この発明はこれに限定されるものでなく、同期式の
シリアルＩ１０を有するシステムにも適用できるもので
ある。
１０を有するシステムに適用したものについて説明した
が、この発明はこれに限定されるものでなく、同期式の
シリアルＩ１０を有するシステムにも適用できるもので
ある。
さらに、上記実施例では、−例としてシングルチップマ
イコンに適用したものを説明したが、この発明は通常の
マイクロコンピュータシステムを構成するインターフェ
ース用のＩ１０チップにも適用できるものである。
イコンに適用したものを説明したが、この発明は通常の
マイクロコンピュータシステムを構成するインターフェ
ース用のＩ１０チップにも適用できるものである。
［効果］
（１）シリアルＩ１０を備えたシステムにおいて、１バ
イトのデータを保持可能な受信シフトレジスタおよび送
信シフトレジスタと、複数個の１バイトレジスタを多段
接続してＦｉＦｏ構成とした送信データバッファ回路お
よび受信データバッファ回路を設けてなるので、ＣＰＵ
からの命令によってアキュームレータを介することなく
、上記バッファ回路とメモリとの間で直接複数バイトの
データをブロック転送できるようになるという作用によ
り、ソフトウェアの負担が軽減されスループットおよび
通信速度が向上されるという効果がある。
イトのデータを保持可能な受信シフトレジスタおよび送
信シフトレジスタと、複数個の１バイトレジスタを多段
接続してＦｉＦｏ構成とした送信データバッファ回路お
よび受信データバッファ回路を設けてなるので、ＣＰＵ
からの命令によってアキュームレータを介することなく
、上記バッファ回路とメモリとの間で直接複数バイトの
データをブロック転送できるようになるという作用によ
り、ソフトウェアの負担が軽減されスループットおよび
通信速度が向上されるという効果がある。
（２）シリアル■／○を備′えたシステムにおいて、メ
モリから送信データバッファ回路へのデータ転送命令に
よって読み出されたメモリセルをセットもしくはリセッ
トさせる機能を設けるようにしたので、送信Ｑ際、デー
タが読み出される前と後でメモリの内容が変化するとい
う作用により、メモリの所定のエリアをアクセスするこ
とによりＣＰＵがいつでも既にデータが転送されている
か否かを確認できるようになるという効果がある。
モリから送信データバッファ回路へのデータ転送命令に
よって読み出されたメモリセルをセットもしくはリセッ
トさせる機能を設けるようにしたので、送信Ｑ際、デー
タが読み出される前と後でメモリの内容が変化するとい
う作用により、メモリの所定のエリアをアクセスするこ
とによりＣＰＵがいつでも既にデータが転送されている
か否かを確認できるようになるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
送信データバッファ回路および受信データバッファ回路
がそれぞれ４段構成にされているが、段板は４段に限定
されず、任意の段数すなわち３段あるいは５段以上であ
ってもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
送信データバッファ回路および受信データバッファ回路
がそれぞれ４段構成にされているが、段板は４段に限定
されず、任意の段数すなわち３段あるいは５段以上であ
ってもよい。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タシステムに適用した場合について説明したが、この発
明はこれに限定されるものではなく、シリアル通信用イ
ンターフェースを持つすべてのシステムに適用できるも
のである。
をその背景となった利用分野であるマイクロコンピュー
タシステムに適用した場合について説明したが、この発
明はこれに限定されるものではなく、シリアル通信用イ
ンターフェースを持つすべてのシステムに適用できるも
のである。
例えば、フロッピーディスクドライバあるいはＣＲＴデ
ィスプレイ等の周辺装置を備えたパーソナルコンピュー
タやコンソールタイプライタを備えたシステム開発装置
のように、ＣＰＵと周辺装置との間でシリアル通信を行
なう場合、あるいは、データターミナルやキャッシュレ
ジスタシステムのように端末機と中央の大型コンピュー
タをオンラインで結んでシリアル通信を行なう場合やコ
ンピュータ同士でシリアル通信を行なう場合、さらには
音響カプラを用いてシリアル通信を行なうようにされた
システム等にも応用できるものである。
ィスプレイ等の周辺装置を備えたパーソナルコンピュー
タやコンソールタイプライタを備えたシステム開発装置
のように、ＣＰＵと周辺装置との間でシリアル通信を行
なう場合、あるいは、データターミナルやキャッシュレ
ジスタシステムのように端末機と中央の大型コンピュー
タをオンラインで結んでシリアル通信を行なう場合やコ
ンピュータ同士でシリアル通信を行なう場合、さらには
音響カプラを用いてシリアル通信を行なうようにされた
システム等にも応用できるものである。
第１図は、非同期式のシリアル通信の際に送信される信
号の波形を示す説明図、 第２図は、本発明に係るシリアルＩ１０装置を備えたシ
ングルチップマイコンの一実施例を示すブロック図であ
る。 １・・・・ＣＰＵ（マイクロプロセッサ）、２°°゛。 内部バス、４・・・・メモリ（ＲＡＭ）、５・・・・シ
リアルＩ１０．６・・・・送信データバッファ回路、７
・・・・受信データバッファ回路、８・・・・送信シフ
トレジスタ、９・・・・受信シフトレジスタ、１０・・
・・リセット回路、Ｒｘ・・・・受信端子、Ｔｘ・・・
・送信端子。
号の波形を示す説明図、 第２図は、本発明に係るシリアルＩ１０装置を備えたシ
ングルチップマイコンの一実施例を示すブロック図であ
る。 １・・・・ＣＰＵ（マイクロプロセッサ）、２°°゛。 内部バス、４・・・・メモリ（ＲＡＭ）、５・・・・シ
リアルＩ１０．６・・・・送信データバッファ回路、７
・・・・受信データバッファ回路、８・・・・送信シフ
トレジスタ、９・・・・受信シフトレジスタ、１０・・
・・リセット回路、Ｒｘ・・・・受信端子、Ｔｘ・・・
・送信端子。
Claims (1)
- １．１ワードのデータを保持可能な送信シフトレジスタ
および受信シフトレジスタと、各々ｌワードのデータを
保持可能なレジスタが複数個接続され、格納された順序
でデータを上記送信データレジスタへ転送するための送
信データバッファ回路と、同じく各々１ワードのデータ
を保持可能なレジスタが複数個接続され、上記受信シフ
トレジスタから送られて来るデータを順次保持し入って
来た順序でデータをはき出すようにされた受信データバ
ッファ回路とを有するシリアルＩ１０装置を備え、制御
手段からの転送命令に基づいてメモリ内の所望のデータ
をまとめて上記送信データバッファ回路へ転送し、ある
いは上記受信データバッファ回路に入ったデータをまと
めてメモリ内の所望のエリアに転送するようにされてな
ることを特徴とするデータ処理システム。 ２、上記転送命令によるメモリから上記送信データバッ
ファ回路へのデータ転送が行なわれる際に、転送データ
が読み出されたメモリ内のエリアがすべてＨＯｒｒもし
くはＬＬ Ｉ Ｉ＋にリセットされるようにされてなる
ことを特徴とする特許請求の範囲第１項記載のデータ処
理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049141A JPH0652517B2 (ja) | 1984-03-16 | 1984-03-16 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049141A JPH0652517B2 (ja) | 1984-03-16 | 1984-03-16 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60195657A true JPS60195657A (ja) | 1985-10-04 |
| JPH0652517B2 JPH0652517B2 (ja) | 1994-07-06 |
Family
ID=12822802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049141A Expired - Lifetime JPH0652517B2 (ja) | 1984-03-16 | 1984-03-16 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652517B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264486A (ja) * | 1985-05-18 | 1986-11-22 | Hitachi Maxell Ltd | Ｉｃカ−ドのリ−ダ−・ライタ− |
| JPH01179515A (ja) * | 1988-01-11 | 1989-07-17 | Sanyo Electric Co Ltd | デジタル信号処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311539A (en) * | 1976-07-19 | 1978-02-02 | Fujitsu Ltd | Information transfer system |
| JPS5588118A (en) * | 1978-12-27 | 1980-07-03 | Fujitsu Ltd | Buffer read system |
| JPS5720034U (ja) * | 1980-07-08 | 1982-02-02 |
-
1984
- 1984-03-16 JP JP59049141A patent/JPH0652517B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311539A (en) * | 1976-07-19 | 1978-02-02 | Fujitsu Ltd | Information transfer system |
| JPS5588118A (en) * | 1978-12-27 | 1980-07-03 | Fujitsu Ltd | Buffer read system |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61264486A (ja) * | 1985-05-18 | 1986-11-22 | Hitachi Maxell Ltd | Ｉｃカ−ドのリ−ダ−・ライタ− |
| JPH0731720B2 (ja) * | 1985-05-18 | 1995-04-10 | 日立マクセル株式会社 | Ｉｃカ−ドのリ−ダ−・ライタ− |
| JPH01179515A (ja) * | 1988-01-11 | 1989-07-17 | Sanyo Electric Co Ltd | デジタル信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0652517B2 (ja) | 1994-07-06 |
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