JPH1063617A - シリアル通信装置 - Google Patents

Abstract

(57)【要約】 【目的】 データバス幅の異なる複数種類のＣＰＵに対
応することができ、データバス幅をフルに利用してデー
タ転送効率を向上させるとともに、データバス幅よりも
狭いビット単位でデータ転送が可能なシリアル通信装置
を提供する。 【構成】 シリアル通信装置１は、３２ビット構成のデ
ータバスＤを介して送受信データの転送を行なう。デー
タの転送を制御するＣＰＵインタフェース部２内に、並
列転送データ幅を３２，１６，８ビットのいずれかに設
定する並列転送データ幅設定部７を設ける。ＣＰＵイン
タフェース部２は、並列転送データ幅に応じて送信デー
タバッファ部３，受信データバッファ部６のバッファ容
量を設定する。受信データバッファ部６が一杯になった
時点で、ＣＰＵインタフェース部２は受信データがある
ことを示す信号を出力する。並列転送データ幅が１６，
８ビットに設定された場合、データバスＤの下位１６，
８ビットでデータの転送を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ等からデー
タバスを介して供給される並列ビット信号を直列ビット
信号に変換して送信すると共に、受信した直列ビット信
号を並列ビット信号に変換してデータバスを介してＣＰ
Ｕ等に供給するシリアル通信装置に関し、詳しくは、デ
ータバスを介して入出力される並列ビット信号のデータ
幅を変えることできるシリアル通信装置に関するもので
ある。

【０００２】

【従来の技術】コンピュータシステムでは、データ入出
力用の周辺装置を接続するのに、ＣＰＵと周辺装置との
間にインタフェースの役割を果たす周辺コントローラが
用いられる。このような周辺コントローラの１つとし
て、シリアル通信装置が知られている。シリアル通信装
置は、ＣＰＵと非同期に動作させているのが一般的であ
る。このため、シリアル通信装置からＣＰＵに対して割
り込み信号を供給し、ＣＰＵが、シリアル通信装置から
供給された割り込み信号に応じて、シリアル通信装置に
アクセスを行なうようにしている。シリアル通信のデー
タ転送速度を上げていった場合には、割り込みの間隔が
短くなる。このため、ＣＰＵ側のソフトウエア処理にお
いて、他の処理の一時中断やデータ退避といった割り込
み要求に対応した処理を頻繁に行なうこととなり、割り
込みによるオーバーヘッドが深刻な問題となっていた。

【０００３】そこで、シリアル通信装置内に、例えば１
６バイト程度のデータ記憶容量を有する先入れ先出し方
式（ＦＩＦＯ：Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕ
ｔ）のバッファ装置を備え、このバッファ装置が一杯に
なった時点で割り込み信号を発生させるようにすること
で、割り込み信号の発生頻度を低減させるようにしたシ
リアル通信装置が実用化されている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
シリアル通信装置は、次のような問題があった。ＣＰＵ
との間でデータを並列転送するためのデータバスの幅が
例えば８ビットに固定されているので、シリアル通信装
置に対する１回の書き込みまたは読み出し操作で８ビッ
トずつデータを書き込みまたは読み出すこととなり、Ｃ
ＰＵ等とシリアル通信装置との間のデータ転送の効率が
制限されてしまう。特に、ＣＰＵが１６ビット，３２ビ
ット，６４ビット構成の場合には、１６ビット，３２ビ
ット，６４ビットというデータ幅の広いデータバスを備
えているにも拘わらず、シリアル通信装置側の並列入出
力データ幅の制限によって、ＣＰＵとシリアル通信装置
との間のデータ転送効率が制限されてしまう。この結
果、１６ビット，３２ビット，６４ビット構成のＣＰＵ
のデータバスが有するデータ転送容量を有効に利用する
ことができないという問題があった。

【０００５】これに対して、ＣＰＵのデータバス幅に対
応させた複数の種類のシリアル通信装置を用意すれば、
データバスのデータ転送能力を有効に利用することがで
きる。しかしながら、ＣＰＵの種類毎にシリアル通信装
置を用意しなければならず、シリアル通信装置の汎用性
が低下する。このため、１種類のシリアル通信装置で、
データバス幅の異なる複数種類のＣＰＵに対応すること
のできるシリアル通信装置が要望されていた。

【０００６】また、例えば、３２ビットのデータバスと
３２ビットのデータバッファ部とを備えて、３２ビット
のデータを受信した際に割り込み信号を発生させる構成
のシリアル通信装置を想定した場合、このシリアル通信
装置は、周辺装置との間で比較的大容量のデータを送受
信するのには好適であるが、周辺装置から供給される例
えば８ビットのデータをＣＰＵ側が時間遅れなく取り込
むことは困難になる。このため、ＣＰＵとシリアル通信
装置との間でＣＰＵ側のデータバス幅に応じたデータの
並列転送が可能であると共に、必要に応じてＣＰＵ側の
データバス幅よりも狭いビット単位（例えば８ビット単
位）でのデータ転送が可能なシリアル通信装置が要望さ
れていた。

【０００７】本発明は上述した課題を解決するためにな
されたもので、データバス幅の異なる複数種類のＣＰＵ
に対応することができると共に、データバス幅よりも狭
いビット単位でのデータ転送が可能なシリアル通信装置
を提供することを目的としている。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明に係るシリアル通信装置は、データ
バスを介して供給される並列ビット信号を送信バッファ
部に格納すると共に、受信バッファ部に格納されている
受信データを上記データバスを介して出力するインタフ
ェース部と、上記送信バッファ部に格納された送信デー
タを直列ビット信号に変換して送信する送信部と、受信
した直列ビット信号を並列ビット信号に変換して上記受
信バッファ部に格納する受信部とを具備したシリアル通
信装置において、上記インタフェース部に、上記データ
バスを介して並列転送するデータのビット数を設定する
並列転送データ幅設定部を設けた構成としてある。

【０００９】請求項２の発明は、請求項１に記載のシリ
アル通信装置において、上記並列転送データ幅設定部
は、上記データバスを介して接続されたＣＰＵから供給
される転送データ幅設定命令に基づいて、上記データバ
スを介して並列転送するデータのビット数を設定するも
のである構成とした。

【００１０】請求項３の発明は、請求項１に記載のシリ
アル通信装置において、上記インタフェース部を、上記
受信バッファ部に格納された受信データの容量が、上記
並列転送データ幅設定部で設定されたビット数となった
時点、または、上記並列転送データ幅設定部で設定され
たビット数の整数倍となった時点で、受信データがある
ことを示す信号を出力するように構成した。

【００１１】本発明のシリアル通信装置によれば、並列
ビット信号がデータバスを介してインタフェース部に入
力されると、並列転送データ幅設定部で設定されたビッ
ト数の並列ビット信号が送信バッファ部に格納される。
そして、送信バッファ部に格納された送信データが直列
ビット信号に変換されて、送信部から出力される。ま
た、直列ビット信号が受信部で受信されると、並列ビッ
ト信号に変換されて、受信バッファ部に格納される。す
ると、インタフェース部によって、並列転送データ幅設
定部で設定されたビット数の並列ビット信号が受信バッ
ファ部から取り出されて、データバスに出力される。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の一実施形
態に係るシリアル通信装置のブロック構成図である。図
１に示すように、本実施形態のシリアル通信装置１は、
ＣＰＵインタフェース部２と、送信データバッファ部３
と、送信部４と、受信部５と、受信データバッファ部６
とを具備している。

【００１３】ＣＰＵインタフェース部２は、データバス
Ｄ、アドレスバスＡ、コントロールバスＣを介して図示
しないＣＰＵと接続されており、ＣＰＵからデータバス
Ｄを介して供給された送信データを送信データバッファ
部３に格納する部分である。また、このＣＰＵインタフ
ェース部２は、受信データを受信データバッファ部６か
ら読み出して、データバスＤに出力する機能をも有して
いる。このようなＣＰＵインタフェース部２には、デー
タバスＤに転送するデータのデータ幅を図示しないＣＰ
Ｕの命令によって設定する並列転送データ幅設定部７が
設けられている。本実施形態では、データバスＤの全幅
を３２ビットとし、並列転送するデータのデータ幅を８
ビット，１６ビット，３２ビット（１バイト，２バイ
ト，４バイトモード）の３モードの中から選択して設定
できるようになっている。具体的には、ＣＰＵが、シリ
アル通信装置１をコントロールバスＣ内のチップセレク
ト信号によってイネーブル（動作可能）状態に設定した
後、並列転送データ幅設定用に割り当てられたアドレス
を指定するアドレスデータをアドレスバスＡを介してＣ
ＰＵインタフェース部２に供給する。すると、ＣＰＵイ
ンタフェース部２が、データバスＤ上に供給されている
並列転送データ幅設定データを、コントロールバスＣ内
の書き込みタイミング信号に基づいて取り込み、並列転
送データ幅設定部７内のレジスタ等に格納する。そし
て、ＣＰＵインタフェース部２は、データバスＤを介し
て入出力するデータのビット数を、上記並列転送データ
幅設定データが示す並列転送データ幅に制御する。すな
わち、８ビットの並列転送データ幅が設定された場合に
は、ＣＰＵインタフェース部２は、送信データの取り込
み時に、全３２ビットのデータ幅を有するデータバスＤ
の中から下位８ビットのデータを有効な送信データとし
て取り込み、受信データの出力時には、８ビットの受信
データを全３２ビットのデータ幅を有するデータバスＤ
の下位８ビットに配置して出力する。また、１６ビット
の並列転送データ幅が設定された場合には、全３２ビッ
トデータ幅のデータバスＤの中から下位１６ビットのデ
ータを有効な送信データとして取り込み、１６ビットの
受信データを全３２ビットデータ幅のデータバスＤの下
位１６ビットに配置して出力する。さらに、３２ビット
の並列転送データ幅が設定された場合には、全３２ビッ
トのデータを有効な送信データとして取り込み、３２ビ
ットの受信データをそのままデータバスＤに出力する。
なお、ＣＰＵインタフェース部２は、受信データの出力
時に、有効なデータが含まれていない上位ビットに対し
てはデータ０を出力するようにしている。

【００１４】さらに、ＣＰＵインタフェース部２は、受
信データバッファ部６に格納された受信データの容量
が、並列転送データ幅設定部７で設定されたデータ幅に
対応した容量になった時点で、受信データがあることを
示す信号を出力するようになっている。すなわち、８ビ
ットの並列転送データ幅が設定されている場合には、８
ビットの受信データが受信データバッファ部６に格納さ
れた時点で、ＣＰＵインタフェース部２が、受信データ
があることを示す割り込み要求信号をコントロールバス
Ｃ内の割り込み要求信号線を介してＣＰＵに出力する。
同様に、１６ビットまたは３２ビットの並列転送データ
幅が設定されている場合には、受信データバッファ部６
に１６ビットまたは３２ビットの受信データが格納され
た時点で、受信データがあることを示す割り込み要求信
号をＣＰＵに出力する。そして、この割り込み要求に応
答して、読み出しタイミング信号がＣＰＵ側からこのシ
リアル通信装置１に供給されると、ＣＰＵインタフェー
ス部２は、受信データバッファ部６に格納されている受
信データをデータバスＤ上に送出するようになってい
る。

【００１５】送信データバッファ部３は、格納された送
信データを１バイトずつ送信部４に供給する部分であ
り、受信データバッファ部６は、受信部５からの並列ビ
ットデータを１バイトずつ格納する部分である。。これ
ら送信データバッファ部３と受信データバッファ部６と
は、データバスＤを介して並列転送することのできる最
大データ幅分のデータ容量を備えている。本実施形態で
は、並列転送することのできる最大データ幅は３２ビッ
トであるので、送，受信データバッファ部３，６は、そ
れぞれ３２ビット分の容量を有する。

【００１６】送信部４は、送信データバッファ部３から
供給された１バイトのデータに直列伝送方式に応じたデ
ータ（非同期式の場合は、スタートビット、ストップビ
ット、パリティビット等）を付加した後に、並列ビット
データを送信部４内の並列−直列変換回路で直列ビット
データに変換し、この直列ビットデータを所定の伝送ク
ロックに基づいて直列送信データ（シリアルアウト）と
して図示しないデータ入出力装置等に送信する部分であ
る。

【００１７】受信部５は、図示しないデータ入出力装置
等から入力した直列受信データ（シリアルイン）の中か
ら直列伝送方式に応じたデータ（非同期式の場合は、ス
タートビット、ストップビット、パリティビット等）を
分離すると共に、受信したデータのチェックを行ない
（非同期式の場合は、パリティビットのエラーチェッ
ク）、本来の受信データを受信部５内の直列−並列変換
回路で並列ビットデータに変換して、受信データバッフ
ァ部６に格納する部分である。

【００１８】次に、本実施形態のシリアル通信装置が示
す動作について説明する。図２はデータバスＤを介して
並列転送するデータのデータ幅を３２ビット（４バイ
ト）に設定した場合のシリアル通信装置の動作を示す説
明図である。並列データ転送幅が３２ビット（４バイ
ト）に設定されると、図１に示すＣＰＵインタフェース
部２において、３２ビット幅のデータバスＤを介して供
給された全ビットデータが有効な送信データとして取り
込まれる。すなわち、３２ビット幅のデータバスＤの下
位８ビットに１バイト目のデータが、次の８ビットに２
バイト目のデータ、さらに次の８ビットに３バイト目の
データ、そして上位８ビットに４バイト目のデータを有
する送信データがＣＰＵインタフェース部２に取り込ま
れる。ＣＰＵインタフェース部２に有効な送信データと
して取り込まれた３２ビットのデータは、最下位ビット
から８ビットずつ区切られ、図２に示すように、８ビッ
トのデータ幅を有する送信データバッファ部３に格納さ
れる。そして、送信データバッファ部３が４バイトの先
入れ先出し（ＦＩＦＯ）バッファとして動作し、まず１
バイト目のデータが送信部４に供給され、次いで２，
３，４バイト目のデータが順次が送信部４に供給され
る。これにより、１バイト目から４バイト目の送信デー
タが順次直列信号に変換されて順次送信される。

【００１９】一方、直列データが受信部５に受信される
と（シリアルイン）、１バイト（８ビット）毎に、受信
データが受信部５から受信データバッファ部６に出力さ
れる。そして、図２に示すように、受信データバッファ
部６が４バイトの先入れ先出し（ＦＩＦＯ）バッファと
して動作し、受信部５から１バイト（８ビット）ずつ出
力される受信データが受信データバッファ部６に順次格
納される。受信データバッファ部６に格納された受信デ
ータのバイト数はＣＰＵインタフェース部２で監視され
ており、４バイト分の受信データが格納された時点で、
受信データ有りを示す割り込み要求信号がＣＰＵインタ
フェース部２からＣＰＵに出力される。これにより、受
信データバッファ部６に格納されている４バイト分の受
信データが読み出され、１バイト目のデータが３２ビッ
ト幅の並列転送データの最下位バイトに、次に２バイト
目のデータ、次に３バイト目のデータ、３２ビット幅の
並列転送データの最下位バイトに４バイト目のデータを
配置されて、４バイトの並列転送データが生成される。
そして、この４バイトの並列転送データが、図示しない
ＣＰＵ側からコントロールバスＣを介して供給される読
み出しタイミング信号に基づいて、データバスＤ上に出
力される。このように、データバスＤを介して１回の書
き込みまたは読み出しアクセスで４バイトのデータを転
送する４バイトモードでは、従来の１バイトずつ書き込
みまたは読み出しを行なう場合と比較して、データ転送
に要するアクセス回数を１／４に低減させることができ
る。したがって、ＣＰＵ等の本体システム側が３２ビッ
トのデータバス幅を備えている場合は、そのデータバス
幅の能力をフルに利用してＣＰＵ等の本体システム側と
シリアル通信装置１との間の並列データ転送を効率良く
行なうことができる。

【００２０】図３はデータバスＤを介して並列転送する
データのデータ幅を１６ビット（２バイト）に設定した
場合のシリアル通信装置の動作を示す説明図である。並
列データ転送幅が１６ビット（２バイト）に設定された
場合、全３２ビット幅のデータバスＤの内、下位１６ビ
ットが用いられて、ＣＰＵインタフェース部２によるデ
ータの転送が行なわれる。すなわち、データバスＤの下
位１６ビットで供給される送信データがＣＰＵインタフ
ェース部２に取り込まれると、その１６ビットの送信デ
ータの下位８ビットが１バイト目のデータ、上位８ビッ
トが２バイト目のデータとして、送信データバッファ部
３に格納される。そして、送信データバッファ部３が４
バイトの先入れ先出し（ＦＩＦＯ）バッファとして動作
し、まず１バイト目のデータが送信部４に供給され、次
いで２バイト目のデータが送信部４に供給される。これ
により、１バイト目および２バイト目の送信データが順
次直列信号に変換されて順次送信される。

【００２１】一方、直列データが受信部５に受信される
と、１バイト（８ビット）毎に受信データが出力され
る。そして、受信データバッファ部６が２バイトの先入
れ先出し（ＦＩＦＯ）バッファとして動作し、受信部５
から１バイト（８ビット）ずつ出力される受信データが
受信データバッファ部６に順次格納される。受信データ
バッファ部６に格納された受信データのバイト数はＣＰ
Ｕインタフェース部２で監視されており、２バイト分の
受信データが格納された時点で、受信データ有りを示す
割り込み要求信号がＣＰＵインタフェース部２からＣＰ
Ｕに出力される。これにより、受信データバッファ部６
に格納されている２バイト分の受信データが読み出され
て、３２ビット幅のデータバスＤの下位１６ビットに１
バイト目および２バイト目のデータが配置され、残りの
上位１６ビットに論理レベル０を示すデータが挿入され
て、形式上３２ビット幅の並列転送データが生成され
る。そして、有効な受信データが下位１６ビットに配置
された並列転送データが、図示しないＣＰＵ側からコン
トロールバスＣを介して供給される読み出しタイミング
信号に基づいて、データバスＤ上に出力される。このよ
うに、データバスＤを介して１回の書き込みまたは読み
出しアクセスで２バイトのデータを転送する２バイトモ
ードでは、従来の１バイトずつ書き込みまたは読み出し
を行なう場合と比較して、データ転送に要するアクセス
回数を１／２に低減させることができる。したがって、
ＣＰＵ等の本体システム側が１６ビットのデータバス幅
を備えている場合は、そのデータバス幅の能力をフルに
利用してＣＰＵ等の本体システム側とシリアル通信装置
１との間の並列データ転送を効率良く行なうことができ
る。

【００２２】図４はデータバスＤを介して並列転送する
データのデータ幅を８ビット（１バイト）に設定した場
合のシリアル通信装置の動作を示す説明図である。並列
データ転送幅が８ビット（１バイト）に設定された場
合、ＣＰＵインタフェース部２は、全３２ビット幅のデ
ータバスＤの内、下位８ビットを利用してデータの転送
を行なう。すなわち、データバスＤの下位８ビットで供
給される送信データが取り込まれると、その８ビットの
送信データが送信データバッファ部３に格納される。そ
して、送信データバッファ部３が１バイトの先入れ先出
し（ＦＩＦＯ）バッファとして動作し、送信データバッ
ファ部３に格納された送信データが、送信部４に供給さ
れ、直列信号に変換されて送信される。

【００２３】一方、直列データが受信部５で受信される
と、１バイト（８ビット）毎に受信データが出力され、
受信データバッファ部６が１バイトの先入れ先出し（Ｆ
ＩＦＯ）バッファとして動作して、受信部５から１バイ
ト（８ビット）ずつ出力される受信データが受信データ
バッファ部６に格納される。そして、受信データバッフ
ァ部６に受信データが格納された時点で、受信データ有
りを示す割り込み要求信号がＣＰＵインタフェース部２
からＣＰＵに出力される。これにより、受信データバッ
ファ部６に格納されている１バイト分の受信データが読
み出されて、３２ビット幅のデータバスＤの下位８ビッ
トに受信データが配置され、残りの上位２４ビットに論
理レベル０を示すデータが挿入されて、形式上３２ビッ
ト幅の並列転送データが生成される。そして、有効な受
信データが下位８ビットに配置された並列転送データ
が、図示しないＣＰＵ側からコントロールバスＣを介し
て供給される読み出しタイミング信号に基づいて、デー
タバスＤ上に出力される。

【００２４】このように、本実施形態のシリアル通信装
置１によれば、データバスＤを介して並列転送するデー
タのデータ幅を、３２，１６，８バイトの中から選択的
に設定することができるので、データバス幅の異なるＣ
ＰＵや本体システムに対して、共通に使用することがで
きると共に、ＣＰＵや本体システムが有するデータバス
幅をフルに利用してデータ転送を効率良く行なうことが
できる。また、このシリアル通信装置１を介して接続さ
れる周辺機器が、データ検索用の端末装置や異常発生デ
ータ等を送信する監視装置等である場合であって、ＣＰ
Ｕ等の本体システム側が、これらの端末装置や監視装置
等から送出された例えば８ビットのデータを極力時間遅
れが発生しないように取り込む必要がある場合には、受
信データあることを示す割り込み要求信号を発生させる
条件を例えば８ビットに設定することで簡単に対応する
ことができる。さらに、８ビットの受信データに基づく
データ出力要求に対して、画像やテキスト等の大量のデ
ータを送信するようなアプリケーションにおいては、受
信待機状態では１バイト動作モードを設定しておき、大
量のデータを送信時に４バイト動作モードを設定するこ
とで、大量データ送信時のデータ転送処理回数を低減す
ることができる。

【００２５】なお、本発明は、上記実施形態に限定され
るものではなく、発明の要旨の範囲内において種々の変
形や変更が可能である。上記実施形態では、ＣＰＵイン
タフェース部２の並列転送データ幅設定部７におけるデ
ータ幅設定を、ＣＰＵの命令によって行う構成とした
が、例えば、並列転送データ幅設定部７に並列転送デー
タ幅設定用の入力端子を２つ設け、この２つの入力端子
に論理信号を入力するようにし、これらの論理信号の組
合わせによって、並列転送データ幅を８，１６，３２ビ
ットのいずれにするかに設定することができるようにす
ることも可能である。なお、この場合において、コント
ロールバスＣ内に並列転送データ幅設定用の２つの信号
線を設け、ＣＰＵ等からこれら２つの信号線を介して並
列転送データ幅設定用の２つの入力端子の論理レベルを
設定するようにしても良い。また、２つの入力端子の論
理レベルを設定するディップスイッチ等を設けて、手動
で並列転送データ幅を設定するようにしても良い。ま
た、上記実施形態では、ＣＰＵインタフェース部２が、
受信データの出力時に、有効なデータが含まれていない
上位ビットに対してデータ０を出力するようにしたが、
この有効なデータが含まれていない上位ビットに対して
はデータ１を出力するようにしても良い。さらに、上記
実施形態では、送信データバッファ部３と受信データバ
ッファ部６との容量をそれぞれ３２ビットに設定した
が、３２ビットの整数倍の容量に設定しても良い。

【００２６】

【発明の効果】以上、詳しく説明したように、本発明の
シリアル通信装置によれば、データバスを介してデータ
の転送を制御するインタフェース部が、データバスを介
して並列転送するデータのビット数を設定する並列転送
データ幅設定部を具備する構成としたので、並列転送す
るデータのビット数を、ＣＰＵ等のデータバス幅に合せ
て設定することができ、この結果、データバスのデータ
転送能力をフルに利用したデータ転送を行うことができ
るという優れた効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るシリアル通信装置の
ブロック構成図である。

【図２】データバスを介して並列転送するデータ幅を３
２ビットに設定した場合のシリアル通信装置の動作を示
す説明図である。

【図３】データバスを介して並列転送するデータ幅を１
６ビットに設定した場合のシリアル通信装置の動作を示
す説明図である。

【図４】データバスを介して並列転送するデータ幅を８
ビットに設定した場合のシリアル通信装置の動作を示す
説明図である。

【符号の説明】

１・・・シリアル通信装置、 ２・・・ＣＰＵインタフ
ェース部、 ３・・・送信データバッファ部、 ４・・
・送信部、 ５・・・受信部、 ６・・・受信データバ
ッファ部、 ７・・・並列転送データ設定部、 Ｄ・・
・データバス。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データバスを介して供給される並列ビッ
   ト信号を送信バッファ部に格納すると共に、受信バッフ
   ァ部に格納されている受信データを上記データバスを介
   して出力するインタフェース部と、 上記送信バッファ部に格納された送信データを直列ビッ
   ト信号に変換して送信する送信部と、 受信した直列ビット信号を並列ビット信号に変換して上
   記受信バッファ部に格納する受信部とを具備したシリア
   ル通信装置において、 上記インタフェース部に、上記データバスを介して並列
   転送するデータのビット数を設定する並列転送データ幅
   設定部を設けた、 ことを特徴とするシリアル通信装置。
2. 【請求項２】 請求項１に記載のシリアル通信装置にお
   いて、 上記並列転送データ幅設定部は、上記データバスを介し
   て接続されたＣＰＵから供給される転送データ幅設定命
   令に基づいて、上記データバスを介して並列転送するデ
   ータのビット数を設定するものである、 ことを特徴とするシリアル通信装置。
3. 【請求項３】 請求項１に記載のシリアル通信装置にお
   いて、 上記インタフェース部を、上記受信バッファ部に格納さ
   れた受信データの容量が、上記並列転送データ幅設定部
   で設定されたビット数となった時点、または、上記並列
   転送データ幅設定部で設定されたビット数の整数倍とな
   った時点で、受信データがあることを示す信号を出力す
   るように構成した、 ことを特徴とするシリアル通信装置。