JPS58213336A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS58213336A JPS58213336A JP57097203A JP9720382A JPS58213336A JP S58213336 A JPS58213336 A JP S58213336A JP 57097203 A JP57097203 A JP 57097203A JP 9720382 A JP9720382 A JP 9720382A JP S58213336 A JPS58213336 A JP S58213336A
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- JP
- Japan
- Prior art keywords
- control
- dma
- request
- circuit
- program
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は通信制御装置、特に汎用通信制御集積回路を使
用して複数の回線を時分割多重に制御セきる通信制御装
置に関する。
用して複数の回線を時分割多重に制御セきる通信制御装
置に関する。
通信の規約（プロトコル）やフォーマットには種々のも
のかあシ、それぞれのプロトコロとフォーマットに対応
した通信の制御が行なわれる。また、回線を介して送受
信されるデータをノ・−ドウエア的に直接、メモリに読
み書きするダイレクトメモリアクセス（ＤＭＡ）を行な
うときには、読み書きされるデータ量やアクセスされる
メモリのアドレスが自由に設定できることが望ましい。
のかあシ、それぞれのプロトコロとフォーマットに対応
した通信の制御が行なわれる。また、回線を介して送受
信されるデータをノ・−ドウエア的に直接、メモリに読
み書きするダイレクトメモリアクセス（ＤＭＡ）を行な
うときには、読み書きされるデータ量やアクセスされる
メモリのアドレスが自由に設定できることが望ましい。
汎用コンピュータシステムのユーザは、通信の制御やＤ
ＭＡについても汎用性を期待している。
ＭＡについても汎用性を期待している。
このような期待を実現するために採用されたのが、その
機能を予めプログラミングして、外部から書き込めるよ
うにした集積回路である。グログラミングした内容を書
き込むとき（スレーブモード時）は、インタフェース端
子の増加を阻止するために、その集積回路が機能すると
き（マスターモード時）Ｋ使用される、本来備えている
インターフェース端子を流用するようＫしている。
機能を予めプログラミングして、外部から書き込めるよ
うにした集積回路である。グログラミングした内容を書
き込むとき（スレーブモード時）は、インタフェース端
子の増加を阻止するために、その集積回路が機能すると
き（マスターモード時）Ｋ使用される、本来備えている
インターフェース端子を流用するようＫしている。
従来のこの種の通信制御装置は、回線の制御を行なうた
めの自らへのプログラム書込みと他の回線の前記制御と
を時分割多重に行なうことができかつｌ前記プログラム
書込み時と前記制御時に共用される端子を含む汎用通信
制御集積回路を少なくとも１組有している。
めの自らへのプログラム書込みと他の回線の前記制御と
を時分割多重に行なうことができかつｌ前記プログラム
書込み時と前記制御時に共用される端子を含む汎用通信
制御集積回路を少なくとも１組有している。
このような従来構成においては、ある回線の制御を行な
っているときに１同一の汎用通信制御集積回路が制御す
る他の回線についてのプログラム書込み要求が発生する
と、両者の競合を解決するだめのハードウェアが備わり
ていないため、システムプログラムがその任を負うこと
になり、システム性能が低下するという火成がある。
っているときに１同一の汎用通信制御集積回路が制御す
る他の回線についてのプログラム書込み要求が発生する
と、両者の競合を解決するだめのハードウェアが備わり
ていないため、システムプログラムがその任を負うこと
になり、システム性能が低下するという火成がある。
本発明の目的は、システム性能の向上した通信制御装置
を提供するととＫある。
を提供するととＫある。
本発明の装置は、回線の制御を行なうだめの自らへのプ
ログラム書込みと他の回線の前記制御とを時分割多重に
行なうことができかつｌ前記プログラム書込み時と前記
制御時に共用される端子を含む汎用通信制御集積回路を
少なくとも１組備え、前記制御を抑止するための要求を
通信制御プログラムによシセット可能な抑止要求手段と
、該抑止要求手段がセットされておシかつｊ前記汎用通
信制御集積回路がいずれの回線に対しても前記制御を行
なっていないときは前記制御の要求が発生してもこれを
抑止するよう動作する抑止手段とを前記汎用通信制御集
積回路ごとに設け、さらに、前記抑止要求手段に前記制
御を抑止するための要求をセラ。トしたあと前記制御の
最大所要時間経過後に、前記プログラム書込みを行なう
制御手段を具備したことを軽微とする。
ログラム書込みと他の回線の前記制御とを時分割多重に
行なうことができかつｌ前記プログラム書込み時と前記
制御時に共用される端子を含む汎用通信制御集積回路を
少なくとも１組備え、前記制御を抑止するための要求を
通信制御プログラムによシセット可能な抑止要求手段と
、該抑止要求手段がセットされておシかつｊ前記汎用通
信制御集積回路がいずれの回線に対しても前記制御を行
なっていないときは前記制御の要求が発生してもこれを
抑止するよう動作する抑止手段とを前記汎用通信制御集
積回路ごとに設け、さらに、前記抑止要求手段に前記制
御を抑止するための要求をセラ。トしたあと前記制御の
最大所要時間経過後に、前記プログラム書込みを行なう
制御手段を具備したことを軽微とする。
次に、本発明について図面を参−照して詳細に説明する
。
。
第１図は、本発明の一実施例の全貌を示すブロック図で
ある。
ある。
第１図において、本実施例は４個の回線接続部：＃１
、：＃−２１＄３．１：４％実行制御部１００１接続制
御部２００およびメモリ３００で構成されている。参照
番号４００は中央処理装置、参照記号＃１１ 、＃１２
、＄１３ 、＠１４ 、＃２１・・・・・・・・・＃
４４は通信回線（以下回線という）である。
、：＃−２１＄３．１：４％実行制御部１００１接続制
御部２００およびメモリ３００で構成されている。参照
番号４００は中央処理装置、参照記号＃１１ 、＃１２
、＄１３ 、＠１４ 、＃２１・・・・・・・・・＃
４４は通信回線（以下回線という）である。
中央処理装置４００は回線を介して端末装置等の他装置
とデータ通信を行なうときにはそのための制御プログラ
ムや制御テーブル等をメモリ３００にロードし、実行制
御部１００に対して指令を下して、以後の制御を委ねる
。実行制御部１００は制御プログラムと制御テーブルと
に基づいて、回線接続部＄１ 、＃２ 、＃３および＃
４を時分割多重に動作させることができる。回線を介し
て接続される他装置と中央処理装置４００とは、当該回
線接続部とメモリ３００のうちに設けられる送受信バッ
ファとを紅白してデータの授受が行なわれる。接続制御
部２００は具上述べた動作を行なううえで、通信制御装
置と中央処理装置４００との間のインタフェースをとる
ためのものである。
とデータ通信を行なうときにはそのための制御プログラ
ムや制御テーブル等をメモリ３００にロードし、実行制
御部１００に対して指令を下して、以後の制御を委ねる
。実行制御部１００は制御プログラムと制御テーブルと
に基づいて、回線接続部＄１ 、＃２ 、＃３および＃
４を時分割多重に動作させることができる。回線を介し
て接続される他装置と中央処理装置４００とは、当該回
線接続部とメモリ３００のうちに設けられる送受信バッ
ファとを紅白してデータの授受が行なわれる。接続制御
部２００は具上述べた動作を行なううえで、通信制御装
置と中央処理装置４００との間のインタフェースをとる
ためのものである。
第２図は、回線接続部＃１の詳細を示す回路図であるが
、他の回線接続部＄２．＄３および＃４も同じ回路構成
である。本図において、回線＃１１゜＃１２．＃：１３
および＃１４以外のインタフェースは全て第１図に示す
共通バス５００に接続され）。
、他の回線接続部＄２．＄３および＃４も同じ回路構成
である。本図において、回線＃１１゜＃１２．＃：１３
および＃１４以外のインタフェースは全て第１図に示す
共通バス５００に接続され）。
第２図において、回線接続部＃ｌは直列入出力コントロ
ーラ（ＳＩＯ）１と、ＤＭＡコントローラ（ＤＭＡ）２
と、抑止要求回路３と、抑止回路４と、制御回路５と、
走査回路６と、プログラム制御回路７と、マルチプレク
サ８と、デコード回路９と、遅延回路１０と、４個の論
理積回路１１゜１２．１３および１４と、２個のラッチ
回路１６および１７と、５個のゲート回路１８，１９２
０．２１および２２と、４個の回線インタフェース回路
２７．２８．２９および３０とで構成されている。
ーラ（ＳＩＯ）１と、ＤＭＡコントローラ（ＤＭＡ）２
と、抑止要求回路３と、抑止回路４と、制御回路５と、
走査回路６と、プログラム制御回路７と、マルチプレク
サ８と、デコード回路９と、遅延回路１０と、４個の論
理積回路１１゜１２．１３および１４と、２個のラッチ
回路１６および１７と、５個のゲート回路１８，１９２
０．２１および２２と、４個の回線インタフェース回路
２７．２８．２９および３０とで構成されている。
８Ｉ０１は、たとえば、雑誌「−インタフェース」１９
８０年４月号の１５６頁〜１６９頁に記載されているＳ
ＩＯを２個使用している。ＳＩＯはビット直列のシリア
ルデータとビット並列のパラレルデータとの変換・制御
を行なう２チヤネルデバイスであシ、予めプロプラム書
込みしておくことにより、非同期フォーマット、同期型
バイト指向プロトコｈ （Ｍｏｎｏｓｙｎｃ、ＩＢＭ
Ｂ１５ｙｎｃ 、外部シンク）および同期型ビット指向
プロトコル（ＳＤＬＣ，ＨＤＬＣ）の各モードが処理で
きる。また、同期モードのすべてに対してＣＲＣ（ｃｙ
ｃｌｉｃＲｅｄａｎｄａｎｃｙ Ｃｏｄｅ ）の生成と
照合を行なうことができる。
８０年４月号の１５６頁〜１６９頁に記載されているＳ
ＩＯを２個使用している。ＳＩＯはビット直列のシリア
ルデータとビット並列のパラレルデータとの変換・制御
を行なう２チヤネルデバイスであシ、予めプロプラム書
込みしておくことにより、非同期フォーマット、同期型
バイト指向プロトコｈ （Ｍｏｎｏｓｙｎｃ、ＩＢＭ
Ｂ１５ｙｎｃ 、外部シンク）および同期型ビット指向
プロトコル（ＳＤＬＣ，ＨＤＬＣ）の各モードが処理で
きる。また、同期モードのすべてに対してＣＲＣ（ｃｙ
ｃｌｉｃＲｅｄａｎｄａｎｃｙ Ｃｏｄｅ ）の生成と
照合を行なうことができる。
ＤＭＡ２は、たとえば、雑誌「エレクトロニクスダイジ
ェス）Ｊ、１９７８年３月号の４９頁〜６４頁に記載さ
れているＤＭＡコントローラ８２５７であシ、４回線を
制御する。ＤＭＡ２はＤＭＡを行なうべきメモリ３００
のアドレスやデータ量を回線ごとに予めプログラム書込
みしておくことによ、９、ＤＭＡ動作に柔軟性を持たせ
ることができる。
ェス）Ｊ、１９７８年３月号の４９頁〜６４頁に記載さ
れているＤＭＡコントローラ８２５７であシ、４回線を
制御する。ＤＭＡ２はＤＭＡを行なうべきメモリ３００
のアドレスやデータ量を回線ごとに予めプログラム書込
みしておくことによ、９、ＤＭＡ動作に柔軟性を持たせ
ることができる。
さて、回線の向うにある相手装置とメモリ３００との間
でデータの授受を行なううえで、メモリ３００をアクセ
スする方法には、第２図に示す回路によシメモリ３００
を直接アクセスするＤＭＡと、中央処理装置４００のプ
ログラムによシメモリ３００をアクセスするプログラム
アクセスとがあるが、大量のデータを高速に移送すると
きはＤＭＡが使用される。
でデータの授受を行なううえで、メモリ３００をアクセ
スする方法には、第２図に示す回路によシメモリ３００
を直接アクセスするＤＭＡと、中央処理装置４００のプ
ログラムによシメモリ３００をアクセスするプログラム
アクセスとがあるが、大量のデータを高速に移送すると
きはＤＭＡが使用される。
まず、読み書き信号２３をライトモードにして、ラッチ
回路１６を低インピーダンス状態に、ラッチ回路１７を
高インピーダンス状態にし、ゲート１８とラッチ回路１
６経由の情報２４を８Ｉ０１の制御レジスタ類にプログ
ラム書込みして、通信規約、フォーマットや動作モード
等の設定を行なへ このとき、走査回路６はプログラム
制御回路７が出力する走査開始信号２５によシ起動され
て、８Ｉ０１の４回線分のアドレスをチャネル選択信号
ＡＢ″Ｃチップイネーブル信号ＣＥとによ多走査する。
回路１６を低インピーダンス状態に、ラッチ回路１７を
高インピーダンス状態にし、ゲート１８とラッチ回路１
６経由の情報２４を８Ｉ０１の制御レジスタ類にプログ
ラム書込みして、通信規約、フォーマットや動作モード
等の設定を行なへ このとき、走査回路６はプログラム
制御回路７が出力する走査開始信号２５によシ起動され
て、８Ｉ０１の４回線分のアドレスをチャネル選択信号
ＡＢ″Ｃチップイネーブル信号ＣＥとによ多走査する。
Ｓ工０１はプログラム制御回路７が出力するコマンドＣ
に応答し、かつ判ｙｊｌ）信号ＣＤによ多情報２４をコ
マンドとして認識して書込む。すなわち、情報２４は８
Ｉ０１においてビット配列変換の対象とはせず、制御情
報として使用すること ・になる。
に応答し、かつ判ｙｊｌ）信号ＣＤによ多情報２４をコ
マンドとして認識して書込む。すなわち、情報２４は８
Ｉ０１においてビット配列変換の対象とはせず、制御情
報として使用すること ・になる。
次に、プログラム制御回路７は走査開始信号２５を中止
し、ＤＭＡ２に対して読み書き信号ｌ０ＲＷによシ書込
み指示して、データ２６によシ指示されるＤＭＡ２のア
ドレス（４回線分あシ）に、情報２４をプログラム書込
みする。このときの情報２４はＤＭＡを開始すべきメモ
リ３００のアドレスやＤＭＡの対象となるデータ量や読
み書きの別である。ゲート２２は１歳インピーダンス状
態にされている。
し、ＤＭＡ２に対して読み書き信号ｌ０ＲＷによシ書込
み指示して、データ２６によシ指示されるＤＭＡ２のア
ドレス（４回線分あシ）に、情報２４をプログラム書込
みする。このときの情報２４はＤＭＡを開始すべきメモ
リ３００のアドレスやＤＭＡの対象となるデータ量や読
み書きの別である。ゲート２２は１歳インピーダンス状
態にされている。
Ｓ工０１内の制御レジスタｐ送信イネーブルまたは受信
イネーブルビットをセットし、読み書き信号２３をリー
ドモードにしてラッチ１６を高インピーダンス状態にし
かつ、走査回路６を動作させると、８Ｉ０１はマスタモ
ードで動作するようになる。
イネーブルビットをセットし、読み書き信号２３をリー
ドモードにしてラッチ１６を高インピーダンス状態にし
かつ、走査回路６を動作させると、８Ｉ０１はマスタモ
ードで動作するようになる。
ＤＭＡを行なうときには、５Ｌ０１はコマンドに対応し
てＤＭＡ要求３１，３２，３３および３４のいずれかを
出力する。出力されたＤＭＡ要求に対応する論理積回路
１１，１２．１３および１４のうちのいずれかにおいて
、ＡＮＤが成立すると。
てＤＭＡ要求３１，３２，３３および３４のいずれかを
出力する。出力されたＤＭＡ要求に対応する論理積回路
１１，１２．１３および１４のうちのいずれかにおいて
、ＡＮＤが成立すると。
ＤＭＡコントローラ２はホールド要求信号ＨＲＱを制御
回路５に出力する。制御回路５は直ちにホールド受託信
号ＨＬＤＡをＤＭＡコントローラ２に返送して、ＤＭＡ
コントローラ２からメモリアドレスを出力させるよう動
作を開始する。同時に、制御回路５は実行制御部１００
にバス要求信号３５を出力して、共通バス５００の使用
権を要求する。
回路５に出力する。制御回路５は直ちにホールド受託信
号ＨＬＤＡをＤＭＡコントローラ２に返送して、ＤＭＡ
コントローラ２からメモリアドレスを出力させるよう動
作を開始する。同時に、制御回路５は実行制御部１００
にバス要求信号３５を出力して、共通バス５００の使用
権を要求する。
実行制御部１００がこの要求を容認できるような状況に
なると、実行制御部１００はＤＭＡ受付信号３６をデコ
ード回路９に出力する。デコード回路９は、このとき並
行して送付されてきているＤＭＡチャネル信号３７をデ
コードする。デコードの結果によシ得られるＤＭＡチャ
ネルが当該回線接続部＃１が制御する４個の回線＃１１
、＃１２゜＃１３および＃１４のうちのいずれかであ
ることが判明すると、制御回路５は、ＤＭ−Ａ実行信号
３８を出力することによシ遅延回路１０．ゲート２２お
よびラッチ回路１７を動作させる。
なると、実行制御部１００はＤＭＡ受付信号３６をデコ
ード回路９に出力する。デコード回路９は、このとき並
行して送付されてきているＤＭＡチャネル信号３７をデ
コードする。デコードの結果によシ得られるＤＭＡチャ
ネルが当該回線接続部＃１が制御する４個の回線＃１１
、＃１２゜＃１３および＃１４のうちのいずれかであ
ることが判明すると、制御回路５は、ＤＭ−Ａ実行信号
３８を出力することによシ遅延回路１０．ゲート２２お
よびラッチ回路１７を動作させる。
ゲート２２とラッチ回路１７とからはそれぞれＤＭＡを
行なうべきメモリ３００のアドレスが共通バス５００を
介してメモリ３００に出力される。
行なうべきメモリ３００のアドレスが共通バス５００を
介してメモリ３００に出力される。
遅延回路１０からは、ＤＭＡコントローラ２が出力する
メモリ読み書き信号ＭＲＷと■０読き書き信号ｌ０ＲＷ
とを規定時間だけ遅延させて、それぞれメモリ３００と
実行制御部１００とに出力する。このとき、ＤＭＡコン
トローラ２が、たとえば読出し、すなわち、メモリ３０
０の送受信バッファからデータを読出し、５ＩＯＩと回
線インタフェース回路とを経由して回線上に送シ出すよ
うにプログラム書込みされていると、メモリ読み書き信
号ＭＲＷはリード、ＩＯ読み書き信号ｌ０ＲＷはライト
の指定になる。
メモリ読み書き信号ＭＲＷと■０読き書き信号ｌ０ＲＷ
とを規定時間だけ遅延させて、それぞれメモリ３００と
実行制御部１００とに出力する。このとき、ＤＭＡコン
トローラ２が、たとえば読出し、すなわち、メモリ３０
０の送受信バッファからデータを読出し、５ＩＯＩと回
線インタフェース回路とを経由して回線上に送シ出すよ
うにプログラム書込みされていると、メモリ読み書き信
号ＭＲＷはリード、ＩＯ読み書き信号ｌ０ＲＷはライト
の指定になる。
実行制御部１００はふたたび上述のようＫして、走査回
路６とプログラム制御回路７とにコマンドを出力して、
メモリ３００の読出しと書込みに対応して、８Ｉ０１の
書込みと読出しを行ない、ビット直並列変換のうえで、
回線の向う側の相手装置との間でデータの授受を行なう
。
路６とプログラム制御回路７とにコマンドを出力して、
メモリ３００の読出しと書込みに対応して、８Ｉ０１の
書込みと読出しを行ない、ビット直並列変換のうえで、
回線の向う側の相手装置との間でデータの授受を行なう
。
このようなりＭＡを行なっているときにも、他の回線に
対してプログラム書込みの要求が非同期に発生し得る。
対してプログラム書込みの要求が非同期に発生し得る。
このプログラム書込みを容認すると、内部共通バス２４
においてＤＭＡとプログラム書込□みとのデータが混在
してしまうため、両者は時分割制御されなければならな
い。
においてＤＭＡとプログラム書込□みとのデータが混在
してしまうため、両者は時分割制御されなければならな
い。
プログラム書込みに対する要求が発生すると、実行制御
部１００はコマンドによシ抑止要求回路３をセットする
。抑止要求回路３がセットされておシ、かつＤＭＡ実行
信号３８が出力されていなければ制御回路５は抑止回路
４から抑止信号３９を論理積回路１１〜１４とマルチプ
レクサ８とに出力する。論理積回路１１〜１４において
は、５Ｉ０１からのＤＭＡ要求信号３１〜３４を無効化
する。抑止要求回路３をセットしたあと、ＤＭＡの最大
所要時間が経過すると、実行制御部１００はプログラム
書込みを実行する。すなわち、ＤＭＡの最大所要時間だ
け待合せるととによシ、抑止要求回路３のセットとＤＭ
Ａ開始とが同時に行なわれたとしても、ＤＭＡとプログ
ラム書込みとがオーバーラツプして実行されることは避
けられることＫなる。
部１００はコマンドによシ抑止要求回路３をセットする
。抑止要求回路３がセットされておシ、かつＤＭＡ実行
信号３８が出力されていなければ制御回路５は抑止回路
４から抑止信号３９を論理積回路１１〜１４とマルチプ
レクサ８とに出力する。論理積回路１１〜１４において
は、５Ｉ０１からのＤＭＡ要求信号３１〜３４を無効化
する。抑止要求回路３をセットしたあと、ＤＭＡの最大
所要時間が経過すると、実行制御部１００はプログラム
書込みを実行する。すなわち、ＤＭＡの最大所要時間だ
け待合せるととによシ、抑止要求回路３のセットとＤＭ
Ａ開始とが同時に行なわれたとしても、ＤＭＡとプログ
ラム書込みとがオーバーラツプして実行されることは避
けられることＫなる。
本実施例の効果は、遅延回路１０の作用によシ、メモリ
読み書き信号ＭＲＷとＩＯ読み書き信号ｌ０ＲＷの出力
および共通バスの使用開始時刻をメモリアドレスの設定
終了時刻まで遅らせることができるため、ＤＭＡ動作の
ために共通バスを占有する時間が短くなシ、プログラム
書込みのための時間帯を拡げることができるようになシ
、システム性能を向上させることができることである。
読み書き信号ＭＲＷとＩＯ読み書き信号ｌ０ＲＷの出力
および共通バスの使用開始時刻をメモリアドレスの設定
終了時刻まで遅らせることができるため、ＤＭＡ動作の
ために共通バスを占有する時間が短くなシ、プログラム
書込みのための時間帯を拡げることができるようになシ
、システム性能を向上させることができることである。
本発明によれば、ＤＭＡ要求とプログラム書込み要求と
の焼金をシステムプログラムが解決することなく、以上
のような構成の採用によシ、プログラム書込み要求が発
生したときにシステムプログラムはＤＭ、Ａを抑止する
ための要求をセットして一定時間経過後に、プログラム
書込みを行なうため、負担を軽減できるようになシ、シ
ステム性能を向上させることができる。
の焼金をシステムプログラムが解決することなく、以上
のような構成の採用によシ、プログラム書込み要求が発
生したときにシステムプログラムはＤＭ、Ａを抑止する
ための要求をセットして一定時間経過後に、プログラム
書込みを行なうため、負担を軽減できるようになシ、シ
ステム性能を向上させることができる。
第１図と第２図は、本発明の一実施例である。
１・・・・・・５ＩＯ１２・・・・・・ＤＭＡコントロ
ーラ、３・・・・・・抑止要求回路、４・・・・・・抑
止回路、５・・・・・・制御回路、６・・・・・・走査
回路、７・・・・・・プログラム制御回路、８・・・・
・・マルチプレクサ、９・・・・・・デコード回路、１
０・・・・・・遅延回路、１１，１２，１３．１４・・
・・・・論理積回路、１６．１７・・・・・・ラッチ回
路、１８゜１９．２０，２１．２２・・・・・・ゲート
、２３・・・・・・読み書き信号、２４・・・・・・内
部共通バス、２５・・・・・・走査開始信号、２６・・
・・・・データ、２７，２８，２９゜３０・・・・・・
回線インタフェース回路、３１，３２゜３３．３４・・
・・・・ＤＭＡ要求信号、３５・・・・・・バス要求信
号、３６・・・・・・ＤＭＡ受付信号、３７・・・・・
・ＤＭＡチャネル信号、３８・・・・・・遅延信号、３
９・・・・・・終了信号、ＡＢ・・・・・・チャネル選
択信号、ＣＥ・・・・・・チップイネーブル信号、Ｃ・
・・・・・コマンド、ＣＤ・・・・・・す判別信号、Ｈ
ＲＱ・・・・・・ホールド要求信号、ＨＬＤＡ・・・・
・・ホールド受託信号、Ｍ１’ｔ、Ｗ・・・・・・メモ
リ読み書き信号、ＩＯＲ，Ｗ・・・・・・■０読み書き
信号、＃１１ 、：＃１２ 、＃１３ 、＃１４ 、＃
２１．：＃２２゜＄２３．９２４ 、＃−３１、＃３２
、＃３３ 、＃３４゜＃：４１ 、＃４２ 、＃４３
、＃：４４・・・・・・回線、１００・・・・・・実
行制御部、２００・・団・接続制御部、３００メモ１ハ
４００・・・・・・中央処理装置、５００・・・・・
・共通パス。
ーラ、３・・・・・・抑止要求回路、４・・・・・・抑
止回路、５・・・・・・制御回路、６・・・・・・走査
回路、７・・・・・・プログラム制御回路、８・・・・
・・マルチプレクサ、９・・・・・・デコード回路、１
０・・・・・・遅延回路、１１，１２，１３．１４・・
・・・・論理積回路、１６．１７・・・・・・ラッチ回
路、１８゜１９．２０，２１．２２・・・・・・ゲート
、２３・・・・・・読み書き信号、２４・・・・・・内
部共通バス、２５・・・・・・走査開始信号、２６・・
・・・・データ、２７，２８，２９゜３０・・・・・・
回線インタフェース回路、３１，３２゜３３．３４・・
・・・・ＤＭＡ要求信号、３５・・・・・・バス要求信
号、３６・・・・・・ＤＭＡ受付信号、３７・・・・・
・ＤＭＡチャネル信号、３８・・・・・・遅延信号、３
９・・・・・・終了信号、ＡＢ・・・・・・チャネル選
択信号、ＣＥ・・・・・・チップイネーブル信号、Ｃ・
・・・・・コマンド、ＣＤ・・・・・・す判別信号、Ｈ
ＲＱ・・・・・・ホールド要求信号、ＨＬＤＡ・・・・
・・ホールド受託信号、Ｍ１’ｔ、Ｗ・・・・・・メモ
リ読み書き信号、ＩＯＲ，Ｗ・・・・・・■０読み書き
信号、＃１１ 、：＃１２ 、＃１３ 、＃１４ 、＃
２１．：＃２２゜＄２３．９２４ 、＃−３１、＃３２
、＃３３ 、＃３４゜＃：４１ 、＃４２ 、＃４３
、＃：４４・・・・・・回線、１００・・・・・・実
行制御部、２００・・団・接続制御部、３００メモ１ハ
４００・・・・・・中央処理装置、５００・・・・・
・共通パス。
Claims (1)
- 【特許請求の範囲】 回線の制御を行なう丸めの自らへのプログラム書込みと
他の回線の前記制御とを時分割多重に行なうことができ
かつノ前記プログラム書込み時と前記制御時に共用され
る端子を含む汎用通信制御集積回路を少なくとも１組備
え、前記制御を抑止するための要求を通信制御プログラ
ムによシセット可能な抑止要求手段と、 該抑止要求手段がセットされておシかつｌ前記汎用通信
制御集積回路がいずれの回線に対しても前記制御を行な
っていないときは前記制御の要求が発生してもこれを抑
止するよう動作する抑止手段とを前記汎用通信制御集積
回路ごとに設け、さらに、前記抑止要求手段に前記制御
を抑止するための要求をセットしたあと前記制御の最大
所要時間経過後に前記プログラム書込みを行なう制御手
段を具備したことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097203A JPS58213336A (ja) | 1982-06-07 | 1982-06-07 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097203A JPS58213336A (ja) | 1982-06-07 | 1982-06-07 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213336A true JPS58213336A (ja) | 1983-12-12 |
Family
ID=14186048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097203A Pending JPS58213336A (ja) | 1982-06-07 | 1982-06-07 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155761A (ja) * | 1984-08-27 | 1986-03-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ通信コントロ−ラ |
-
1982
- 1982-06-07 JP JP57097203A patent/JPS58213336A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155761A (ja) * | 1984-08-27 | 1986-03-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ通信コントロ−ラ |
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