JPS6155761A - デ−タ通信コントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 ＢｉＩ示の概要 Ｃ０従来の技術 り１発明が解決しようとする問題点 Ｅ９問題点を解決するための手段 Ｆ、実施例 Ｆｌ、全般説明（ｊｉｌＡ図、第１Ｂ図、第２図）Ｆ２
．アダプタにおけるデータの流れ図（第３図）゛Ｆ３．
裁定装置の動作（第４図） Ｆ４．３状態制御ロジツクの動作（第５Ａ図〜第５Ｄ図
） Ｆ５．割込み動作におけるデータの流れ（第６図）Ｇ０
発明の効果 Ａ、産業上の利用分野 本発明は一般にデータ通信プロセッサ、特にメツセージ
の集線（ｃｏｎｃｅｎｔｒａｔｉｏｎ）および多重化（
ｍｕｌｔｉρｌｅｘｉｎｇ）のための専用マルチプロセ
ッサアレイに係る。

本出願は同時出願の米国特許出願第６６４８８２号（１
９８４年８月２７日出願）、同第６４４８８８号（同前
）に密接に関連する。

Ｂ、開示の概要 本発明によるメツセージ集線装置および通信マルチプレ
クサの機能を有するデータ通信用コントローラは１通信
アダプタから直接メモリアクセス（ＤＭＡ）装置を介し
てメインメモリへの直接アクセスが可能で、集線装置ま
たはマルチプレクサにおける通常のスキャナすなわちポ
ーリング機能を必要としない。制御用マイクロプロセッ
サ（以下制御プロセッサという）は、メモリの割振り。

メツセージプロトコルの変換、および複数のポート・イ
ンタフェース・アダプタ・マイクロプロセッサ（以下ア
ダプタプロセッサという）への割込みサービスを管理す
る。制御プロセッサによるＤＭＡ動作の制御に代ってア
ダプタプロセッサがＤＭＡ動作を直接セットアツプし制
御する。アダプタの１つは専用インタフェースを通じて
サービスアダプタとして作用し、遠隔地の診断者が、制
御プロセッサの内部レジスタ、サービス用専用ＲＯＭ、
および制御プロセッサの論理インタフェースにアクセス
し、命令を入力して機能動作を指示し。

システムの構成要素の各々を検査することを可能にする
。

Ｃ０従来の技術 従来のプロセッサ制御によるデータ通信コントローラに
は多種類のものがある６例えば、ＩＢＭモデル３７０４
及び３７ｏ５通信コントローラ。

または更に新しいモデル３７２５通信コントローラがあ
る。これらのプロセッサ制御された装置は、通信アダプ
タと、プロセッサにより動作するメインメモリとの間の
通信をスキャナにより、インタフェースする。モデルに
よっては、入出力ポートとメインメモリの間に直接メモ
リアクセス方式を用いている。しかし、この直接メモリ
アクセス方式は制御プロセッサにより制御され、スキャ
ナは入出力アダプタのサービスに使用される。この設計
ではアダプタのポートからメインメモリをアクセスする
速度に一定の限界があるので、動作中のポートの通信速
度が増すにつれて制御プロセッサのＤ　Ｍ　Ａ処理の負
荷は極めて扱いにくいものになる。

米国特許第４０９３８２３号で開示されたもう１つの例
は、スキャナが組込まれ、ある形式の直接メモリアクセ
スを用いてバッファからの情報を転送する。情報はスキ
ャナによりバッファにロードされ、制御プロセッサの制
御によりメインメモリに転送される。この設計も、前述
の場合と同様に、スキャナの組込み、およびＤＭＡ動作
における制御プロセッサの影響により速度の限界があり
。

通信速度が増加しトラヒック負荷が増大するにつれてシ
ステムが極めて扱いにくくなりすべての工／Ｑ要求がサ
ービスを受けるのにかなりの遅れを生じる。

Ｄ０発明が解決しようとする問題点 前述のような従来の技術の欠点にかんがみ、本発明の目
的は、ハードウェアの追加およびそれに付随する遅延な
らびに複雑さを伴なうスキャナまたはポーリングルーチ
ンによらずに、メツセージ集線、プロトコル変換および
通信マルチプレックス機能を有するすぐれたデータ通信
コントローラを提供することである。

更に本発明の目的は１．バス要求または制御プロセッサ
への割込み要求の競合を裁定する裁定装置を組込むこと
により、アダプタプロセッサからメインメモリへの直接
メモリアクセスを制御プロセッサとの最小限の対話で容
易に行なうことができる通信コントローラを提供するこ
とである。

更に本発明の目的は、遠隔診断により誤動作を検出した
場合にサービスすることができる通信コントローラ、メ
ツセージ集線装置および通信マルチプレクサを提供する
ことである。

Ｅ０問題点を解決するための手段 本発明のデータ通信コントローラは専用ＲＯＭを有する
制御プロセッサ、共用しアドレス指定できるＲＡＭ、Ｆ
ｌ込みベクトル番号発生器および要求裁定装置、マイク
ロプロセッサを用いた複数のインタフェース通信アダプ
タ、相互接続するデータおよびアドレスバス、ならびに
システム制御および同期の制御線およびロジックを含む
０個々のアダプタプロセッサは、ポートインタフェース
でサービスを必要とするときＤＭＡ動作をセットアツプ
し制御することにより、メインメモリ（以下ＲＡＭとも
いう）を直接アクセスすることができる。ＲＡＭをアク
セスされている制御プロセッサはＤＭＡ動作をセットア
ツプしたり制御したりしない、これは従来の設計と明ら
かに異なる点である。しかし、制御プロセッサはアダプ
タプロセッサに割込み、対話することできる。裁定装置
は、それぞれのアダプタプロセッサが同時に出したバス
要求および割込み要求を調停するために設けられている
。データバスおよびアドレスバスは、それぞれのアダプ
タプロセッサとメインメモリとの相互接続を行ない、イ
ンタフェース点での３状態ドライバ／レシーバ（以下、
ＴＳともいう）の割込みにより、入出力トラヒックの干
渉を生ぜずに、故障または誤りユニットの分離およびシ
ステムの誤りの診断を容易に行なうことできる。誤り診
断は、ＰＳ（プログラムステータス）レジスタ、ＢＥ／
ＭＣ（バスエラー／マシン検査）レジスタを含むハード
ウェアの主要部分で行なわれる。これらのレジスタはイ
ンタフェースポートの１つに設置された専用のサービス
アダプタにより、専用のサービスデータおよびアドレス
のバスにインタフェースされ、エラーの遠隔診断および
サービスを容易にする。

Ｆ、実施例 Ｆｌ、全般説明（第１Ａ図、第１Ｂ図、第２図）次に本
発明の良好な実施例を図面を参照して説明する。同一の
要素が、説明の箇所により、または図面によって表現が
異なることがあるが、同じ参照番号を用いる限り同一の
ものである。

本発明の実施例は、当業者がプロセッサの割込み、特に
モトローラ６８０００のようなプロセッサの場合につい
てその概要を承知しているという前提で説明する。実施
例では特にこのようなプロセッサを用いるが、本発明は
特定のプロセッサに限定されるものではない。従って、
詳細な流れ図やマシンコードリストは１本発明の理解に
は必要としないので１本明細書には記載しない、このよ
うなリストは、特定のプロセッサの動作で用いるのに限
定され、実行すべき機能および特定のプロセッサ用にセ
ットされた命令を理解できる通常の技術を有する者であ
れば容易にプログラミングすることができる。

第２図は１本発明の良好な実施例における高いレベルの
全体的なアーキテクチャおよびデータの流れを示す６図
面下部のユーザインタフェースと表示された破線から下
の装置はすべて普通の通信設備であって、モデム、通信
回線、ターミナル。

集合制御装置およびホストＣＰＵを含む。これらの装置
はすべて異なった速度、プロトコルおよびデータ形式で
運用され１本発明の良好な実施例の通信アダプタの通信
ポートにインタフェースされる。ホストＣＰＵへ又はホ
ストＣＰＵからのメツセージは、図面上部に示された、
種々の内部レジスタ空間を含む破線枠内のメインメモリ
（ＲＡＭ）１６にある待ち行列に加えられる、メインメ
モリ１６内の特定の内部レジスタは別個に図示されてい
る。メインメモリ１６の待ち行列内のメツセージは１個
々の通信アダプタ７により制御されるＤＭＡを介して直
接にロードされる。各アダプタは制御用プロセサ、と同
じタイプのマイクロプロセッサを有する。各アダプタに
は、それが取付けられているユーザ及び与えられた通信
ポートのプロトコル、フォーマット及び所望のスピード
に従ってメツセージをフォーマツティングあるいはデフ
ォ−マツティングする役割が与えられている。従つて、
メインメモリ１６とのデータ交換は、フレーム文字、同
期文字等を含まない純粋なデータ交換であるので、複数
のユーザ間の通信が容易になる。

ユーザはすべて、ユーザごとに異なったプロトコルおよ
びフォーマットを用いてそのユーザに関する限りトラン
スペアレントな方法で通信を行なうことができる。なぜ
なら、ユーザがインタフェースする個々のアダプタ７は
、必要に応じてプロトコルおよびフォーマットの間の変
換を行なう複雑なタスクを処理し、通信を可能にするか
らである。

第２図で、構内のユーザターミナル１は、集合制御装置
６を介して通信アダプタ７の通信ポート９に接続可能な
装置の１つとして図示されている。

アダプタ７は、ユーザからのメツセージ、または遠隔地
のホストＣＰＵ４からユーザへのメツセージを処理する
通信コントローラ・メツセージ集線装置・マルチプレク
サ内に設けられている。電話回線が遠隔地への通信に必
要となる場合、ユーザインタフェースのモデム５（外部
）が図示のように使用される。サービスアダプタ８は、
通常の動作モードでは通信アダプタであり、ＤＭＡ／Ｍ
Ｍ工０インタフェース（インタフェース１０）にインタ
フェースされる。インタフェース１ｏは、他のアダプタ
７も使用するシステムデータバスおよびアドレスバスな
らびに制御線を含む、専用サービスバスおよびアドレス
バスを含む専用サービスインタフェース（インタフェー
ス１１）は、図示のように、通信回線および遠隔地のモ
デム５を介してリモートのターミナル３に接続されたサ
ービスモデム５を介して受取ったコマンドによりサービ
スアダプタ８が使用することができる。専用サービスイ
ンタフェース１１はサービスアダプタ専用のＲＯＭ１７
を含む、ＲＯＭ１７は制御および診断ルーチンを含み、
リモートのターミナル３からアクセスし、マシン全体の
素子を動作させてエラーのソースを発見することができ
る。ＰＳ（プログラム状態）レジスタ１８およびＢＥ／
ＭＣ（バスエラー／マシンチェック）レジスタ１９は特
に、制御プロセッサ１５がたとえ使用禁止または動作不
能になることがあっても、専用サービスインタフェース
１１により使用することができる。

ユーザターミナル１からのデータの流れは１通信アダプ
タ７、ＤＭＡ／ＭＭＩＯインタフェース１０．３状態ド
ライバ／レシーバ（ＴＳ）１２゜およびシステムバス１
３を介してメインメモリ（ＲＡＭ）１６に至る。他のレ
ジスタ１８〜２３もＲＡＭ１６の一部分であるが、別個
に図示されている。従って、第２図で破線枠内のすべて
の部分は実際にはＲＡＭ１６の一部分である。

３状態ドライバ／レシーバ（ＴＳ）１４は制御プロセッ
サ１５のインタフェースを分離する。また、他のＴＳ（
第１Ｂ図３４）よりアダプタ７の通信アダプタインタフ
ェースがＤＭＡ／ＭＭＩＯインタフェースから分離され
る。

第２図の基本的マシンは最大１６の通信回線に対応する
アダプタ７をサポートし、アダプタ７は１つまたは２つ
のポート９をサポートすることができる。なお、図示さ
れてはいないが、基本的マシンは、多くの、マイクロプ
ロセッサによるシステム設計で通常行なわれるように、
制御プロセッサの制御プログラムを記憶するためのディ
スケットアダプタおよび駆動装置も含む、このディスケ
ットアダプタおよび駆動装置は、アダプタ７と同じタイ
プのインタフェース１０によりインタフェースされるが
、これは本発明の理解には不要であるので図示を省略す
る。

本発明の良好な実施例では、制御プロセッサ１５はモト
ローラ社のＭＣ６８０００を用いることがある。ＭＣ６
８０００はクロック周波数８ＭＨ２のプロセッサで、１
６ビツトの両方向性データバスと、上位データストロー
ブおよび下位データストローブの両者を組込む２３ビツ
トアドレスバスを提供するので、１６Ｍバイトを越える
メモリアドレッシング範囲が与えられる。良好な実施例
でＭＣ６８０００は、８個の３２ビツトデータレジスタ
、７個の３２ビツトアドレスレジスタ、ユーザスタック
ポインタ、監視スタックポインタ、３２ビツトプログラ
ムカウンタおよび１６ビツトステータスレジスタを提供
する。データレジスタは、８ビツトバイト、１６ビツト
ワードおよび３２ビツトの長いワードのデータを操作す
るのに使用される。アドレスレジスタおよびシステムス
タックポインタは、ａ！！品の文献に記載されているよ
うに、ソフトウェアスタックポインタおよびペースアド
レスレジスタとして使用することができる。

更に、レジスタは１６ビツトおよび３２ビツトのワード
のアドレス操作に使用することもできる。

また、レジスタはすべて、インデックスレジスタとして
使用することができる。

ＭＣ６８０００は、当業者にはよく分っているように割
込み駆動型プロセッサである０種々の割込レベルとそれ
らの相互作用については後で説明する。先ず、第１Ａ図
および第１Ｂ図で、全体的なデータの流れおよび制御ア
ーキテクチャについて詳細に説明する。

第１Ａ図と第１Ｂ図は一点鎖線部分で上下に接続される
。第１Ｂ図の中央から少し上方寄りの破線はＤＭＡ／Ｍ
ＭＩＯインタフェースのすべての素子を区分している。

この破線の下側にアダプタ７およびＴＳ　（３状態ドラ
イバ／レシーバ）３４がありすべてのアダプタ７および
ポート９はＴＳ３４により制御ユニットと分離される。

これらのアダプタ７の各々には識別用の番号が付与され
ている。各アダプタ７は、１つまたは２つのポート９を
インタフェースすることができ、ディスケットアダプタ
（図示せず）またはサービスアダプタ８のような専用機
能を有するものもある。データの流れは、ポート９から
個々のアダプタ７に、更にアダプタ７からＴＳ３４を経
てＭＭＩＯインタフェースバス１０に達するが、ＴＳ１
２によりシステムのデータバスおよびアドレスバス１３
から分離される０個々のアダプタ７は１割込みサービス
またはメインメモリ１６のＤＭＡアクセスが必要になる
と、バス要求（ＢＲ，〜Ｂ　Ｒｓ）または割込要求（Ｉ
Ｒ）信号を生成する。これらの要求信号は線５０または
共通割込み線（ＩＲ）を介して裁定装置／ＩＶＮ　（割
込みベクトル番号）発生器２９に送られる。ＩＲ信号は
裁定装置／ＩＶＮＲ生器２９およびＩＣＬ　（割込み制
御ロジック）６６に供給される。

ユーザからの入力データはアダプタ７でフレーム文字お
よびフォーマット文字が取除かれ、トランジスタロジッ
クレベルに変換されるオアダブタフは、裁定装置でバス
アクセスが許可されると。

個々のアダプタプロセッサによりセットアツプされた位
置で、ＤＭＡ動作によりデータバスからメインメモリ１
６にデータを直接転送する。

アダプタ７でアダプタプロセッサへのサービスが必要な
場合１割込み要求が、裁定装置／ＩＶＮ発生器２９によ
り、競合する他の割込み要求の中で調整され、アーキテ
クチャの物理的位置により決まる最高の優先順位のアダ
プタ７が選択されると、裁定装置／ＩＶＮ発生９２９は
、メインメモリ１６内の開始アドレスを与える割込みベ
クトル番号を生成し、制御プロセッサ１５は命令を取出
し、アダプタ７が指示する特定のタイプの割込みを実行
する。

種々のマシン制御、ＭＭＩＯ制御機能およびデコーダ、
割込み制御ロジック、バスエラー／マシン検査ロジック
ならびにエラー制御について、以下個別に説明する。

ユニツ　　゛みレベル 図示のシステムでは、制御ユニットに前述のＭＣ６８０
００のマイクロプロセッサを用いている。

このマシンは８つの割込みレベルと１つの全体的な割込
みレベルを有する。これらのレベルについて本発明に関
連して説明する。

バスエラーレベル：これは全体的なエラーレベル割込み
で、エラーが検出され、制御プロセッサ１５がバスを制
御している場合に、制御ロジック２７により活性化され
る。このエラーはＢＥ／ＭＣレジスタ２６がリセットさ
れ、かつ外部バスのＴＳ１２が再び使用可能になるまで
、インタフェース１０を使用禁止する。制御ユニットの
割込み制御ロジック（ＩＣＬ）６６は、バスエラーが生
じた後に割込みがサービスされるのを阻止する。

ＩＣＬ６６は割込みを禁止するラッチを含む６割込みは
、このラッチがリセットされると再び可能になる。

割込みレベル７二このレベルは本発明とは烈関係なディ
スクダンプおよび検査機能に割当てられる。

割込みレベル６：アダプタ７はこのレベルで制御割込み
を行ない、裁定装置／ＩＶＮ発生器２９により割込みベ
クトル番号が生成される。制御割込みは、アダプタ７に
より生成される３つの割込みクラスの１つで、他の２つ
は、動作割込みおよびアダプタ７のマシン検査である。

後者の２つの割込みクラスは、後述の割込みレベル１で
生じる。

これらの割込みは、バス許可（ＢＧ）信号により割込み
が肯定応答（ＡＣＫ）されているアダプタ７によりリセ
ットされる。バス許可信号についてはＤＭＡインタフェ
ースの項で説明する。　　　　゛（以下余白） 他のレベル６の割込みは、サービスモードでサービス機
能に専用されるサービスアダプタ８からの割込みである
。

割込みレベル５：これは、アドレスが識別されたことを
制御プロセッサ１５に知らせるアドレス検出割込みであ
る。この割込みはレベル５の割込みＡＣＫサイクルを復
号することによりリセットされる。

割込みレベル４；これは、アダプタ７がバスマスタで、
エラーが制御ロジック２７により検出されるとアクティ
ブになるマシン検査レベルである。

このレベルは、デコーダ２８を介して制御プロセッサ１
５により指示されたＭＭＩ○コマンドでリセットされる
。

割込レベル３：これはエラー回復レベルの割込みで、割
込みレベル４がセットさ九るとセットされ、レベル３で
割込みＡＣＫサイクルの復号によりリセットされる。こ
のレベルはまた、制御プロセッサ１５で用いられる制御
プログラムの動作レベルである。

割込レベル２は予備のレベルである。

割込みレベル１：このレベルは、アダプタ７からの動作
割込みおよびマシン検査割込みの場合に使用され、裁定
袋［／ＩＶＮ発生器２９により割込みベクトル番号が生
成される。

割込みレベルＯ：これは、最も低いアプリケーションタ
スク動作レベルの割込みである。このレベルのアプリケ
ーションタスクは完了または停止点のいずれか早く起き
る方の時点まで続行する。

メモリデータフロー 記憶制御装置とメインメモリ１６の間のデータ転送は、
１６データピツトと２パリテイビツトを含む１８ビツト
のインタフェースを用いる。メインメモリ１６の割込み
動作の場合、データは、１バイトまたはワードとして、
制御プロセッサ１５または接続されているアダプタ７の
１つから書込むことができる。ＥＣＣ（エラー修正コー
ド制御ロジック）３０は、１６データピツトに関連して
６ビツトのエラー修正コードを生成する。従って。

１バイトの書込ｉを必要とする書込命令は、読取す・変
更・書込サイクルを用い、６検査ビツトは１６ビツトの
ワードのステータスを正確に反映する。１ワードまたは
半ワードの動作は、制御プロセッサ１５によりセットさ
れた上位または下位のデータストローブによって選択さ
れる。アドレスチャネルの最下位ビットは、予定のデー
タ転送のタイプと組合わせて上位のデータストローブで
使用する。若しこのビットがＯなら、上位のデータスト
ローブが生じる。若しこのビットが１なら。

下位のデータストローブが生じる。アダプタ７からのＤ
ＭＡ４Ｆ込みの場合の一定の書込動作は全ワード（２バ
イト）動作を必要とする。ＤＭＡインタフェースにより
、ワード転送の要求を制御ロジック２７に送ると上位お
よび下位のデータストローブがアクティブになり、２つ
のデータストローブが生じる。

全ワード書込み動作で、６個のＥＣＣ検査ビットがＥ　
ＣＣＩＪ御ロジック３０で生成され、１６データピツト
ともにメインメモリ１６に書込まれる。

ワード書込み動作はバイト書込動作を除き１メモリサイ
クルしか必要としないが、バイト書込動作の場合、アド
レスが与えられたバイトは、関連するバイトおよび６検
査ビツトともにアレイから読取られる。古込まれる予定
のバイトは新しいデータを反映するように変更され１次
いで１６データピツトを用いて新しい６検査ビツトが生
成される。

それによって生じる１６データピツトおよび新しい６検
査ビツトはメインメモリ１６に再書込みされる。

システムロジック システムロジックは通常、変更しないまま設けられてい
るので、そのすべてが図面に詳細に示されてはいない、
システムロジックは、クロック生成ならびに種々の論理
機能のタイミング信号、使用可能になれば０．５秒ごと
にレベル１の割込みを生じるプログラムイネーブルタイ
マまたはカウンタ、カード選択、チップ選択、ＲＯＭお
よびＲＡＭのアドレス復号ならびにリフレッシュ動作、
デコーダ２８に示すようなメモリマツプＩ１０機能を含
む。このブロックは、操作員の制御パネル（図示せず）
のプログラム制御のアドレスの復号、システム制御ラッ
チおよびＴＳのセットおよびリセット、ならびに制御プ
ロセッサ１５からアブブタ７への割込み要求の機能を含
む。

システムロジックにおける新しい機能ユニットは裁定装
置／ＩＶＮ発生ｉｐ＆２９である。これは、アダプタ７
からの割込み要求の裁定、ＤＭＡ動作で制御プロセッサ
１５へのＤＭＡバス要求の裁定、バス許可ＡＣＫ信号の
生成による、ＤＭＡ動作の記憶サイクルの制御、および
ＤＭＡ動作中の３状態アドレスおよびデータバスの制御
を処理し、また、割込みベクトル番号生成および割込み
要求裁定も処理する。

バスエラー／マシン検査レジスタ ＢＥ／ＭＣレジスタ２６は、エラーが検品されるごとに
エラー表示を記憶する。エラーが検出され、制御プロセ
ッサ１５がバスマスタである場合、このレジスタでビッ
トがセットされ、バスエラー信号は、１サイクルの間ア
クティブになる。その結果、バスエラー例外処理ルーチ
ンが実行される。

個々のアダプタ７がバスマスタのときエラーが制御プロ
セッサ１５で検出されると必ずＢＥ／ＭＣレジスタ２６
でビットがセットされ、エラーが検出されたときにアダ
プタ７がバスマスタであったことを表示する。ビットは
、エラーの原因を表わすのにもセットされ、制御プロセ
ッサ１５へのレベル４の割込みがアクティブになる。こ
の動作により、レベル３の割込みによ゛るエラー回復ル
ーチンも実行される。また、アダプタ７がバスマスタの
ときエラーが発生すると、バスマスタの番号は。

裁定装置／ＩＶＮ発生器２９にあるロジックに記憶され
、後に、制御プロセッサ１５からのＭＭＩＯ命令により
読取ることができる。

エラー信号は、どのプロセッサがバスマスタであるかど
うかに関係なく、常にＤＭＡインタフェースのレベルに
活性化される。若しあるアダプタ７が現にバスマスタで
あれば、このエラー信号により、そのアダプタ７はＤＭ
Ａインタフェースへのすにでの信号を使用禁止する。Ｂ
Ｅ／ＭＣレジスタ２６のビットがセットされると、すべ
てのアダプタ７のＤＭＡアクセスは阻止される。ＢＥ／
ＭＣレジスタ２６には１６のビットがあり、その出力Ｅ
□〜ＥＸは、第１Ｂ図に示すように、制御ロジック２７
に供給される。前記１６ビツトのそれぞれの意味は下記
のように定義される：ビット０：このビットはパリティ
エラーである。

パリティ検査は、ＦＣＣ制御ロジック３ｏで書込まれた
データ、または制御プロセッサ１５の入力で読取られた
データについてＰＣ（パリティチェッカ）３１および３
２により実行される。ＰＧ（パリティ発生器）３３は制
御プロセッサ１５の出力で動作し、所要のパリティ出力
を生成する。

ビット１：このビットはメインメモリ　（ＲＡＭ）１６
からの二重ビットエラーである。ＥＣＣ制御ロジック３
０は単一ビットエラーを修正することができるが、二重
ビットエラー（ＤＢＥ）は１図示のように、ＢＥ／ＭＣ
レジスタ２６に入力するＤＢＥ信号をアクティブにする
。エラーが生じたときのバスマスタは、後に説明するよ
うに、ビット６により表示される。二重ビットエラーは
ＲＡＭＩｅ内で生じる可能性が最も大きい。

ビット２：これはリフレッシュアンダーライン（ＲＵ）
である、このビットはＲＡＭ１６により生成され、ＢＥ
／ＭＣレジスタ２６にＲＵ倍信号して供給される。この
動作は、リフレッシュ選択サイクルが、ＲＡＭ１６の動
的リフレッシュに必要な指定された時間内にアクティブ
でながった場合に生じる。

ビット３：これはアクセスエラー／データＡＣＫタイム
アウトエラービットである。このエラーは下記の７項目
のいずれかの原因により生じる：（ａ）ＲＡＭ１６の保
護領域への書込みが試みられた。

（ｂ）　７ダブタ７によるＲＡＭ１Ｓ内（７）ＭＭ　Ｉ
　Ｏ空間へのアクセスが試みられた。

（ｃ）スーパバイザデータモードではないときに制御プ
ロセッサ１５によりＭＭ　Ｉ　Ｏ空間がアクセスされた
。

（ｄ）ＲＡＭ空間に実現されていない領域の読取りまた
は書込みが試みられた。

（ａ）　ＲＯＭ　１７の書込みが試みられた。

（ｆ）４マイクロ秒内に付属装置（記憶制御装置または
アダプタ）から制御プロセッサ１５にデータ転送背定応
答（ＡＣＫ）が返されなかった。

（ｇ）バスマスタになっているアダプタ７が４マイクロ
秒内にストローブを非アクティブにしなかった。

これらの原因の中のどれによってエラーが生じたかは、
次に説明するように、ＢＥ／ＭＣレジスタ２６にある他
のそれぞれのビットがセットされているかどうかによっ
て決まる。

ビット４：これはタイマ割込みがリセットされていない
ことを表わす。

ビット５：これはＤＭＡタイムアウトである。

このビットは、バス許可（ＢＧ）信号を受取ったアダプ
タ７が２マイクロ秒内にバス許可ＡＣＫ信号を返さない
場合にセットされる。

また、２マイクロ秒以上前に背定応答されたデータ転送
をアクティブにする制御プロセッサ１５からのＭＭＩＯ
命令により選択されたアダプタ７はこのビットをセット
し、バスマスタのアダプタ７による転送サイクルの開始
の失敗もこのビットをセットする。これは２マイクロ秒
内にアドレスストローブをアクティブにしないアダプタ
７により指示され、このビットがセットされる。

ビット６：これはバスマスタ標識である。このビットが
セットされている場合、エラーが検出されたときのアダ
プタ７はバスマスタであったことを意味する。

ビット７：これはアクセスタイプの標識である。

このビットがセットされている場合、エラー発生時の動
作は読取り動作であってことを表わし、このビットがセ
ットされていない場合は、書込み動作でエラーが発生し
たことを表わす。

ビット８：これはＲＡＭ＠込み領域は保護規定違反であ
る。これは、スーパバイザデータモード以外で、アダプ
タ７または制御プロセッサ１５がＲＡＭ１６の保護領域
に書込みを試みたことを表わす。

ビット９〜１１：これらのビットはＲＡＭカード選択ビ
ットで、エラーが検出されたときにＲＡＭ１６のどの記
憶セクションが選択されていたかを表わす。

ビット１２：このビットはＲＯＭカード選択ビットで、
エラーが生じたときにＲＯＭカードが選択されていたこ
とを表わす。

ビット１３：このビットは、制御プロセッサ１５が停止
されたことを表おす停止ビットである。

ビット１４および１５：これらは未使用の予備ビットで
ある。

メモリマツブドエ／○　ＭＭＩＯ デコーダ２８は、制御ラッチのセットおよびリセット、
制御情報のアダプタ７への書込み、および必要なときア
ダプタ７のＭＣレジスタの読取りに使眉される。一般に
、ＭＭＩＯ動作は、アドレスバスのアドレス可能範囲を
有するが、記憶空間には割当てられていないアドレスの
復号によって制御されたＩ１０動作を構成する。これら
のアドレスは、復号されると、制御プロセッサ１５また
は接続されているアダプタ７の制御命令として使用され
る。ＭＭＩＯ動作は制御プロセッサ１５により開始され
制御される。動作自体は、アドレス指定されたＭＭＩＯ
空間へまたはデータを転送する１つのロード命令または
書込み命令の実行からなる。ＭＭＩＯ動作の場合、制御
プロセッサ１５はバスマスタであり、動作はスーパバイ
ザデータモードで実行されなければならない、ＭＭＩ○
により実行されるのはニ アダブタフのリセット（各アダプタ７はこのコマンドに
対する特定のＭＭＩＯアドレスを有する）アダプタ７の
イネーブル、アダプタ７のディスエーブル、指定された
アダプタ７への割込み、指定されたアダプタ７でのマシ
ン検査レジスタの読取り、個々のアダプタ７へのサービ
ス割込みのセット、または基本的な保証検査のないアダ
プタ７のリセット、もしくはディスケットアダプタのプ
ログラムスイッチの読取りの動作である。

第１Ａ、Ｂ図に示す設計では１８個までのアダプタ７が
使用されることがあり、これらはその物理的位置により
優先順位が指定される。これらのアダプタ７は順次に番
号が付与され、＃１のアダプタ７には、裁定装置２９の
制御ユニットで最低の優先順位のＤＭＡおよび割込みが
指定される。

最高の優先順位は、ディスケットアダプタ機能に予約さ
れている＃１８のアダプタ７に付与される。

ＭＭＩＯロジックも、制御プロセッサ１５または記憶制
御装置とともに設置された種々のシステム制御機能を復
号するデコーダを有するが、４つの特定のＭＭＩＯ命令
は他の素子に割当てられる。

これらの素子には、バスマスタレジスタ（図示せず）、
ＤＣ（データ比較）レジスタ２３、ＡＣ（アドレス屁較
）レジスタ２２およびＦＳ（機能選択）レジスタ２４が
ある。

ＤＭＡ　　直　−アクセス 図示のアーキテクチャにおいて、直接記憶アクセスは、
１バイトまたは複数バイトすなわちワードをメインメモ
リ１６へまたはメインメモリ１６から転送することがで
きるバスマスタ開始のＩ１０動作である。バスは、１８
ビツト（１６データピツトと２パリテイビツト）の両方
向性データを。

メインメモリ１６および接続されているアダプタ７また
はメインメモリ１６の間および制御プロセッサ１５の間
に供給する。そのため、バスマスタは、バスに接続され
、システムバスを制御することができるユニットと定義
される。バスマスタは、データ転送の方向を決め、アド
レスおよび制御情報を供給して転送を管理し、書込み動
作中、データを供給する。ＤＭＡに接続されたいくつか
のユニットはバスマスタになることができるから、裁定
装置２９による裁定は、任意の１つの時点でどのユニッ
トがバスマスタとして動作するかを決める。

ＤＭＡ動作中に、ＲＡＭ１６の記憶空間へのアクセスは
実アドレスを用いる。アダプタ７によるＤＭＡ動作は、
使用するアドレスをアダプタ７によってセットアツプす
るデータ転送である。インタフェースは一般的なりＭＡ
の場合を処理することが可能である。その場合、ＤＭＡ
コントローラは開始アドレスによりセットアツプされる
が、この動作は本設計では実現されない６個々のアダプ
タ７は、開始アドレス位置および制御プロセッサ１５か
らのカウントを入手し、アドレス情報を記憶する。アド
レス情報、はＤＭＡを介して、接続されているアダプタ
７に転送されるが、この転送はアダプタ７自身によって
開始され、制御される。

メインメモリ１６には各アダプタ７に割当てられる指定
された予備の空間はなく、アダプタ７に割当てられる記
憶空間は時間によって異なることがある。

ＤＭＡインタフェース　号 ＤＭＡインタフェースは１６データピツトと２パリテイ
ビツトからなる１８ビツト幅の両方向性データバスを含
む、このデータバスは完全にアクティブである。ＤＭＡ
読取り動作中、または制御プロセッサ１５からアダプタ
７へのＭＭ　Ｉ　Ｏ書込み動作中、データバスは制御プ
ロセッサ１５に接続された制御ユニットロジックにより
駆動される。

アドレスバスはマルチポイントの２３ビツトバスで、か
つ両方向性で完全にアクティブである。

ＤＭＡ動作が行なわれていない場合、外部アドレスバス
は制御プロセッサ１５により駆動され、アドレスを監視
することが可能である。このバスは。

制御プロセッサ１５から、アダプタプロセッサ４２への
ＭＭＩＯ制御動作中、制御プロセッサ１５に接続された
ロジックにより駆動される。

書込み信号線：これはバスマスタにより駆動されるマル
チポイント信号線である。書込み信号は、すべてのＩ１
０１００データバスによる転送方向を、３状態分雛制御
ロジック（図示せず）に指示する。この動作は後に詳細
に説明する。ＤＭＡ動作中、この信号の活性化はバスマ
スタからＲＡＭ１６へのデータ転送を指示する。この信
号の非活性化はＲＡＭ１６からバスマスタへのデータ転
送を指示する。この動作は本明細書では読取り動作とい
う。

ＤＭＡインタフェースにおけるその他の制御線およびバ
スは下記のものを含むニ レベル１割込み：これは、制御プロセッサ１５の未定の
レベル１　？Ｉ込みを生じるアダプタ７により駆動され
るマルチポイント信号である。アダプタ７は、データ割
込みまたはアダプタ７のマシン検査割込みを生じると、
この信号線を活性化する。

レベル６割込み：これは、制御プロセッサ１５の未定の
レベル６割込みを生じるアダプタ７により駆動されるマ
ルチポイント信号である。これは、制御割込みがサービ
スを要求すると活性化される。

レベル１割込みＡＣＫ信号もサポートされ、この信号は
、アダプタ７からのレベル１割込みの割込みＡＣＫサイ
クルが実行されると制御プロセッサ１５により活性化さ
れる。レベル６割込みのＡＣＫ信号は、レベル６の割込
みＡＣＫが実行されると制御プロセッサ１５により活性
化されるマルチポイント信号である。

バス要求／割込みＡＣＫバス：これは１８線のバスで、
各アダプタ位置に１本のバス線が割当てられる。このバ
スは、裁定袋［／ＩＶＮ発生器２９によりマルチプレッ
クスされ、バス要求およびアダプタ割込み要求を処理す
る手段として作用する。制御プロセッサ１５がレベル１
割込みの割込みＡＣＫサイクルを実行すると、制御ユニ
ットにあるシステムロジックは、アダプタ７へのレベル
１割込みＡＣＫをアクティブにする。レベル６の割込み
ＡＣＫ信号が生じる′と、アダプタ７にレベル６割込み
ＡＣＫ信号が与えられる。レベル１割込みＡＣＫ線がア
クティブの場合、割込みを要求しているアダプタ７は、
制御プロセッサ１５にレベル１割込みが出されていた場
合、そのバス要求をアクティブにする。裁定装置２９は
これを割込み要求とみなしている。同じ動作がレベル６
割込みＡＣＫの場合にも生じる。若しレベル１またはレ
ベル６の割込みＡＣＫ信号がどちらもアクティブではな
いなら、アダプタ７は、ＤＭＡ要求を有する場合、バス
要求線をアクティブにすることができる。

バス要求線動作ニレベル１またはレベル６の割込みＡＣ
Ｋ信号がアクティブでない場合、ＤＭＡ要求を生じるア
ダプタ７は、そのバス要求／割込要求線を活性化するこ
とができる。これは裁定装置２９によるＤＭＡ要求とみ
なされる。この線は。

Ｉ１０１００バスの制御を要する接続されたアダプタ７
のどれかにより駆動される。アダプタ７は。

バス要求のためそのバス要求／割込み要求線を活性化し
、その状態を、バス要求が許可されるまで保持しなけれ
ばならない、バス要求は、レベル１またはレベル６の割
込みＡＣＫ線がアクティブになるか、またはアダプタ７
が使用禁止になる場合は除去される。アダプタ７はアク
セスを許可されると、その転送動作の期間中、バスマス
タになる。

割込みＡＣＫ線： 制御プロセッサ１５がレベル１割込みに応答して割込み
ＡＣＫサイクルを実行しているとき、レベル１割込みＡ
ＣＫ線はアダプタ７に対して活性化される。レベル６割
込みおよびレベル６割込みＡＣＫ線の場合も同様である
。これらのＡＣＫ信号はどちらもアダプタ７を制御して
、ＤＭＡバス要求をバス要求／割込み要求線から取除く
。若しレベル１割込みＡＣＫがアクティブなら、制御プ
ロセッサ１５にレベル１割込みを示しているアダプタ７
は、そのバス要求／割込要求線を活性化する。レベル６
割込みＡＣＫがアクティブの場合も、レベル６割込みを
示しているアダプタ７は同じように動作する。割込みは
裁定装置２９の裁定ロジックにより符号化され、最高の
優先順位を有するアダプタ７からの要求が割込みベクト
ル番号の形式で制御プロセッサ１５に示される６割込み
ベクトル番号は、示された特定のタイプの割込みの。

メモリにあるサービスルーチンの開始アドレスを制御プ
ロセッサ１５に与える。

バス許可／割込み受入れバスは、前述のように。

１８信号線のバスで、各アダプタ位置に１線ずつ割当て
られている。このバスはバス許可を処理する裁定装置２
９によってマルチプレックスされ。

割込みするアダプタ７に、その割込みが制御プロセッサ
１５により受入れられていることを知らせる。個々のア
ダプタ７は、若しレベル１またはレベル６割込みＡＣＫ
の間アクティブなバス許可／割込み受入れ信号を認識す
れば、制御プロセッサ１５に示されている割込みのタイ
プに対応する符号化された割込みタイプ線（３ビツト）
を活性化する。裁定装置１２９におけるマルチプレック
ス動作は下記のように行なわれる。

乙五１肌肱土 バス許可信号は、裁定装置２９のバス裁定ロジックによ
り生じ、バスをアクセスする予定の装置に与えられる。

バスを要求している装置は２つ以上あるかもしれないの
で、裁定装置２９の裁定ロジックはどの装置にバス制御
を許可するかを決める。物理的位置に基づいて優先順位
を与える集中裁定方法が図示のように実現されている。

＃１の位置に設置されたアダプタ７（アダプタ＃１８に
対応することがある）は最高の優先順位を有し、裁定装
置２９の接続ポートの最後の位置に設置されたアダプタ
７の優先順位は最下位である。バス許可信号はいったん
活性化されると、バス許可へ〇に信号が活性化されるか
、またはバス許可が承認されないことが検出されるまで
は非アクティブにならない、アダプタ７はアクティブな
バス要求信号が生じている間にバス許可信号の活性化を
検出しない限り、バスマスタの権限でバスの信号を活性
化することは許されない。

週λｉと愛込Ｊす【伍 レベル１またはレベル６の割込みＡＣＫ信号がアクティ
ブの場合、制御プロセッサ１５は１割込みが肯定応答さ
れているアダプタ７へのバス許可／割込み゛受入れ信号
を活性化する。アダプタ７は、そのバス許可／割込み受
入れ線がアクティブであり、レベル１またはレベル６の
対応する割込みが示されていることが分ると、・符号化
された割込みタイプの腺を活性化し、制御ユニットに示
している割込みのタイプを表示する＃最も高い優先順位
で要求しているアダプタ７からの特定の割込みベクトル
は、裁定装置／ｒＶＮ発生器２９により生成される。

４１）］目Ｏわ４隻 バス許可ＡＣＫ信号はＤＭＡ動作中にバスアクセスを得
るのに用いられるマルチポイント信号である。この信号
は、アクティブなりＭＡババス求を生じ、かつバス許可
を受取るアダプタ７により活性化される。バス許可を受
取った後、アダプタ７は、前のバスマスタからのアドレ
スストローブ、データ転送ＡＣＫおよびバス許可ＡＣＫ
信号がすべて非活性化されるまで待機して始めて、それ
自身のパス許可ＡＣＫ信号を活性化することができる。

バスアクセスはバス許可ＡＣＫ信号の非活性化とともに
終了する。

アドレスストローブ信号は、ＤＭＡ動作を実行するとき
バスマスタにより生じるマルチポイント信号である。上
位および下位データストローブもバスマスタにより生じ
、その一方または両方が、１バイトまたは１ワードが必
要であるか、かつバイトが下位または上位のどちらであ
るかを指示するのに使用される。

データ　゛　　　・ この信号は、Ｉ１０動作中に、アドレス指定されたアダ
プタ７、記憶制御装置またはシステムＭＭＩＯロジック
により生じるマルチポイント信号である。この信号は、
ＤＭＡ動作中におけるアダプタ７とメインメモリ１６の
間の非同期動作、および制御プロセッサ１５のＭＭＩ○
動作中における制御プロセッサ１５とアダプタ７の間の
非同期動作を可能にする。書込動作では、データ転送へ
〇に信号は、従装置がインタフェース上の情報を入手し
、サイクルが終了できることを表わす、読取り動作では
、データ転送ＡＣＫ信号は、従装置がデータをデータバ
スに乗せ、従って制御プロセッサ１５がそれを読取るこ
とができることを表わす、ＤＭＡ動作では、従装置はメ
インメモリ１６であり、データ転送ＡＣＫ信号は記憶制
御装置により供給される。制御プロセッサ１５からアダ
プタ７へのＭＭＩＯ読取り／書込みサイクル中に。

アドレス指定されたアダプタ７は従装置であり。

データ転送ＡＣＫ信号を供給しなければならない。

、丑う：づ１１ これは、制御ロジック２７の記憶制御ロジックにより生
じるマルチポイント信号である。この信号は下記の中の
１つを表わすことができる＝（ａ）アダプタ７から受取
ったデータのパリティの誤り。

（ｂ）未設置記憶空間に対する読取りまたは書込み。

（ｃ）ＲＯＭ＄込みの試み、またはバス許可を受取つた
が２マイクロ秒内に応答しなかったために生じるタイム
アウト。

（ｄ）アダプタ７がタイムアウト期限内にストローブを
非活性化しないために生じるタイムアウト。

（ａ）メインメモリ１６からの二重ビットエラー。

（ｆ）記憶保護規則違反によるエラー。

エラー信号はアクティブなバスマスタのＩ１０マイクロ
プロセッサにより入力として検出され。

その場合、制御プロセッサ１５へのインタフェースでア
クティブになっている信号はどれも使用禁止にしなけれ
ばならない。

システムリセット これは次のリセットのどれかが生じると制御プロセッサ
１５により活性化される負のアクティブ信号である。

（ａ）電源オンのリセット。

（ｂ）ＭＭＩＯ命令により実行されたリセット。

（Ｃ）サービスアダプタからのリセット。

（ｄ）ディスクダンプリセット。

（ｅ）プロセッサリセット命令の実行。

土工」ｆΔｌｉ卜欠 サービス割込みは割込みレベル６で制御プロセッサ１５
に割込むことができ名、アダプタ７はサービス割込み信
号を活性化することができ、制御プロセッサ１５は、サ
ービス割込みＡＣＫ信号を再活性化することによりサー
ビス割込みをリセットする。サービスアダプタ８は、Ａ
ＣＫ信号を受取るとその割込みをリセットしなければな
らない。

サービス線はサービスアダプタ８から制御プロセッサ１
５にしか接続しない。

アダプタ選択線３５は、アダプタ７にＭＭＩＯ動作を行
なう制御プロセッサ１５により活性化される負のアクテ
ィブ信号線である。アダプタ７は。

信号がアクティブのときアドレスバスにある下位８ビツ
トを復号し、どのアダプタ７が選択されどの機能が実行
されるべきかを決定する。

サービスアダプタリセット信号は負の信号で。

サービスアダプタ８により活性化される。この信号によ
り、制御プロセッサ１５はシステムリセット信号を活性
化し、サービスアダプタ８を除きマシン全体をリセット
する。サービス割込みＡＣＫ信号は、前述のように、制
御プロセッサ１５からサービスアダプタ８への２点間信
号である。

サービスインタフェース 第２図で、サービスアダプタ８は、前述のように、それ
自身のインタフェース１１を有する。インタフェース１
１は種々のレジスタをアクセスし、ソフトウェアのデバ
ッグおよびシステムハードウェアエラーの診断を支援す
る。ソフトウェアのデパック機能を支援するため、制御
プロセッサ１５は、特に第２図に示されたそれぞれのレ
ジスタを実現する。これらのレジスタは、インタフェー
ス１１を介してアクセス可能である。また、これらのレ
ジスタは、診断のためアドレス比較（ＡＣ）レジスタ２
２にあらかじめロードされたアドレスを検出し、ファン
クション選択（ＦＳ）　レジスタ２４で指定された条件
を満たした場合、レベル５の割込み信号を生じる割込み
制御ロジック（ＩＣＬ）６６を線２５を介して制御プロ
セッサ１５にインタフェースする。同様のことがデータ
比較（ＤＣ）　レジスタ２３とＦＳレジスタ２４の場合
にも当てはまり、これらのレジスタはデコーダ２８とＩ
ＣＬ６６をインタフェースする制御サービス機能を含む
、ＦＳレジスタ２４、ＡＣレジスタ２２およびＤＣレジ
スタ２３は、第１Ａ図に示すように、制御ロジック６７
に含まれている。

第２図の２バイトのＰＳレジスタ１８は、制御プロセッ
サ１５により書込み、サービスアダプタ８により読取る
ことができるが、制御プロセッサ１５により読取り、サ
ービスアダプタ８により書込むことは不可能である。Ｂ
Ｅ／ＭＣレジスタ１９は、マシン検査部に二重ポート出
力を有するので制御プロセッサ１５−またはサービスア
ダプタ８により読取ることでができる。ＢＥ／ＭＣレジ
スタ１８はパリティビットを含まないので、これらのレ
ジスタをサービスアダプタ８が読取る場合、パリティ検
査は禁止される。

第２図のＲＯＭ１７は、専用の２バイトデータバス、１
５ビツトアドレスバスおよび制御バスを介してサービス
アダプタ８にインタフェースされる。この専用インタフ
ェースは、サービスプロセッサ（ターミナル３）が制御
プロセッサ１５．レジスタ１８および１９を読取る命令
をそれぞれ実行するのに使用される。

プロセッサ　　゛み 制御プロセッサ１５とアダプタ７のアダプタプロセッサ
４２の間で相互のプロセッサ開割込みが可能である。制
御プロセッサ１５はＭＭＩＯ（メモリマツプエ１０）命
令によりアダプタプロセッサ４２に割込むことができる
。ＭＭＩＯ命令の１つは１選択されたアダプタ７に、現
に割当てられている通信バッファのＤＭＡ読取り動作を
メインメモリ１６で行なうことを知らせるのに用いられ
る。他のＭＭＩＯ命令は、より高い優先順位レベルで１
選択されたアダプタ７に割込み、サービス機能を提供す
るのに用いられる。制御プロセッサ１５から個々のアダ
プタ７への割込みインタフェースは、ＤＭＡアドレスバ
スの下位８ビツト、および回線選択と呼ばれるマルチポ
イント選択線からなる。この回線がアクティブの場合、
各７ダプタ７は、ＤＭＡアドレスバスの５ビツトと、ア
ダプタ７が取付けられているボード位置の配線から供給
される一定の５ビツトのロケーションアドレスとを比較
する。比較されたアドレスが一致すると、そのアダプタ
７は、ＤＭＡアドレスバスの他の３ビツトを復号し１選
択されたＭＭＩＯ機能を決定する。

アダプタ・仰　ユニット司の　゛み 前述のように、レベル１またはレベル６の割込みレベル
の制御プロセッサ１５へのアダプタ割込みは可能である
。サービスアダプタ８は、アダプタ７と同じ割込み能力
を有し、かつサービスアダプタ８から制御プロセッサ１
５へ割込みレベル６で割込む能力を有する。サービスア
ダプタ８から制御プロセッサ１５への割込みはすべて前
述のように処理される。

Ｆ２．アダプタにおけるデータの流れ（第３図）叉１肱
生立！企 次に、第１Ａ図、第１Ｂ図および第２図に関連する受信
動作の場合のアダプタ７のデータの全体的な流れを第３
図により説明する。

第３図で、ポート９に接続されたモデム５からのデータ
はＤ／Ｒ（ドライバ／レシーバ）３８に送られる。Ｄ／
Ｒ３８はＥＩＡ／Ｒ３２３２型のその他の規格のものを
用いることがある。　Ｄ／Ｒ３８はモデム５の受信電圧
レベルを、残りの素子のトランジスタロジック電圧レベ
ルに変換するのに用いられる。　Ｓ／Ｄ　（直列化器／
非直列化器）３９は１例えばザイログ社のモデル８４４
ｏの形式で実現される。これは直列化および非直列化の
機能だけではなく、通信手順の要求によるフォーマット
化および非フォーマット化の機能を提供する。これは、
フレーム文字、同期文字、の挿入または削除、ブロック
検査文字の生成等を含む、Ｓ／Ｄ３９ば直列データを受
取り、８ビツトバイトを累積する０次いでＳ／Ｄ３９は
、ＩＲＰＴ　（割込み）線４０とＩＣＬ　（割込み制御
ロジック）６８を介してアダプタプロセッサ４２に割込
み、干渉する恐れのある割込みを排除する。

アダプタプロセッサ４２は、制御プロセッサ１５と同じ
ようにモートローラ社製のモデル６８０００のマイクロ
プロセッサを用いることがある。

次いで、入力データバイトはＭＭＩＯ読取り動作により
Ｓ／Ｄ３９から読取られる。Ｓ／Ｄ３９は。

次のデータバイトを受取ると、再びアダプタプロセッサ
４２に割込み、アダプタプロセッサ４２による読取り処
理が続けられる。

アダプタプロセッサ４２は、ワードすなわち２バイトの
データをその内部のデータレジスタに累積する。１ワー
ドの累積が完了すると、アダプタプロセッサ４２は、２
バイトを１ワードとして制御プロセッサ１５のメインメ
モリ１６への転送が可能になる。

メインメモリ１６からあらかじめ読取られた装置制御ワ
ード（ＤＣＷ）は、アダプタ７がそのアダプタプロセッ
サ４２で使用するアドレス情報を含み、ＤＭＡデータ転
送動作中にＲＡＭ１６をアドレス指定する。ＲＡＭ１６
におけるデータバッファのレイアウトは、ＤＭＡ動作中
にアダプタ７が直接ＲＡＭ１６をアドレス指定できるよ
うに写像される。ＲＡＭ１６の部分はシステムアドレス
のビット２３がＲＡＭ１６のアクセス中に活性化されな
いようにアドレス空間に配置される０次に、アダプタ７
がＤＭＡ書込み動作を実行する場合。

アダプタ７は、アクティブのビット２３により書込み動
作を実行する。アクティブのビット２３による動作はＤ
ＭＡ要求ラッチをセットする。これは制御プロセッサ１
５に対するＤＭＡバス要求を活性化する。このラッチと
割込み線はインタフェース制御ロジック４７（第３図）
の一部分である。

制御プロセッサ１５の裁定装置２９は、アダプタ７が最
も優先順位の高い要求元になると、特定のアダプタ７へ
のバス許可信号を活性化する。アダプタ７がバス要求信
号を表示しバス許可信号を受取るまでの期間中、アダプ
タ７は書込みサイクルに保持され、そのアドレスバス、
データバスおよび制御信号はすべてアクティブである。

最終的にバス許可を受取った後、インタフェース制御ロ
ジック４７は、パス許可ＡＣＫ信号を活性化し。

続いて下記の動作を順次に行なうニ アドレスバスは第１Ｂ図および第２図のＤＭＡアドレス
バス（インタフェース１０）に接続されるが、ビット２
３は非アクティブの状態に移行し、ＲＡＭ１６で正しい
写像を行なう、アダプタ７の制御信号はＤＭＡ制御信号
インタフェースに送られ、データバス信号は第１Ｂ図お
よび第２図のＤＭＡデータバス（インタフェース１０）
に送られる。制御プロセッサ１５は、ＲＡＭ１６の書込
み動作を実行し、データがＲＡＭ１６に書込まれると、
アダプタ７に対するデータ転送ＡＣＫ信号を活性化する
。アダブチ７がデータ転送ＡＣＫ信号を受取ると、その
インタフェース制御ロジック４７はＤＭＡインタフェー
スへの信号を順次非活性化し、アダプタプロセッサ４２
は書込み動作サイクルを完了する。

前述のシーケンスは、メツセージの終結または送信ブロ
ックの終結をアダプタプロセッサ４２が受取って識別す
るまで１通信回線から２バイト受取るごとに反復される
。メツセージまたは送信ブロックの終結が識別されると
、アダプタプロセッサ４２は、ブロック終結が現われた
ことを制御プロセッサ１５に知らせる。この時点で、制
御プロセッサ１５は、ＲＡＭ１６に書込まれたデータブ
ロックに対するデータ処理の実行を引継ぎ、所要のヘッ
ダまたはトレーラコードを生成するとともに、データブ
ロックを、原始メツセージの所定の受取先にアドレス指
定された回線に出力する適切なアダプタに送る。アダプ
タ７は選択された出力インタフェースで、適切なフレー
ム文字および制御文字を有する２バイトのデータブロッ
クを一度にフォーマット化し、接続されている通信回線
のプロトコルおよびインタフェースの回線要求に適合さ
せる。

送遁ＪＷぼり１釦 ＤＭＡ送信動作中、アダプタプロセッサ４２は、一度に
２バイトをそのレジスタに取込み、Ｓ／Ｄ３９に送る。

　（２バイト送るごとに）Ｓ／Ｄ３９がその送信バッフ
ァを空にすると、線４０上の工ＣＬ６８への割込み信号
が活性化され、アダプタプロセッサ４２への割込み信号
が生じる。アダプタプロセツサ４２はＤＭＡ読取り動作
を追加実行し、ＲＡＭ１６から更に２バイト取出す、受
信動作中と同じように、ＲＡＭ１６からあらかじめ読取
られた装置制御ワード（ＤＣ：Ｗ）は、アダプタ７が用
いるアドレス情報を含み、データ転送動作中ＲＡＭ１６
をアドレス指定する。アダプタ７は、ＤＭＡ読取り動作
を、アクティブのビット２３により実行し、インタフェ
ース制御ロジック４７にあるＤＭＡ要求ラッチに信号を
送る。この動作により、受信動作中と同じように、制御
プロセッサ１５の裁定装置２９へのＤＭＡバス要求信号
が活性化される。裁定装置１２９は、アダプタ７がアク
ティブな要求を有する最も優先順位の高い装置になると
、バス許可信号を活性化する。最終的にアダプタ７がバ
ス許可信号を受取ると、インタフェース制御ロジック４
７は裁定装置２９へのバス許可ＡＣＫ信号を再び活性化
し、裁定装置２９は更に制御プロセッサ１５へのバス許
可ＡＣＫ信号を活性化し、順次下記のように動作するニ
アドレスバスは、ＤＭＡアドレスバスに接続され、情報
を受取る。ビット２３は、ＲＡ　Ｍ　１６への写像を正
しく行なうため非アクティブにされる。

制御信号はＤＭＡ制御信号インタフェースでルリ御プロ
セッサ１５のタイミングに整合される。読取り動作であ
るから、インタフェース制御ロジック４７はインタフェ
ースからデータを受取るように調整される（第１Ａ図、
第１Ｂ図または第２図のＴＳ１２．１４または３４を適
切な状態にセットすることを含む）、制御プロセッサ１
５の記憶制御装置はＲＡｔ１６からの読取り動作を実行
し。

データがＤＭＡインタフェースでアクティブの場合、ア
ダプタ７へのデータ転送ＡＣＫ信号を活性化する。アダ
プタ７がデータ転送ＡＣＫ信号を受取ると、インタフェ
ース制御ロジック４７は、アダプタプロセッサ４２が読
取り動作サイクルを完了するごとに、ＤＭＡインタフェ
ースで信号を非活性化する。

ＲＡＭ１６からＤＭＡ読取り中に読取られる２バイトは
アダプタプロセッサ４２の内部のデータレジスタに書込
まれる。アダプタプロセッサ４２はＭＭ工Ｏ！込み動作
を実行し、１バイトのデータをＳ／Ｄ３９に転送する。

Ｓ／Ｄ３９は、バイトをＤ／Ｒ３８を介して転送すると
、再びアダプタプロセッサ４２に割込み、その送信バッ
ファが空であることを知らせる。この動作は、２バイト
のデータが通信回線でポート９を介して転送されるごと
に反復され、ＤＭＡ転送カウントが０になるか、または
ブロック終結が現われるまで続行される。前述のように
、Ｓ／Ｄ３９は、それが接続されている通信回線のプロ
トコルおよびフォーマットの要求を満たすのに必要なブ
ロック検査文字。

フレーム文字および制御文字を生成するロジックを含む
。

Ｆ３．裁定装置の動作（第４図） 次に第１Ａ図および第２図の裁定装置２９の動作例を詳
細に説明する。

第４図は裁定装置２９の詳細を示す。裁定装置２９は、
同時に複数のアダプタ７から出された割込み要求、また
はＤＭＡ動作のためのバス要求を裁定する機能を有する
。各アダプタ７は、第１Ａ図および第１Ｂ図に示すよう
に、裁定装置２９に接続されたバス要求信号線およびバ
ス許可信号線を有する。これらの信号は、ＤＭＡ動作、
割込み要求動作および割込みベクトル番号発生のために
マルチプレックスされる。裁定装置２９は、最大１８の
異なるアダプタ７の裁定をすることができる。＃１８の
アダプタ７の優先順位が最も高く。

＃１のアダプタ７の優先順位が最も低く設定されている
ものと仮定する。

第４図で、各アダプタ７のバス要求信号は線５０から要
求ラッチ５５に供給され、バス許可信号はデコーダ５４
から線５１に出力される。前述のように、これらの信号
は、ＤＭＡ９作、割込要求動作、および裁定装置２９に
おける割込みベクトル番号生成のためにマルチプレック
スされる。最初にＤＭＡ動作例について説明する。

＃１０および＃３のアダプタ７がＤＭＡ読取りまたは書
込み動作のため線５０上のそれぞれのバス要求信号を同
時に活性化するものと仮定する。

要求ラッチ５５は線５０の１８の可能なバス要求信号の
状態をラッチする。これは制御ロジック６５が図示のよ
うにラッチ要求信号を活性化したときに行なわれる。バ
ス要求信号は、エンコーダ５６およびデコーダ５４の入
力がその要求の裁定中に変化しないようにラッチされ、
裁定動作を同期させる。

少なくとも１つの要求が要求ラッチ５５にラッチされて
いる場合、制御ロジック６５はバス要求続行信号（ＢＲ
ＰＲＯＣ）を活性化して制御プロセッサ１５に送る。制
御プロセッサ１５はバス許可手順信号を活性化し、裁定
装置２９の制御ロジック６５に送り返す。

要求ラッチ５５の出力はデコーダ５４の入力に供給され
、デコーダ５４は、要求ラッチ５５で優先順位が最も高
いアクティブな要求に基づいて線５１の１つに許可信号
を生成する。＃１０のアダプタ７は、＃３のアダプタ７
よりも高い優先順位を有するので、制御ロジック６５が
図示のように許可イネーブル信号を活性化すると、バス
許可信号が活性化され、線５１を介して＃１０の７ダブ
タフに送られる。

要求ラッチ５５の出力はエンコーダ５６の入力にも供給
される。エンコーダ５６は、１８ビツトの中から優先順
位が最も高い要求元を選択して５ビツトのアダプタ識別
コードを作成する。このコードにより識別されたアダプ
タ７は、デコーダ５４でバス許可信号を与えられる。こ
のコードは、制御ロジック６５が図示のようにラッチバ
スマスタ信号を活性化すると、ＬＢＭ　（最終バスマス
タ）レジスタ５７にも書込まれる。従って、エラー制御
のレコードが保持され、どれが最終バスマスタであった
かを探したい場合、制御プロセッサ１５によりアクセス
することができる。

サービスを要求していた＃１０のアダプタ７は、線５１
の１つからバス許可信号を受取ると、バス許可ＡＣＫ信
号（ＢＧＡＣＫ）を活性化し、線５２で制御ロジック６
５に送り返す、これで、要求されていたＤＭＡ動作が開
始される。

制御ロジック６５は、制御プロセッサ１５に対するバス
許可Ａ−Ｘ信号（ＢＧＡＣＫ）を活性化し、アダプタ７
からのバス許可ＡＣＫ信号がアクティブである限り、ア
クティブの状態を保持する。

この動作はエラー状態が起きない限り当てはまる。

アダプタ７がバス許可ＡＣＫ信号を活性化すると。

裁定装置１１２９は、制御ロジック６５で許可イネーブ
ル信号を非活性化するとともにラッチ要求信号を活性化
し、次のＤＭＡサイクルのため線５０で再びバス要求の
サンプリングを行なう。

若しこのサイクル中にエラー状態が起きれば、制御プロ
セッサ１５は診断のためＭＭＩＯ動作を実行し、ＬＢＭ
レジスタ５７の内容を読取ることができる。このレジス
タのビットは、ＭＭ　Ｉ　Ｏ読取り動作が生じると、Ｍ
ＵＸ　（マルチプレクサ）５８により線５９を介してシ
ステムデータバスに送られる。この信号は、第１Ａ図の
デコーダ２８から線６０に供給される。

・　　置の　゛み 制御プロセッサ１５の割込みベクトル読取りは通常、線
６１に信号を送る制御ロジック６５により行なわれ、Ｍ
ＵＸ５８で割込みベクトルの生成を可能にする。ＭＵＸ
５８は、エンコーダ５６からのアダプタ識別コードに基
づいて割込みベクトルアドレス番号を生成する。アダプ
タ識別コードは内部のバス６３を介してＭＵＸ５８に送
られ、アダプタ７からバス６４を介して送られた割込み
（ＩＲＰＴ）タイプとともに用いられて、割込みベクト
ル番号を生成する。この番号は、データバスを表わす線
５９に現われる。この動作の詳細について次に説明する
。

若し制御プロセッサ１５が、アダプタ７からのレベル１
またはレベル６の割込みに応答して、レベル１またはレ
ベル６の割込みＡＣＫサイクルを実行すれば、裁定装［
２９およびアダプタ７は割込みモードの動作に移行する
。この動作モードでは、バス要求信号は割込み要求を知
らせるのに使用され、バス許可信号は割込み許可を知ら
せるのに使用される。＃１０および＃３のアダプタ７が
レベル１の割込み要求を活性化しているものと仮定すれ
ば、（これらの要求は少なくとも１つのアダプタ７がレ
ベル１の割込み要求を持っていることを表わすためＯＲ
され、）要求ラッチ５５は線５０で、１８の可能なバス
要求信号の状態をラッチする。この動作は制御ロジック
６５が図示のようにラッチ要求信号を活性化すると生じ
る。ラッチされたバス要求信号は裁定動作を同期させる
ので、エンコーダ５６およびデコーダ５４の入力は裁定
動作中、一定の状態に維持される。

要求ラッチ５５の出力はデコーダ５４の入力に供給され
、要求ラッチ５５にラッチされた優先順位が最も高いア
クティブな要求に基づいて許可信号が生成される。１８
の可能なアダプタ７の中の１つのバス要求が線５ｏにあ
ることは、割込み要求を表わすものとみなされるが、こ
れはレベル１またはレベル６の割込みＡＣＫ線がアクテ
ィブであるからである。

要求ラッチ５５の出力はデコーダ５４に供給され、最高
の優先順位のアクティブな要求に基づいた割込み許可信
号が生成される。この場合、＃３のアダプタよりも高い
優先順位の＃１０のアダプタの要求に許可が与えられる
。この許可信号は、図示のように制御ロジック６５から
の許可イネーブル信号により活性化され、線５１の１つ
の出力が要求の優先順位が最も高いアダプタ７にフィー
ドバックされる。

要求ラッチ５５の出力はエンコーダ５６にも供給され、
アダプタ識別コードを生成する。このコードは、ＤＭＡ
動作中に行なったようにＬＢＭレジスタ５７に書込まれ
る代りに、データバスの下位の５ビツト部分に直接送ら
れる。これは裁定装置２９により選択された特定の要求
元に一致することを表わす。

このコードは、バス許可イネーブル（この特定の機能で
は割込み許可イネーブルとして作用する）を与えられた
アダプタ７を識別する。許可されたアダプタ７の割込み
タイプコードのビットも、バス６４からＭＵＸ５８なら
びに線５９を介して、第１Ａ図および第１Ｂ図のシステ
ムバス１３のデータ部分に接続されているシステムデー
タバスに送られ１割込みが背定応答されているアダプタ
７の番号に対応し、かつ３つの符号化された割込みタイ
プビットによる割込みの理由を示す８ビツトの割込みベ
クトル番号が供給される。データ転送ＡＣＫ発生器すな
わちＩＣＬ６Ｂは、データ転送ＡＣＫ信号（ＤＴＡＣＫ
）を生成する。この信号により、プロセッサ１５は割込
みベクトル番号を読取り１割込みＡＣＫサイクルを終了
する。

レベル１の割込みＡＣＫ信号が非アクティブになると裁
定装置！２９およびアダプタ７はＤＭＡ動作モードに戻
る。

レベル６の割込み動作も、レベル１の場合と同様で、制
御プロセッサ１５により生成されたレベル６の割込みＡ
ＣＫ信号に制御される。

Ｆ４．３状態制御ロジツクの動作（第５Ａ図〜第５Ｄ図
） 次に、バス１３およびインタフェース１０の適切な方向
性制御を行なうＴＳ１２．１４および３４の動作につい
て説明する。

制御プロセッサ１５の出力に接続されているＴＳ１４を
第５Ａ図に示す０図示のように、ＴＳＩ４の対は読取り
または書込みサイクルにおいてデータおよびアドレスの
方向を制御するほか、非バス許可ＡＣＫ　（ＮＯＴ　　
ＢＧＡＣＫ）の状態でも使用可能である。これらのＴＳ
１４は、必要に応じ、制御プロセッサ１５の入出力を分
離し、または流れの方向を制御する。第５Ａ図に示すよ
うに。

データの方向を制御するＴＳ１４は両方向性であるから
、ＴＳ１４から制御プロセッサ１５の入力にデータを送
ったり、制御プロセッサ１５の出力からＴＳ１４にデー
タを送ったりすることができる。しかしながら、アドレ
スバスのＴＳ１４は読取りまたは書込みのとちりか一方
にしかデータを送り出すことができない、それに対し、
データバスのＴＳ１４は、読取リサイクルで１つの方向
にデータを送り、書込みサイクルで反対の方向にデータ
を送ることができる。

第５Ｂ図はデータバスの両方向性のＴＳ１２を示す、Ｔ
Ｓ１２は制御ロジック２７により使用可能または使用禁
止されるが、バスはＤＭＡ転送および割込み通知の開方
に使用されるので、エラー回復動作中以外は１通常使用
可能である。ＴＳｌ２の方向は、第５Ｂ図に示すように
、種々の条件によって決まる。バス許可肯定応答（ＢＧ
ＡＣＫ）および読取リサイクルの条件が満たされる場合
。

ＡＮＤゲート７０はＯＲゲート７２を介してＴＳ１２の
方向を、データがアダプタ７に進むように設定する。バ
ス許可前応答否定（ＢＧＡＣＫ）および非書込状態の条
件が満たされる場合も、ＡＮＤゲート７１はＯＲゲート
７２を介してＴＳ１２の方向を、同様にデータがアダプ
タ７に進むように設定する。若し書込み状態が存在すれ
ば、ＴＳ１２の方向は、データが制御プロセッサ１５に
進むように、前記と反対の方向に設定される。また若し
割込みが要求されれば、ＢＧＡＣＫ信号はＡＮＤゲート
７０に存在せず、この場合もＴＳ１２の方向は、データ
が制御プロセッサ１５に進むように設定される。

第５Ｃ図はアダプタ７とインタフェースされるＴＳ３４
を示す、アドレスバスのＴＳ３４は、第１Ｂ図に示すよ
うにエラー線３６からの特定のディスエーブル信号がア
ダプタ７に印加されない限り、常にオンの状態のイネー
ブル線を有する。アドレスバスのＴＳ３４に、イネーブ
ル信号ならびにＢＧＡＣＫ信号が存在すると、ＴＳ３４
およびアドレスバスの方向は制御プロセッサ１５からア
ダプタ７に進むように設定される。

データバスのＴＳ３４の場合、ＢＧＡＣＫ信号および書
込みの条件が揃えば、ＡＮＤゲート７３はＯＲゲート７
４を介して、アダプタ７からの方向を設定する０代替的
に、ＡＮＤゲート７５でＭＭＩＯ選択信号および読取り
状態の条件が満たされると、ＯＲゲート７４を介して、
同様にアダプタ７からの方向が設定される。若しＢＧＡ
ＣＫ信号および書込み＃Ａ識がアクティブなら、アダプ
タ７はデータをＲＡＭ１６に転送している。若しＭＭＩ
Ｏ選択信号がアクティブで、書込み標識が非アクティブ
（すなわち読取り）なら、制御プロセッサ１５はアダプ
タ７から読取りを行なっている。

例えば、制御プロセッサ１５はアダプタ７のＭＣレジス
タ（図示せず）を読取ることができる。

第５Ｄ図はアドレスバスのＴＳ１２の最後のロジック部
分を示す、ＯＲゲート７６の種々の入力条件はラッチ７
７の設定を制御し、アドレスおよびデータバスに接続さ
れたＴＳ１２の設定を取消す、ＯＲゲート７６に入力さ
れるこれらの条件は。

ＦＯＲ（電源オンリセット）、ＳＡ（サービスアダプタ
）リセット、ＭＭＩＯリセット、ＤＤ　（ディスクダン
プ）リセット、外部バスＭＭＩＯ禁止、ＢＥ（バスエラ
ー）またはＬ４ＭＣ（レベル４マシン検査）を含む、こ
れらの条件の中のどれかがラッチ７７をセットし、セッ
トされたラッチ７７は、アドレスおよびデータバスのＲ
８１２をオフにする（禁止する）。

Ｆ５．割込み動作におけるデータの流れ（第６図、第７
図） 第６図は割込み動作における制御プロセッサ１　・５か
らアダプタプロセッサ４２へのデータの流れを示す、第
６図で、制御プロセッサ１５はアドレスバスおよびアド
レスストローブ信号（−ＡＳ）をデコーダ２８に送る。

上位アドレスビットＡ９〜Ａ２３はデコーダ２８により
復号され、アダプタ選択信号は線３５を介してアダプタ
７に送られる。それとともに、下位アドレスビットＡ１
〜Ａ８はアドレスバスドライバ９０を介してインタフェ
ースバス１ｏに送られる。これらの信号は、個々のアダ
プタ７に設けられたインタフェース制御ロジック４７が
受取る。アダプタ７には割込み制御ロジック４１および
アダプタプロセッサ４２も含まれている。

第７図は、アダプタ７から制御プロセッサ１５への割込
み機能（裁定装置２９の優先順位エンコーダを含む）を
示す。

次に、データの流れに関連する初期設定ならびにコマン
ドについて説明する。

初ｍ虹 アダプタ７の各々は、メインメモリ１６に一時的に割当
てられた通信領域を有する。これらの領域はアダプタご
とのＤＳＷ　（装置ステータスワード）レジスタ２ｏお
よびＤＣＷ（装置制御ワード）レジスタ２１を含む。Ｒ
ＡＭ１６における特定のアダプタのＤＣＷとＤＳＷの位
置は、そのアダプ夕の物理位置により決められるが、制
御プロセッサ１５により割振られた空間はＲＡＭ１６内
で変更されることがある。マシンがリセットされると５
制御プログラムは、接続されている各アダプタ７のＤＳ
ＷおよびＤＣ’Ｗを初期化する。ＤＣＷは制御プロセッ
サ１５が実行するマイクロコードにより構築される。ア
ダプタプロセッサ４２はＤＣＷを読取り、それ自身を初
期化する。ＤＣＷは、コマンドの種類により、コマンド
バイトおよび入出力バッファアドレスならびにその他の
フィールドを含む。動作中、ＤＳＷはアダプタプロセッ
サ４２においてアダプタプロセッサマイクロコードによ
り構築される。ＤＳＷは、アダプタプロセッサ４２のス
テータス、受取ったデータの量、現に実行中のシーケン
ス、および最後のデータ転送に用いたバッファのアドレ
スを記録するフィールドを含む。

アダプタプロセッサ４２が制御プロセッサ１５からの割
込みを検出すると、アブブタ７は、ＲＡＭ１６に割当て
られた通信領域からのＤＣＷをＤＭＡ動作により取出し
、コマンドバイトに質関して制御プロセッサ１５が何を
要求しているかを知る。数多くのコマンドの１つにＩＰ
Ｌコマンドがある。このコマンドにより、アダプタ７は
ＤＭＡ動作によりＲＡＭ１６から動作コードをロードす
る。ＲＡＭ１６の開始アドレスは、読取ったばかりのＤ
ＣＷに含まれている。コマンドの動作が完了すると、ア
ダプタプロセッサ４２はＤＭＡ転送動作により終了ステ
ータスを関連するＤＳＷに書込む、アダプタプロセッサ
４２はアダプタ７から制御プロセッサ１５への割込みに
より、タスクが完了したことを制御プロセッサ１５に知
らせる。

データの流れは制御プロセッサ１５のマイクロコードに
より制御される。制御プロセッサ１５はＤＣＷをセット
アツプしてからアダプタ７に割込む。アダプタ７はＤＭ
Ａ動作によりＤＣＷを読取り、アダプタマイクロコード
は、ＤＭＡ！込み動作によりＲＡＭ１６でＤＳＶ／をセ
ットアツプし、次いで制御プロセッサ１５に割込み、制
御プロセッサ１５に動作が完了していることを知らせる
。

制御プロセッサ１５はＲＡＭ１６のＤＳＷを読取り結果
を知ることができる。このように、ＲＡＭ１６は、各ア
ダプタ７に割振られたＲＡＭ１６の通信領域により制御
プロセッサ１５とアダプタ７の間の通信用“メイルボッ
クス″として動作することが分る。

データバッファ データバッファはＤＣＷの中のバイトによりアドレス指
定され、ＲＡＭ１６内に置かれる。これらのバッファは
アダプタ７によって開始されたＤＭＡ転送を用いてアダ
プタ７によりアクセスされる。バッファの大きさは一定
であるが、可変ブロック数を割当てることができる。一
定の大きさ。

例えば２８８データバイトの大きさよりも長いメツセー
ジを処理しようとすると、２８８バイトよりも大きいブ
ロックの各々は、それらのブロックを要求しているアダ
プタプロセッサ４２に供給される。

ＤＣＷコマンド アダプタプロセッサ４２は、制御プロセッサ１５からの
割込みを検出すると、ＲＡＭ１６に割当てられた通信領
域からのＤＣＷをＤＭＡ読取り動作により転送し、コマ
ンドバイトを質関しなければならない、コマンドの例と
して書込みまたは読取りコマンドがある。読取り動作の
場合、最初のアドレスがＤＣＷに現われるバッファはＲ
ＡＭ　１６から読取られて通信回線に転送され、転送さ
れるバイト数はＤＣＷのデータカウント部で指定される
。読取り動作は、ＤＣＷで識別された開始アドレスへの
書込みにより開始され、データカウントまたはブロック
の終了の検出のうち、早く生じた方の時点まで続く、′
ｇ込みコマンドは、データをＲＡＭ１Ｇから読取場合の
送信動作を指示する。

読取りコマンドは、データをＲＡＭ１６に書込む場合の
受信動作を指示する。

この通信体系では、各々のアダプタプロセッサ４２は、
サービスのため制御プロセッサ１５に割込むように構成
させているが、ＲＡＭ１６へまたはＲＭＡからのＤＭＡ
転送を自主的に行ない、各アダプタインタフェースに接
続された特定の二一ザターミナルへまたばからのメツセ
ージの待ち行列を構築または解消することができる。各
アダプタ７は、ユーザのプロトコルに適応し、インタフ
ェースにおける要求を知らせるタスクを割当てられてい
るが、フォーマットおよびプロトコルに制約されない純
粋なデータ形式でしかＲＡＭ１６と通信しないので、大
量のデータ集中が可能である。

制御ユニットの制御プロセッサ１５は、ＲＡＭ１６でメ
ツセージが完成するまで待機し、アダプタプロセッサ４
２からメツセージ完成の通知を受けてからそのメツセー
ジを検査する。検査されたメツセージは出力のアダプタ
プロセッサ４２に送られ１種々の通信プロトコルに適合
するのに必要なデータ操作が実行される。このように操
作されたデータは高速出力線上でマルチプレックスされ
る。

マルチプレックスは、それぞれのユーザからの完全なメ
ツセージが完全なメツセージとして直列に送信されるが
、送信順序は必ずしも、それらのメツセージが開始され
た順序ではなく、はぼそれらのメツセージが完成された
順序である。

Ｇ１発明の効果 以上の説明から判るように、極めて柔軟性に富むスキャ
ナなしのメツセージ集線装置および通信マルチプレクサ
は、マルチプロセッサがバスを共用する構成から得られ
る。裁定装置２９の使用。

ならびに制御プロセッサ１５に代るアダプタプロセッサ
４２によるＤＭＡ制御は、従来の技術と全く異なる新し
い方式である。この新しい方式は、制御プロセッサ１５
から大量の処理作業の負荷を取除き、アダプタプロセッ
サ４２が個々のユーザのプロトコルおよびフォーマット
に関連したインタフェースタスクを処理することが可能
である。

制御プロセッサ１５をオーバヘッドタスクがら解放する
ことにより、制御プロセッサ１６は全般的な制御および
メモリアクセス、エラー制御ならびに割込みサービスを
非常に効率的に実行することができる。内部のＤＭＡ／
ＭＭＩＯデータバスの速度は、すべてのアダプタ７が最
高速度で動作しても、スループット全体として使用可能
なデータ帯域幅の２〜３％しか使用しないように設定さ
れる。従って、このようなマシンは、多種類の通信機器
およびターミナル装置を、恐らくは遠隔地のホストＣＰ
Ｕとの通信のために接続する複雑な通信環境にそのまま
使用可能である。従来の通常のマルチプレクサおよび通
信コントローラはユーザポートのインタフェースの高速
スキャナに適応している。これらのスキャナは、スルー
プットが制限され、更に制御プロセッサが全般制御だけ
でなく、本発明ではインタフェースのアダプタプロセッ
サに割当てることができるマルチプレクシング。

デマルチプレクシング、フォーマット化およびデフォ−
マット化、ならびに段取りの仕事のすべてを含むタスク
に直面しているという事実により制約される。現在のビ
ジネス環境では、多数の異なったフォーマットおよびプ
ロトコルを複数のユーザが使用できることが重要であり
、制御プロセッサの管理のため異なったプロトコルまた
はフォーマットのデータを一律に純粋なデータストリー
ムに変換し、別の異なったプロトコルまたはフォーマッ
トの少なくとも１つのアダプタに転送する能力を持つこ
とは極めて有利である。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は本発明の実施例のスキャナな
しのメツセージ集中装置および通信マルチプレクサにお
ける詳細なデータの流れおよび制御アーキテクチャを示
す図、第２図は全般的な高いレベルのアーキテクチャお
よびデータの流れを示す図、第３図はアダプタにおける
データの流れを示す図、第４図は裁定装置におけるデー
タの流れを示す図、第５Ａ図〜第５Ｄ図は３状態ドライ
バレシーバの使用可能および、使用禁止を制御する論理
回路を示す図、第６図は制御プロセッサからアダプタプ
ロセッサへの割込み動作の場合のデータの流れを示す図
、第７図はアダプタから制御プロセッサへの割込みの場
合のデータの流れを示す図である。 １・・・・ユーザターミナル、２・・・・通信回線、３
・・・・ターミナル、４・・・・ホストＣＰＵ、５・・
・・モデム、６・・・・集合制御装置、７・・・・アダ
プタ、８・・・・サービスアダプタ、９・す・ポート、
１０．１１・・・・インタフェース、１２・・・・ＴＳ
、１３・・・・システムバス、１４・・・・ＴＳ、１５
・・・・メインＭＰ。 １６・・・・メインＲＡＭ、１７・・・・ＲＯＭ、１８
・・・・ＰＳレジスタ、１９・・・・ＢＥ／ＭＣレジス
タ、２０・・・・ＤＳＷレジスタ、２１・・・・ＤＣＷ
レジスタ、２２・・・・ＡＣレジスタ、２３・・・・Ｄ
Ｃレジスタ、２４・・・・ＦＳレジスタ、２６・・・・
ＢＥ／ＭＣレジスタ、２７・・・・制御ロジック、２８
・・・・デコーダ、２９・・・・裁定装置／ＩＶＮ発生
器、３０・・・・ＥＣＣ制御ロジック、３１．３２・・
・・ＰＣｌ３３・・・・ＰＧ−３４・・・・ＴＳ、３８
・・・・Ｄ／Ｒ，３９・・・・Ｓ／Ｄ、４１・・・・割
込み制御ロジック、４２・・・・アダプタプロセッサ、
４７・・・・インタフェース制御ロジック、５４・・・
・デコーダ、５５・・・・要求ラッチ、５６・・・・エ
ンコーダ、５７・・・・ＬＢＭレジスタ、５８・−・・
ＭＵＸ、６５・・・・制御ロジック、６６・・・・ＩＣ
Ｌ、６７・・・・制御ロジック、６８・・・・ＩＣＬ、
９０・・・・アドレスバスドライバ。 才ＩＡ　圀 言≠ご旧黴ケ＝ヌのン黛れお′よび制着千アーキテクチ
ャ１′ＩＢ　日 名イＳ田なチー２の郊しれち・ｘｔ／港１１吃Ｐアーキ
テクテヤボ’トＮＡ　ポートＮ８ 才４図 滅（定速（ｉ買１＋二ち・をするテ゛−りの刀梵Ｉ：イ
ヤ　５△　図 ＴＳＩ４に　ち゛１丁ｂ　１右η惨ＩＪ　ン逢ｐＴＳＩ
２にち１する°方゛禾弓貨弓行ｐ背５日圀 第５Ｃ図 ＴＳ　３４　＋ニブー゛１↑る１Σ作１港制御ＴＳ１２
のロジック＠分 才　６　図

Claims (1)

1. 【特許請求の範囲】 多数の相対的に低速のユーザ通信ポートから少数の相対
   的に高速の通信ポートへ、またはその逆にメッセージを
   集線するデータ通信コントローラであつて、 複数の通信ポートと、 前記ポートに接続可能な複数の通信アダプタと、前記ポ
   ートの各々を前記アダプタに接続する手段と、 ポートへまたはポートからの通信を該ポートのフォーマ
   ットおよびプロトコルで処理するために前記アダプタの
   各々に含まれたマイクロプロセッサと、 制御ユニットと、 前記制御ユニットに含まれたマイクロプロセッサ、メイ
   ンメモリおよび前記アダプタと前記メインメモリの間の
   通信を処理する直接メモリアクセス入出力インタフェー
   スと、 前記アダプタ、前記制御ユニットおよび前記メインメモ
   リを、それらの間の通信のため、それぞれ相互接続する
   アドレスバスおよびデータバスと、を含み、 前記直接メモリアクセス入出力インタフェースを使用す
   る前記アダプタにより開始され制御される直接メモリア
   クセスでもつて前記バスを介して前記メインメモリがア
   クセス可能である、 ことを特徴とするデータ通信コントローラ。