JPS61288247A - 多重ポ−ト通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は複数のポートを有する多重ポート通信システム
に関し、さらに詳しくいえば、多重多様なポートをサー
ビスできる多重ポート通信技術に関する。

Ｂ、従来技術および問題点 先行技術では、様々な通信制御装置が知られている。Ｉ
ＢＭモデル３７０５通信制御装置およびＩＢＭモデル３
７１０通信制御装置がその例である。かかる装置は、そ
れに接続された大量の通信ポートを一つまたは複数の標
準プロトコルによりサービスすることができるが、その
ポートに対して一律に、割り込みデータ転送モード、走
査式データ転送モードまたはＤＭＡデータ転送モードの
いずれか１つしか利用しない。この設計思想は、高速ネ
ットワークや一律な構成のネットワークに対して効率的
である。ところが所与の端末装置やプロトコルに対して
効率的なサービスモードは、それに最適な形式以外の別
の形式の通信リンク上でのサービスに利用された場合は
全く効果がないか又は少なくとも余り望ましくないこと
があるので、使用する端末装置の型や通信プロトコルが
多種多様であるようなネットワークには、上記の設計思
想は有用でない。

また１通信制御装置とそれに接続された通信ポートまた
は通信ラインの間のインターフェースに様々なプロトコ
ル・コンバータやアダプタが利用されている。それらは
、通常は、ユーザに関する限り通信システムを特定の端
末プロトコルおよび通信技術に対してトランスペアレン
トなものにする目的であるプロトコルまたはフォーマッ
トを別のものに変換するためのみ用いられる専用の手段
である。かかる装置はよく機能するが１通常は１つのプ
ロトコルともう一つのプロトコルの間の単−変換機能用
に設計されているので適用範囲が限られている。

Ｃ０問題点を解決するための手段 したがって本発明は、多種多様なプロトコルを有するポ
ートを効率よくサービスできる通信システムを提供する
ことを目的としている。

この目的を達成するため本発明の多重ポート通信アダプ
タは、（ａ）複数のポートにそれぞれ接続され、通信プ
ロトコルの変換を行う複数のボートインターフェース手
段と、（ｂ）各ポートに対応してそれぞれ設定された複
数の通信プロトコル変換命令を記憶するメモリと、（Ｃ
）データ転送要求を発したポートインターフェース手段
に対応する通信プロトコル変換命令を選択する手段と。

（ｄ）この選択された通信プロトコル変換命令を実行す
るプロセッサと、を具備することを特徴とする。

以下、本発明の作用を実施例と共に説明する。

Ｄ、実施例 Ｄｉ、　　・１例の　會 はじめに本発明の実施例の概要を述べる。

本実施例は多重ボート通信コントローラおよびプロ１−
コルコンバータを有する通信アダプタである。この通信
アダプタは個々の通信ボートのデータサービス特性を定
めるためユーザによりプログラムすることができる取外
し可能なプログラミングカートリッジを利用する。その
ポートのデータサービス特性は、ポート、メモリおよび
ホストシステムの相互間の情報変換を管理するプロセッ
サにより解釈される。ＤＭＡモードまたは割込み駆動式
メモリアクセスモードのオペレーションはインバウンド
およびアウトバウンドの通信チャネルの各々に対して個
別的に選択することができる。

各ポートで用いられる通信プロトコルはいかなるタイプ
のものでもよい。通信速度は自動的に認識され各ポート
に対して整合させることができる。

後で詳しく説明するように、ＤＭＡデータ転送及び割込
みデータ転送のサービス要求を調停する要求処理装置に
より、データサービスを要求したポートに対して最適の
モードでデータ転送をサービスすることができる。

本実施例では、各ポートごとに次のようなデータサービ
スモードを選択的にプログラムすることができる。すな
わち、プロセッサの介入を極力減らしたＤＭＡモードの
高速のブロック転送もしくはキャラクタ転送、又はプロ
セッサとメモリとの各キャラクタの授受の先立ってキャ
ラクタを個別的に受は取ってチェックすることができる
ようなキャラクタ割込みモードの転送である。以上の如
く、本通信アダプタによれば、多種多様な通信プロトコ
ル及び多種多様なデータ転送モードを各ポートごとに設
定し、どのポートから要求があったかに応じて、そのポ
ートに適した通信プロトコル及びデータ転送翫モードを
選択することで、最適の通信システムを構成することが
可能となる。

上記要求処理装置は、競合する優先順位最高のサービス
要求を選択し、ユーザによりプログラムされた所与のポ
ートにサービスを提供するための命令に応じて、そのプ
ロトコルと競合に勝った特写のポートのニーズに適した
最適のモードのデータ転送サービスが実現されるよう制
御通信経路を構成する。サービス要求オペレーションと
データ転送モード選択し、専用のデータ転送プロセッサ
により行われる。このプロセッサは、制御／データ・バ
スならびにアドレス・バスを介してメインＲＡＭおよび
主プロセツサとインターフェースされる内部ＲＡＭを含
んでいる。一方、主プロセツサは、必要なプロトコル変
換、データの待ち行列化またはブロッキング、およびデ
ータ転送機構や競合するサービス要求間の調停に特に関
係しないその他の通信関連サービスを実行する。上記専
用のプロセッサを別個に設けることにより、メイン・シ
ステムの主プロセツサおよびメモリはそのタスクの負担
から解放されるので主プロセツサは各種のポート・イン
ターフェースとその要求を管理する関連の「ハウスキー
ピング」の雑用にかかわらずに済む。したがって主プロ
セツサをデータ変換またはプロトコル変換およびメツセ
ージのブロック化等のオペレーションに最大限に利用で
きる。

さらにその全体的スループットを増加させるために、上
記専用のプロセッサにおいて制御タスクをパイプライン
化することができる。

この設計では、要求処理装置は、１０個のポート（それ
ぞれ１個ずつの受信チャネルおよび送信チャネルを有す
るので２０個のチャネル）に対するサービス要求を処理
する。各ポート・インターフェースで使用するドライバ
・レシーバは、それぞれ２個のポートまたは４個のチャ
ネルを取り扱うことができる標準的汎用同期／非同期送
受信モジュール（以下ＵＳＡＲＴともいう）である、要
求処理装置は、２４ビツト・アドレス・レジスタを備え
ており、また局所的なＲＡＭの形をとる２０個の各チャ
ネル用の個別の１６ビツト・バイト・カウント・レジス
タを備えているにれらの各レジスタは、制御ブロックの
一部であり、サービスの形式、通信速度、および個々の
ポート中の各チャネルに関連するその他の機能に関連す
る構成パラメータおよび制御パラメータをそこにプログ
ラム記憶式に記憶することができる。したがって。

要求処理装置により各チャネルごとに選択的に直接メモ
リ・アクセス（ＤＭＡ）モードまたはキャラクタサービ
ス割り込み駆動モード（割り込みモード）でポートとメ
インＲＡＭとの間のデータ転送を処理することができる
。ＤＭＡモードでは、ｔＪｓＡＲＴと多重ボート通信ア
ダプタのメインＲＡＭとの間でのキャラクタ転送は要求
処理装置の制御下で行われる。一方、割り込みモードで
は、ＵＳＡＲＴとメイン・ＲＡＭの間でのキャラクタの
転送は、主プロセツサ自体によって制御され、主プロセ
ツサはキャラクタ毎に例えば情報を正確に受信したかど
うかをチェックすることができる。

要求処理装置に独自の内部ＲＡＭを設けたことも本実施
例の特徴である６ 以下、詳細に説明する前に本発明の幾つかの実施例を簡
単に列挙しておく。

（イ）下記の（ａ）ないしくｅ）の手段を具備する多重
ポート通信アダプタ。

（ａ）データ・バス及びアドレス・バスが接続されてい
るプロセッサ （ｂ）ＤＭＡデータ転送要求および割り込みデータ転送
要求を調停し制御する要求処理装置 （ｃ）各ポートにそれぞれ接続されるポート・インター
フェース手段 （ｄ）上記プロセッサおよび上記要求処理装置に接続さ
れる割り込み制御論理手段 （ｅ）上記データ・バスおよびアドレス・バスに接続さ
れている記憶手段 ここで上記ポート・インターフェース手段は、信号の送
受信のため通信リンクに接続され、上記要求処理装置に
データ転送サービス要求信号を与える手段を具備し、上
記要求処理装置は、上記データ・バスおよびアドレス・
バスを介して上記プロセッサに接続されており、上記要
求処理装置が、上記データ転送サービス要求を調停し、
そのポートを識別し、その中から現在要求を出している
優先順位最高のポートのサービス要求を選択し、それに
応じて、上記プロセッサから受は取ったモード情報に基
づいて割り込み要求またはＤＭＡ要求を出す（上記モー
ド情報はポートごとにあらかじめ設定されたもので、要
求のタイプを示す情報である）ことを特徴とする。

（ロ）下記の（ａ）ないしくｄ）の手段を具備する多重
ポート通信アダプタ （ａ）複数の汎用同期／非同期送受装置（以下ＵＳＡＲ
Ｔという） （ｂ）上記各ＵＳＡＲＴに接続されているサービス要求
信号手段 （ｃ）上記複数のサービス要求信号手段が接続されてい
る要求処理装置 （ｄ）プロセッサ、メモリ、ならびにデータ・バスおよ
びアドレス・バス（要求の優先順位及びそれにより選択
された要求のタイプに応じて、上記プロセッサ、上記Ｕ
ＳＡＲＴ、および上記メモリ間でデータが通信される） （ハ）下記の（ａ）ないしくｂ）を具備する多重ポート
通信アダプタ （ａ）複数のポートにそれぞれ接続され、通信プロトコ
ルの変換を行うため少なくとも信号レベル変換手段を具
備する複数のポートインターフェース手段 （ｂ）上記各ポートに対応してそれぞれ設定された通信
プロトコル変換命令を記憶するメモリ （ｃ）ポートインターフェース手段からのデータ転送要
求を受は取ってこれらを調停しその中から優先順位最高
のものを選んで、該選択されたデータ転送要求を発した
ポートインターフェース手段に対応する通信プロトコル
変換命令のメモリアドレスを発生する手段 （ｄ）上記手段により発生されるメモリアドレスに応答
して通信プロトコル変換命令を実行するプロセッサ ここで上記ポートインターフェース手段はさらに次のも
のを含む。

通信プロトコル変換命令に基づく制御信号により制御さ
れる汎用の同期／非同期式送受信装置。

ここで上記（イ）ないしくハ）の多重ポート通信アダプ
タはさらに次のものを含む。

（ｉ）上記データ・バスに接続されたプログラム可能な
タイマと、（ｉｔ）上記タイマを用いて、上記複数のポ
ートインターフェースの１つから発せられる少なくとも
２つの連続するサービス要求の時間間隔を測定する手段
と、から成る伝送速度測定手段 ここで上記が要求処理装置は次のものを含む。

（ｉ）ＤＭＡモードプロセッサ （ｉｔ）割込みモードプロセッサ （ｆｉｔ）上記各ポートインターフェース通信手段から
の要求を上記ＤＭＡモードプロセッサ又は割込みモード
プロセッサのいずれに処理させるかを選択する手段 Ｄ２．プロゲラムロ　な　重ポー　゛　アダプタ本節で
説明する全体的な構成は、プログラム記憶式に調節可能
なプロトコル・アダプタおよびポート・インターフェー
スを含む通信コントローラ（以下、「多重ポート通信ア
ダプタ」という）である。これは、マイクロプロセッサ
をベースとするマシンであり、プロトコル変換、データ
ブロック化、エラー処理、エラー回復、システム通信制
御等の様々な機能をプログラム記憶式に制御することが
できるものである。この多重ポート通信アダプタは、複
数のＤＭＡ要求および複数の割り込み要求の競合を調停
する要求処理装置（以下、「ＤＩＡＣＪという）を含む
、さらに、この多重ポート通信アダプタにインターフェ
ース制御論理を付加することにより無走査式（ｓｃａｎ
ｌｅｓｓ）の他の通信コントローラを介してホスト・シ
ステムとの相互接続が可能となる。

この多重ポート通信アダプタは、それぞれ送信チャネル
と受信チャネルとを備えた１０個のポート（すなわち合
計２０本のチャネル）に関してポ−トごとにＤＭＡ要求
および割り込み要求の個別的調停機能を備えている。そ
の他に、送信モードまたは受信モードで同じ１０個のポ
ートおよび２０本のチャネルにＤＭＡ／割り込み要求信
号手段が設けられている。各チャネルに対するキャラク
タサービスモードも、プログラム制御下で選択できる。

これは、プロセッサに割り込むことなく直接メモリ・ア
クセスによって、同期式／非同期式送受信モジュール（
以下、ｒＵＳＡＲＴＪという）の受信バッファと、プロ
グラム記憶式に調節できる多重ボート通信アダプタに含
まれているＲＡＭとの間のキャラクタ転送で可能となる
。別法として、受信または送信されたキャラクタをＤＭ
Ａによって転送することができ１割り込みがプロセッサ
に提示される。もう一つの別法では、ＤＭＡを使わず、
その代りに割り込みがプロセッサに提示され、プロセッ
サが割り込みサービス・ルーチンを呼び出して、所与の
受信側ＵＳＡＲＴまたは送信側ＵＳＡＲＴにＵＳＡＲＴ
のバッファの読取りまたは書込みのためのメモリマツプ
式入出力オペレーションをサービスするようにプロセッ
サに指示する。

このアーキテクチャには融通性があるので、プログラマ
はハードウェア・パフォーマンスが最大になるように各
通信チャネルごとにオペレーションをカストマイズする
ことができる。たとえば、所与のポートを調歩式プロト
コルで動作させる場合、プログラマは、各キャラクタを
受は取ったとき多重ポート通信アダプタのプロセッサが
割り込まれる受信モードで所与のそのポートのオペレー
ションを選択することができる。一方、同じポートの送
信チャネルは、ＤＭＡモードおよび調歩式プロトコルで
動作するようにプログラミングすることができる。すな
わち、チャネルごとにプログラムすることができる。し
たがって、プロセッサ中のプログラムによって、受信し
た各キャラクタの妥当性、正確さ、パリティなどを検査
することができ、訂正されたアウトバウンド・メツセー
ジは、メツセージ全体が送信されるまでプロセッサに割
り込むことなく直接に送信できる。

もう一つの例として、５ＤＬＣプロトコルでは送受信両
方のチャネルで高速のブロック転送を使用しているので
、５ＤＬＣプロトコルに基づくポートを送受信面チャネ
ルに対しＤＭＡモードでサービスすることもできる。

一般に、データ転送手段、すなわち２０本のチャネルの
いずれかを介するプロトコルおよびメモリ・アクセスの
方法は、プログラム記憶式命令によってメモリマツプ式
入出力キャラクタサービス割り込みモードまたは直接メ
モリ・アクセスモードのいずれも選択できる。直接メモ
リ・アクセスモードを選択した場合、さらに、ＤＭＡに
よって転送される各キャラクタに関する割り込みをプロ
セッサに提示すべきかどうかもプログラムで選択できる
。ＤＭＡオペレーションは、ある時間にあるキャラクタ
をＵＳＡＲＴ　（汎用同期／非同期送受信モジュール）
からＲＡＭにまたはメモリからＵＳＡＲＴに転送するよ
うに指示するＤＩＡＣによって制御される。

たとえばＤＭＡモードのオペレーションを呼び出したと
仮定すると、ＵＳＡＲＴはその受信バッファ中においで
あるキャラクタを受は取ったとき、ＤＭＡ受信要求を活
動化し、送信バッファが空のときＤＭＡ送信要求を活動
化する。プログラムがＤＩＡＣをどのように構成したか
に応じて、ＤＭＡ要求は、ＤＩＡＣによって、ＤＭＡ要
求、割り込み要求またはその双方の要求として処理され
る。

すなわち、各通信ポート上の受信チャネルと送信チャネ
ルは、メモリマツプ式入出力コマンドの実行によって別
のキャラクタまたはキャラクタブロックを転送するよう
プロセッサに合図するために、ＤＭＡデータ転送または
割り込み方式転送を使って動作するように構成できる。

所与のチャネルがＤＭＡモードで動作する場合、そのチ
ャネルに対する起点アドレスとバイト・カウントをセッ
トアツプするようにプログラムを構成する。次にＤＩＡ
Ｃは、受信バイト・カウントがゼロになったとき、また
は送信バイト・カウントがゼロになったとき１割り込み
によってプロセッサにこれを合図する。あるメツセージ
に関するファイルキャラクタの終りを受信すると、上流
のＵＳＡＲＴが割り込みによってプロセッサに、メツセ
ージの送信または受信が完了したことを合図する。デー
タ・ブロックの全体が下流のＵＳＡＲＴで組み立てられ
ると、ＤＭＡプロセッサはプロセッサから通知を受けて
、プロセッサが指定したメモリのバッファ・アドレスか
ら上流送信をスタートする。ＤＩＡＣは、プロセッサか
らのメモリマツプ式入出力オペレーションによってセッ
トアツプされる。

Ｄ２．１．データゞれ全体の　　１ 第１図（すなわち第１Ａ図および第１Ｂ図）に移って１
次に受信チャネル１０本と、送信チャネル１０本からな
る２０本までのチャネルからのサービス要求を処理する
多重ポート通信アダプタの構成について説明する。ＤＩ
ＡＣ３は、ＥＩＡドライバ・レシーバの存するポート１
からの２０本までの送受信チャネルの各々のサービス要
求を処理する。ポート＃１、ポート＃２等のＥＩＡドラ
イバ・レシーバ対で表される１０個のポートの各々に、
受信チャネルと送信チャネルが１本ずつある。複数個の
ＵＳＡＲＴ２が、ポート１でＥＩＡドライバ・レシーバ
に接続されている。各ＵＳＡＲＴ２は、２個のポートを
処理し、したがって２個のドライバ・レシーバ対を処理
できる。ＤＩＡＣ３は後でより詳しく説明するように２
０本の各チャネル用に、２４ビツト・アドレス・レジス
タと１６ビツト・バイト・カウント・レジスタを備えて
いる。レジスタは、後で説明するようにＤＩＡＣ３の内
部に含まれる局所的なメモリの形をとる。

各チャネルは、制御プログラムによってＤＭＡモードま
たはキャラクタサービス割込みモードで選択的に動作で
きる。ＤＭＡモードでは、所与のＵＳＡＲＴ２とＲＡＭ
６の間でのキャラクタ転送は、ＤＩＡＣ３の制御下で行
われる。キャラクタサービスモードでは、ＵＳＡＲＴと
ＲＡＭ６の間でのキャラクタ転送は、プロセッサ５で制
御される。プロセッサ５は、どんな形もとれるが、良好
な実施例では、モトローラＭＣ６８０００マイクロプロ
セツサを使用したので、ここでは実例としてこれを使う
ことにする。

初期設定は、システム・リセット機能から始まり、次に
プロセッサ５で動作する制御プログラムを使って、各チ
ャネルのオペレーションをプログラマの選択に応じてＤ
ＭＡモードまたはキャラクタサービス割り込みモードで
初期設定する。ＤＭＡモードで動作する構成の各チャネ
ルでは、そのチャネルのアドレス・レジスタを起点アド
レスにセット・アップし、そのチャネルのバイト・カウ
ント・レジスタにバイト・カウントを与えるために、制
御プログラムをコード化しなければならない。これらの
レジスタは、上記のようにｌｌ０ＡＣ３の内部に含まれ
るＤＩＡＣ３の局所的なメモリの一部分である。これに
ついては、後でより詳しく説明する。

所与のチャネルのバイト・カウント・レジスタが受信オ
ペレーションまたは送信オペレーションでＯまで減分さ
れると、第１図のレベル４割り込み線ＬＶＬ４で示され
るようにレベル４の割り込みがＤＩＡＣ：３によって発
生される。次に、プロセッサ５が、レベル４の割り込み
肯定応答サイクルを実行し１割り込み制御論理４にレベ
ル４割り込み肯定応答信号を出させる。同時に、ＤＩＡ
Ｃ３が割り込み肯定応答信号に応答して、そのバイト・
カウントがＯまで増分された特定のチャネルを識別する
ため、システム・データ・バス上に一意的なベクトル値
を置く。これによって、プロセッサ５中の制御プログラ
ムがＤＩＡＣ３で発生されたベクトル値にもとづいて、
特定のチャネルにサービスできるようになる。このベク
トル値でＲＡＭ６中の起点アドレスが識別されるので、
各ポートで所与のタイプのチャネルオペレーションに対
して、様々な事前プログラム式制御ルーチンおよびサー
ビス・ルーチンを選択的に実現できる。

このため、インバウンドキャラクタまたはアウトバウン
ドキャラクタに対する適当な処理ルーチンを選択するこ
とによって、たとえば調歩式もしくは５ＤＬＣから２進
テ一プ同期式もしくは調歩式へのプロトコル交換又はそ
の逆のプロトコル変換のように、同期式相互間、非同期
式相互間および同期式、非同期式相互間のプロトコル変
換が容易にできるようになる。

キャラクタサービス割り込みモードで動作するチャネル
は、ＵＳＡＲＴ２がその特定チャネルに関するキャラク
タサービスを要求する毎に、ＤＩＡＣ３によってレベル
３の割り込みを生成させる。

次にプロセッサ５がレベル３の割り込み肯定応答サイク
ルを実行し、割り込み制御論理回路４にレベル３割り込
み肯定応答信号を出させる。それに応答して、ＤＩＡＣ
３が、そのときキャラクタサビスが要求されている特定
チャネルを識別するため、システム・データ・バス上に
一意的なベクトル値を載せる。これによってプロセッサ
５の制御プログラムが、ＤＩＡＣ３により生成されるベ
クトル値にもとづいてそのチャネルにサービスできるよ
うになる。

Ｄ２．２．　　　オペレーションのデータゞれ第１図に
示すように、各ポート毎にＥＩＡレシーバ・ドライバ対
が存在する。この回路構成では。

調歩式通信ラインなどを使ってモデムまたは直接付加信
号からデータ信号を受は取り、ＥＩＡ　　Ｒ８−２３２
Ｇ電圧レベルからＴＴＬ電圧レベルにデータを変換する
。ＵＳＡＲＴ２は、逐次データを受は取り、８ビツト・
バイトのデータを蓄積する。次にＵＳＡＲＴ２は所与の
受信チャネルに関するその要求線を活動化して、データ
・バイトが使用可能なことをＤＩＡＣ３に指示する。Ｄ
ＩＡＣ３は、要求をＤＭＡ要求として処理するようにあ
らかじめプログラミングすることもできるし、要求を割
り込み要求として処理するようにあらかじめプログラミ
ングすることもできる。

まず、ＤＩＡＣ３が所与のチャネルの要求をＤＭＡ要求
として処理するようにプログラミングされている場合に
ついて考察する。ＤＩＡＣ３に含まれているＤＭＡ要求
アービタ（後出）が、２０本までのチャネルに関する要
求を受は取る。いずれかのチャネルがＤＭＡデータ転送
に関するアクティブな要求をもっている場合、ＤＩＡＣ
はプロセッサ５に通じるＤＭＡバス要求信号を活動化す
る。プロセッサ５がＤＭＡ許可信号を活動化し、ＤＩＡ
Ｃ３は、自分がバス・マスターであることを示すＤＭＡ
バス許可肯定応答信号を出して応答する。これによりプ
ロセッサ５は、システム・バス上にデータを出せなくな
る。バス許可がアクテテイブな間に以前のマシンサイク
ルからのストローブがアクティブでなくなると、ＤＩＡ
ＣからＤＭＡバス許可肯定応答信号が出る６ 所与のＵＳＡＲＴ２が、優先順位が最高の要求とみなさ
れる受信要求をもっている場合、ＤＩＡＣは、次のよう
にしてＵＳＡＲＴ２の受信データの転送を処理するよう
に構成される。ＤＩＡＣは、まず自分のＲＡＭ　（以下
、内部ＲＡＭという）からＤＭＡアドレスを取り出す、
これは、ＲＡＭ６でＵＳＡＲＴ２の受信キャラクタデー
タが記憶される起点位置のアドレスである。ＤＩＡＣ３
は。

このアドレスを使ってシステム・アドレス・バスを活動
化する。ＤＩＡＣ３は、アドレスが偶数であればＵＳＡ
ＲＴの１バイト幅のデータ・バスがシステムの上位バイ
ト・アドレス・バスに接続され、アドレスが奇数であれ
ばシステムの下位バイト・アドレス・バスに接続される
ように、バイト選択論理９を条件付ける。データはＵＳ
ＡＲＴ２からＲＡＭ６に転送されるので、データをＵＳ
ＡＲＴ２からＲＡＭ６に向けるようにバイト選択論理９
の方向制御情報がセットされる６次に、ＤＩＡＣ３はＵ
ＳＡＲＴ２に関する読取りオペレーションを実行する。

これによりＵＳＡＲＴはそのバッファの内容を、受信し
たデータ・バイトとしてデータ・バス上に載せる。次に
ＤＩＡＣ３はＲＡＭ６への書込みサイクルを実行する。

これによりＵＳＡＲＴ２からのデータがＲＡＭ６の以前
に与えられた選択されたアドレスに書き込まれる０次に
ＤＩＡＣ３は、その内部ＲＡＭに記憶されているＤＭＡ
アドレスを増分し、その中に記憶されているそのチャネ
ルに関するＤＭＡバイト・カウントを減分する。これら
のアドレス・フィールドおよびバイト・カウント・フィ
ールドは、Ｄ、ｌＡＣ３の内部ＲＡＭにおける所与のチ
ャネルに関する制御ブロックとして指定されているセク
ションに位置指定される。これについては後で説明する
。

ＵＳＡＲＴ２からＲＡＭ６へのデータ転送が完了すると
、ＤＩＡＣ：３はプロセッサ５へのＤＭＡバス許可背定
応答信号を非活動化する。ＤＩＡＣ３中のＤＭＡ要求ア
ービタは、ＵＳＡＲＴ２からの要求信号を監視し続ける
。

処理されるＵＳＡＲＴが、待機中の優先順位が最高の要
求を待つと仮定したことに留意されたい。

優先順位を判定する手段についても後でより詳しく説明
するが、簡単にいえば、これはＤＩＡＣ３との接続の物
理的な位置関係に基づくもので、現在の要求を有する最
高の数の要求線が最高の優先順位となるものである。

次に、ＤＩＡＣ：３がそのチャネルに関する所与のＵＳ
ＡＲＴの受信要求をキャラクタサービス割り込み要求と
して処理するようにプログラミングされている場合につ
いて考察する。ＤＩＩＣ３に含まれる割り込み要求アー
ビタ（後出）は１割り込み要求用としてプログラミング
されている２０本までのチャネルに関する要求を受は取
る。いずれかのチャネルがアクティブな割り込み要求を
待っている場合、ＤＩＡＣ３は割り込み制御論理４への
レベル３割り込み要求信号を活動化する。レベル３の割
り込み要求が、プロセッサ５へのアクティブな最高レベ
ルの割り込みになると、プロセッサ５はレベル３の割り
込みに関する割り込み肯定応答サイクルを実行する。レ
ベル３割り込み肯定応答信号は、割り込み制御論理４が
出し、ＤＩＡＣ３に送られる０次に、ＤＩＡＣ３はシス
テム・データ・バスに優先順位最高の割り込みチャネル
を直接指示するベクトル値を置く。次にそのＵＳＡＲＴ
のキャラクタサービス要求を処理するため、プロセッサ
５中で動作する制御プログラムが、ＲＡＭ６、ＥＰＲＯ
Ｍ８またはＥＰＲＯＭ８中の、そのコードが常駐する起
点位置に向けられる。次にプロセッサ５がＵＳＡＲＴ２
に関する読取りオペレーションを実行し、そのＵＳＡＲ
Ｔのバッファからデータ・バイトを読み取る。次にプロ
セッサ５はこのデータ・バイトをＲＡＭｅ中に記憶する
。

受信オペレーションにおけるデータ流れについて簡単に
説明したので、次に送信オペレーションにおけるデータ
流れについて説明する。

Ｄ２．３．ｊ信オペレーションのデータ２れ所与のＵＳ
ＡＲＴ２の送信バッファが空のとき、ＵＳＡＲＴ２は当
該のチャネルに関する送信オペレーションの要求線を活
動化する。前述の如く、ＤＩＡＣ：３は要求をＤＭＡ要
求として処理するようにあらかじめプログラミングする
こともできるし、要求をキャラクタサービス割り込み要
求として処理するようにプログラミングしておくことも
できる。

まず、ＤＩＡＣ３がチャネル要求をＤＭＡ要求として処
理するようにプログラミングされている場合を考察する
と、ＤＩＡＣ３に含まれるＤＭＡ要求アービタは、２０
本までのチャネルの要求を受は取り、優先順位最高のチ
ャネルを選択する。

いずれかのチャネルがＤＭＡ転送に関してアクティブな
要求をもっている場合、ＤＩＡＣ３はプロセッサ５への
ＤＭＡバス要求信号を活動化する。

プロセッサ５は、ＤＩＡＣ３に戻るＤＭＡバス許可信号
を活動化し、プロセッサ５の以前のマシンサイクルのス
トローブ期間がアクティブでなくなったとき、ＤＩＡＣ
３はＤＭＡバス許可肯定応答信号を出して応答する。Ｄ
ＩＡＣ３がＤＭＡバス許可肯定応答信号を活動化すると
、ＤＩＡＣがバス・マスターであることが指示されるの
で、プロセッサ５はシステム・バスにデータを出さない
。

所与のＵＳＡＲＴ２の送信要求がたまたまそのとき待機
中の最高の優先順位をもつ場合、ＤＩＡＣ３は、そのＵ
ＳＡＲＴの送信データ転送オペレーションを処理するよ
うに構成される。ＤＩＡＣ３がその内部ＲＡＭからＤＭ
Ａアドレスを取り出し、このアドレスを使ってシステム
・アドレス・バスを活動化する。ＤＭＡアドレスは、Ｒ
ＡＭ６中でＵＳＡＲＴ２の送信されるキャラクタまたは
データが取り出されるところのアドレスである。

ＤＩＡＣ３はまた。提示されるアドレスが偶数であれば
所与のＵＳＡＲＴ２の１バイト幅のデータ・バスをシス
テムの上位バイトに接続し、アドレスが奇数であればシ
ステムの下位バイトに接続するように、バイト選択論理
９を活動化する。データはＲＡＭからＵＳＡＲＴ２に転
送されるので、データをＲＡＭ６からＵＳＡＲＴ２に向
けるために。

バイト選択論理９の方向制御情報がセットされる。

次にＤＩＡＣ：３はＲＡＭ６に対する読取りオペレーシ
ョンを実行し、転送される１データ・バイトをＵＳＡＲ
Ｔ２のデータ・バスに向ける０次にＤＩＡＣ：３はＵＳ
ＡＲＴ２への書込みサイクルを実行する。これによりＲ
ＡＭ６からのデータはＵＳＡＲＴ２のバッファに書き込
まれる０次にＤＩＡＣ３はＤＭＡアドレスを増分し、そ
のチャネルに関するＤＭＡバイト・カウントを減分し、
制御情報をＤＩＡＣの内部ＲＡＭ中にあるそのチャネル
に関する制御ブロックに記憶する。ＡＭ６からＵＳＡＲ
Ｔ２へのデータの転送が完了すると、ＤＩＡＣ３はプロ
セッサ５へのＤＭＡバス許可肯定応答信号を非活動化す
る。ＤＩＡＣ：に含まれているＤＭＡ要求アービタは、
今サービスされたものを含めてＵＳＡＲＴからの要求信
号を監視し続ける。

次に、ＤＩＡＣ３が所与のＵＳＡＲＴ２の送信チャネル
要求をキャラクタサービス割り込み要求として処理する
ようにプログラミングされている場合について考察する
。ＤＩＡＣａ中の割り込み要求アービタは１割り込み要
求としてプログラミングされる２０本までのチャネルに
関する要求を受は取る。いずれかのチャネルがアクティ
ブな割り込み要求をもついる場合、ＤＩＡＣ３は、割り
込み制御論理４へのレベル３の割り込み要求信号を活動
化する。レベル３の割り込み要求が、プロセッサ５に提
示されアクティブとなっている最高のレベルの割り込み
になると、プロセッサ５はレベル３の割り込み肯定応答
サイクルを実行する。

次に割り込み制御論理４によってレベル３割り込み肯定
応答信号が活動化され、ＤＩＡＣ３に提示される。ＤＩ
ＡＣ３がシステム・データ・バス上に優先順位最高の割
り込みチャネルを直接指示するベクトル値を載せる。次
にそのＵＳＡＲＴ２のキャラクタサービス要求を処理す
るコードをアクセスするため、プロセッサ５中で動作す
る制御プログラムは、バス上のアドレスで指定される位
置に直接向かう、プロセッサ５は、ＲＡＭ５中で読取り
オペレーションを実行して、ＲＡＭ６からデータ・バイ
トを得る。次にプロセッサ５は書込みオペレーションを
実行して、データ・バイトをＵＳＡＲＴ２の送信バッフ
ァに転送する。

以上の説明は、最も広範なものであり、良好な実施例と
して第１図に示した。プログラム記憶式に調節できる多
重ポート通信アダプタの全体的データ流れおよびアーキ
テクチャとして最も一般的なものである。各ポートで使
用される特定のプロトコルは、所与のポートからの要求
に応答してＥＰＲＯＭ８などの記憶装置中のどのコード
・ルーチンがアクセスされるかによって決定される。各
チャネルごとにこれが割り当てられたとき、この選択を
行うのは、プロセッサ５で動作する制御プログラムであ
る。プログラマは、この選択をメニューまたはその他の
適当な提示手段で事前に行なうことができる。あるプロ
トコルから別のプロトコルへの変換は、ヘッダの生成、
バイト形式の変換、５ＤＬＣの制御フィールドとフラグ
・フィールド、２進デ一タ同期制御キャラクタおよび調
歩式制御キャラクタの生成、ならびにそれらをそのポー
トに割り当てられたプロトコルにもとづいて任意のポー
トでの送信または受信に適合できるよう適切な順序で提
示するために、ＥＰＲＯＭ８またはＲＡＭ６から適当な
コード列を呼び出すことによって同様に処理される。し
たがって、このアーキテクチャ構造を使うと、高い融通
性が得られ、特定のタイプのキャラクタサービスおよび
ポート・プロトコルを各チャネルごとに割り当てる際に
大幅な選択の自由が与えられる。先に指摘したように、
それは送信チャネルと受信チャネルで異なっていてもよ
い。このため、上記の論理によってさらに高い融通性が
得られ、したがってこのアーキテクチャによれば、多重
ポート通信アダプタを一律に調節することができる。

第２図には、第１図に示したシステムとの相互接続とし
て示されたものの一部分となっている追加的なデータ流
れ制御が示されている。マシン・チェック・レジスタ１
１には、後述するように様々なソースからくるビット・
エラー線１〜６が具備されている。マシン・チェック・
レジスタ１１は、第１図の割り込み制御論理４に、レベ
ル７のマシン・チェック割り込みまたはバス・エラー割
り込みを発する。第１図の割り込み制御論理４からは、
レベル７の割り込み肯定応答が戻される。

マシン・チェック・レジスタ１１は、システム・データ
・バスに接続される。これについては後で説明する。

アドレス比較、データ比較およびその他の諸機能を有す
る比較機能レジスタ１２も、システム・データ・バスに
接続され、レベル６のアドレス／データ比較割り込みを
生成しくこの割り込みは第１図の割り込み制御論理４に
提示されるものである）それに対するレベル６の割り込
み肯定応答信号を受は取る。アドレスおよびデータを比
較する機能は、プログラムのデバッグのためプログラマ
がセット・アップできる。

プログラム記憶式のタイマ１３がシステム・データ・バ
スに接続されているが、これには、レベル４のタイミン
グ割り込みを周期的に出すよう所定のタイミングパラメ
ータを書き込むことができる。プログラム記憶式タイマ
１３は、開始カウントがロードされ、内部発振器によっ
て固定速度でそれを減分するカウンタを含んでいる。比
較回路がそのカウントがＯまで減分されたことを検出し
、当業者には自明のように開始カウントの大きさと減分
速度にもとづいて周期的にレベル４の割り込みを行う。

レベル１の１７４秒タイムアウト割り込みを行うには、
固定式の１７４秒タイマ１４が有用である。後でより詳
しく説明するように、このプログラム記憶式のタイマ１
３を使って、所与のチャネルでの遷移量時間を伝送速度
の目安として測定する。

マシン・チェック・レジスタ１１、比較機能レジスタ１
２．タイマ１３および１／４秒タイマ１４は、マイクロ
プロセッサをベースとするシステムで一般に使用される
構成要素であり、したがってここでは詳しい説明は行わ
ない。

Ｄ２．４．　　重ポード伊アダプタに　する基プログラ
ム記憶式に調節できる多重ポート通信アダプタは、可能
な限り市販のコンポーネントを使うように設計されてい
る。多くのベンダーが類似の相当装置を供給しているの
で、これから挙げるリストは限定的なものではない０図
面に示す良好な実施例では、プロセッサ５は、モトロー
ラ社の６８０００マイクロプロセツサである。システム
制御論理回路および割り込み制御論理回路４は、高密度
ＶＬＳ　Ｉ回路である６その機能については、後で詳し
く説明する。

ＵＳＡＲＴ２は、アドヴアンスト・マイクロ・デバイス
社の８５３０二重ポート通信制御装置モジュールであり
、その名前が示すように、それぞれ２個のＥＩＡドライ
バ・レシーバ・ポートを処理することができる。

電気的に消去可能なＦＲＯＭ　（ＥＥＦＲＯＭ）は、市
販の８に×８モジュールである。

消去可能ＦＲＯＭ　（ＥＰＲＯＭ）は、市販の３２ＫＸ
８紫外線消去可能ＦＲＯＭである。

ダイナミックＲＡＭ６は、市販の６４ＫＸ１モジユール
および６４ＫＸ４モジユールである。ＥＩＡ　　Ｒ８２
３２Ｃインターフエース・ドライバ・レシーバは、各ベ
ンダーから市販されており、ＥＩＡ　　Ｒ８４２２イン
ターフエース・ドライバ・レシーバも使用できる。

以上の構成要素は、直接リンクまたはモデムを介してＥ
ＩＡドライバ・レシーバのポートに接続できるエンドユ
ーザー装置から、別のポートを介して接続できるホスト
・コンピュータに至るデータ・バスを提供する。

先に指摘したように、ポート１は、５ＤＬＣプロトコル
、ＡＳＣＩ　Ｉプロトコル、２進データ同−期プロトコ
ル、調歩式プロトコルまたは適当なその他のプロトコル
などのオペレーション用に構成でき、最高速度１９，２
００ｂｐｓまでの速度で動作できる。内部クロック、モ
デム・クロックまたはデータ誘導クロックは、すべて提
供されるモジュールでサポートされる。最大伝送速度は
、ＥＩＡドライバ・レシーバの能力によって決まる６平
面状回路板を使って、マイクロプロセッサ、制御論理回
路、ＵＳＡＲＴモジュール、ダイナミックＲＡＭモジュ
ール、およびＥ　Ｅ　Ｆ　ＲＯＭを格納する６紫外線消
去可能ＥＰＲＯＭは、後でより詳しく説明するように、
カストマの差し込み式カドーリッジに含まれる０図面に
は示してないが、適当な論理レベル電圧と読み書き電圧
を供給するための電源も回路板に含まれる。このシステ
ムのアーキテクチャは、次に説明するシステム可用性、
エラー検出、エラー分離、およびエラー回復の諸機能を
提供する。

プロセッサ５ モトローラＭＣ６８０００マイクロプロセツサは、８Ｍ
Ｈｚでブロック化される１６ビツト双方向データ・バス
および２３ビツト・アドレス・バス付きマシンである。

上側データ・ストローブ信号と下側データ・ストローブ
信号が、１６メガバイト以上のメモリ・アドレス範囲を
提供する゛、プロセッサ５は、３２ビツト・データ・レ
ジスタ８個、３２ビツト・アドレス・レジスタ７個、ユ
ーザ用スタック・ポインタ、監視用スタック・ポインタ
、３２ビツト・プログラム・カウンタおよび１６ビツト
・ステータス・レジスタを提供する。

データ・レジスタは、８ビツト・バイト・データ、１６
ビツト・ワード・データおよび３２ビツト・ロングワー
ド・データのオペレーションに使用される。アドレス・
レジスタとシステム・スタック・ポインタは、ソフトウ
ェア・スタック・ポインタおよび基底アドレス・レジス
タとして使用できる。

各レジスタは、ワード・アドレスのオペレーションにも
ロングワード・アドレスのオペレーションにも使用でき
る。すべてのレジスタは、インデックス・レジスタとし
て使用できる。ＭＣ６８０００の完全な説明は、ベンダ
ーから入手できる。

システム制御論理回路 システム制御論理回路は、各サブシステムやモジュール
を互いに結合して、プロセッサ５．ＥＰＲＯＭ８．ＥＥ
ＰＲＯＭ７．ダイナミックＲＡＭ６、およびＵＳＡＲＴ
２とのインターフェースを行うために必要なすべての機
能を実行する。

システム論理回路は、論理回路で使用されるＣクロック
およびＢクロック、プロセッサ・サイクル・クロック、
ならびにＵＳＡＲＴクロックのクロック生成機能を含ん
でいる。付勢されているとき１／４秒毎に割り込み制御
論理４へ割り込みを発する１／４秒タイマも含まれてい
る。タイマ割り込みが２秒以内に肯定応答されない場合
、マシン・チェック・レベル７の割り込みがセットされ
る。プロセッサのプログラムの実行にあたっては。

１／４秒タイマを周期２８４．４ミリ秒、解像度８．６
８マイクロ秒の経過時間インジケータとして利用される
。

また、プログラム記憶式タイマ１３も含まれている。こ
のタイマは、プログラムで付勢されたとき選定した時間
で割り込み制御論理４に割り込みを発するようプログラ
ミングできる。プロセッサ５で動作するプログラムは、
このタイマで１６ビツトの情報を読み取ることができる
。

システム初期設定論理回路は、リセット制御論理回路、
システム初期設定ラッチ、マシン作動不能う、フチ。Ｅ
ＰＲＯＭ基本保証テスト・ラッチおよびインターフェー
ス付勢ラッチで構成されている。ブロック４の割り込み
制御論理は１割り込みレベル・エンコーダ、割り込み肯
定応答デコーダおよび割り込み禁止ラッチを含んでおり
、システム初期設定論理回路、プログラム記憶式タイマ
、１７４秒タイマおよびクロック生成回路と同じく、様
々なベンダから市販されている標準設計のものである。

これらすべてのものは標準設計であり、したがってここ
では詳しく示さないが、当業者にはこれらの構成要素の
使い方は自明であろう。

システム制御論理回路には、バス・エラー／マシンチェ
ック・レジスタも使用されている。パリティ生成・検査
装置、ＤＩＡＣチップ自体、ダイナミックＲＡＭのイン
ターフェース論理回路、ＥＰＲＯＭのインターフェース
論理回路、ＥＥＰＲＯＭのインターフェース論理回路、
メモリマツプ式入出力制御装置、ＵＳＡＲＴ２のインタ
ーフェース制御装置、操作盤制御論理回路および比較機
能レジスタも同様である。これらのうち、パリティ生成
検ｉ装置、メモリ・インターフェース論理回路、メモリ
マツプ式入出力制御装置、ＵＳＡＲＴインターフェース
制御装置および操作盤制御論理回路は、すべて櫟準品で
あり、主として本システムの組み立てに使用する市販モ
ジュールの論理レベルとビン指定によって定める。しか
し、ＤＩＡＣチップは、独自であるので後で詳しく説明
する６次に、第２図に示したアドレスおよびデータの比
較およびその他の諸機能を、マシンチェック・レジスタ
１１、比較機能レジスタ１２．プログラム記憶式のタイ
マ１３および１／４秒タイマ１４と共に説明する。

図面には示してないクロック生成論理回路中のシステム
用基本クロックは、１４．７４５６ＭＨｚの水晶式発振
器からなる。これはカウンタによって７．３７２８ＭＨ
ｚの周波数に分割され、プロセッサ５用の基本クロック
となる。論理システム制御クロックは同じ周波数および
カウント・ダウンされた３、６８６４ＭＨｚの周波数で
生成され、システム論理回路内のラッチオペレーション
を制御するためのＣ論理クロックとＢ論理クロックを提
供する。ＣクロックおよびＢクロックは重なり合わず、
各論理回路の各種ラッチをクロックするのに使用される
。Ｂクロックは通常論理回路の出力信号のクロッキング
と関連するレジスタをラッチするのに使用される。Ｃク
ロックは、レジスタ・ラッチをシフトさせるための入力
をラッチし、一般に各論理回路への入力バイト信号のク
ロッキングと関連している。３．６８６４ＭＨｚのクロ
ックは、ＵＳＡＲＴをもクロックするために生成される
。

システム・タイマ。１７４秒タイマは、プロセッサ５か
らのメモリマツプ式入出力命令によって付勢または減勢
される。このタイマは、タイム・アウトしたとき、割り
込み制御論理４へのレベル１に割り込む。その後すべて
の割り込みの初期タイミング割り込みは、このタイマが
最初に付勢されたときに対するものとなる。初期割り込
みは、タイマが付勢されてから約１７４秒後に発生し、
その後の割り込みは、タイマが付勢されている限り１／
４秒間隔で発生する。システムは、２秒以内に割り込み
が肯定応答されなかったとき、レベル７のマシン・チェ
ック割り込みが割り込み制御論理４に送られるように設
計されている。プロセッサ５の制御プログラムは、メモ
リマツプ式入出力命令によってタイマ回路中のカウンタ
のビット５〜２０を読み取るように設計されている。こ
のタイマがメモリマツプ式入出力命令によって読み取ら
れるとき、このカウントのビット５〜２０は。

システム・データ・バスにビット０〜１５として載せら
れる。

第２図では、１／４秒タイマは論理ブロックとしてしか
示してないが、発振器によって駆動されるカウンタなら
びにメモリマツプ式入出力命令を読み取りデータをデー
タ・バスに置くために必要なインターフェース・ラッチ
および制御装置は当業者には自明の技術である。

プログラム記憶式タイマ１３は、カウント・モジュール
をプロセッサ５において動作する制御プログラムでプロ
グラム記憶式にセットできる点以外体、同様の設計であ
る。この制御プログラムは、メモリマツプ式入出力命令
を供給し、このタイマの１６ビツトをプログラム記憶式
タイマ１３からのシステム・データ・バスに載せること
によって。

その１６ビツトを読み取ることもできる。

次に、システム全体の初期設定について簡単に説明する
。各種のラッチャレジスタが出てくるが、当業者なら理
解できるようにそれらは標準設計のものであり、その機
能や各種コンポーネントへの接続は全く標準のものでよ
いので、図面に示していない。

システムの初期設定は、電源投入リセットから始まる。

それによってプロセッサ５はシステムをステップ毎に動
作させるための基本保証テスト・プログラムを実行する
ために、ダイナミックＲＡＭ６またはＥＰＲＯＭ８の固
定位置のアクセスを開始する。まずシステムリセットが
起こり１次にすべてのＤＭＡ要求、割り込み要求、レジ
スタおよびＵＳＡＲＴは、プログラムが各インターフエ
−スを付勢するまではゲートされない。

電源投入リセットでプロセスが始まる。システム制御論
理回路がプロセッサ５に対するリセット／停止信号を活
動化して、少くとも１００ミリ秒間それをオフに保つ、
電源自体は、少くとも１００ミリ秒間電源投入リセット
信号を出す、システム制御論理回路は、電源投入リセッ
ト中央くとも１００ミリ秒間システム・リセット信号を
活動化する。

電源がオンのとき前述のカストマの差し込み式ＥＦＲＯ
Ｍカートリッジを差し込むことはできない、そうでない
ときは、後で説明するようにカートリッジを挿入するま
で、マシンはリセット状態に保たれる。電源がオンのと
きカートリッジを取り外すと、マシンはリセットされ、
カートリッジを再挿入するまでリセット状態に保たれる
。

電源からの電源投入リセットは、またダイナミックＲＡ
Ｍ６の制御論理回路に短いリセット信号を出す。これに
よってそれよりも長い電源投入リセットがまだアクティ
ブなときに、ＲＡＭ６は再生オペレーションを開始でき
る。短いリセット信号は、少くとも５００ナノ秒の長さ
であり、当該技術ではＤＲＡＭ制御リセットと呼ばれて
いる。

ＲＡＭ６用のリセット・ラッチのソースはシステム制御
論理回路であり、電源投入リセットが起こると、ラッチ
・セットを実現する。これは、基本保証テスト・プログ
ラムでセットされ、マシンが［作動不能」のときリセッ
トされる。

第２図のマシン・チェック・レジスタ１１に含まれるス
テータス・レジスタのビット７はこの条件を示す。マシ
ンの動作の準備が完了していないことを示す［マシン作
動不能」ラツ・チも設けられているが、図には示してな
い。このラッチを使用して、マシンが基本保証テスト・
モードにあることを示す、これは、電源投入リセット信
号、システム・リセット・メモリマツプ式入出力信号。

または特定のメモリマツプ式入出力命令によってオンに
なる。基本保証テスト・プログラムは、基本保証テスト
の最後のオペレーションとして、メモリマツプ式入出力
命令によってラッチをリセットする。

ＥＰＲＯＭ基本保証テスト・ラッチも論理回路中に設け
られているが、図には示してない、このラッチは電源投
入リセット信号によってセットされ、システム・リセッ
トのためのメモリマツプ式入出力またはＥＰＲＯＭ基本
保証テスト・ラッチをオンにするためのメモリマツプ式
入出力命令によってリセットされる。またメモリマツプ
式入出力命令を使ってリセットすることもできる。プロ
セッサ５中で動作する基本保証テスト・プログラムは、
差込み式ＥＰＲＯＭカートリッジのオペレーションが確
認されたとき、このラッチをリセットする。

システム初期設定ラッチ。システム初期設定ラッチも設
けられているが１図には示してない、電源からの電源投
入リセットまたはプロセッサ５からのメモリマツプ式入
出力によってマシンがリセットされると、プロセッサ５
は１６進数００００００で始まるその最初のアドレスの
アクセスを開始する。１６進数ｏｏｏｏｏに対応するマ
ツピングされた開始アドレスがある。これはＥ　Ｐ　Ｒ
ＯＭ５中のシステム初期設定のための最初の命令が存在
する場所である。

割り込み制御論理。第１図のブロック４に示した割り込
み制御論理は、割り込み禁止ラッチを備えているが１図
には特に示してない。この割り込み禁止ラッチはバス・
エラーが起こると、ＤＩＡＣ３、プロセッサ５．および
割り込み制御論理回路４へのレベル７の割り込みに接続
されている。

第２図のマシン・チェック・レジスタ１１から供給され
る信号によってセットされる１割り込み禁止ラッチをセ
ットすると、バス・エラーが検出された後プロセッサ５
への割り込みはブロックされる。これはモトローラ６８
０００がエラー発生時にアクティブな割り込みレベルで
のバス・エラー処理を実現するために必要である。割り
込み禁止ラッチ機能がないと、より高いレベルの割り込
みがバス・エラー例外処理に割り込むことが起こり得る
。その割り込みを処理すれば、モトローラ６８０００中
の例外処理コードによって割り込み禁止ラッチがリセッ
トされ、その後に新しい割り込みが可能になる。

割り込みレベル。割り込みレベルには次のようなものが
ある。バス・エラーは最高レベルの割り込みであり、プ
ロセッサ５がバス・マスターのときパリティ・エラーま
たはデータ転送肯定応答のタイムアウトが起こった場合
に、データ転送肯定応答の代りにプロセッサ５に対して
活動化される。

エラー・ビットがマシン・チェック・レジスタ１１中で
セットされ、図に示すようにＤＩＡＣ３へのエラー信号
が活動化される。このエラー信号はＤＩＡＣ３からのＤ
ＭＡ／メモリマツプ式入出力インターフェースを減勢し
て、バス・エラー／マシン・チェック・レジスタ１１が
Ｏにリセットされるまで、バス要求がプロセッサ５に発
せられないようにする。すなわちバス・エラーが発生し
たとき、プロセッサ中のエラー例外処理はアクティブな
どのレベルでも行われる。割り込み制御論理４は、バス
・エラーの発生後に割り込みが起こることを阻止し、プ
ロセッサ中で動作する例外処理コード・ルーチンによっ
て割り込み禁止ラッチを再度リセットしないと、新しい
割り込みは許されない。

レベル７の割り込み。レベル７ではいくつかの割り込み
が起こる。ＤＩＡＣ３がバス・マスターである場合にパ
リティ・エラーが検出されたとき。

またはデータ転送肯定応答のタイムアウトやＤＭＡのタ
イムアウトが起こったとき、マシン・チェック割り込み
がセットされる。またプロセッサ５またはＤＩＡＣ３が
バス・マスターであり、プログラム記憶式タイマ１３ま
たは１／４秒タイマ１４から１５４７割り込み非リセッ
ト」エラーが発生した場合にも、マシン・チェック割り
込みがセットされる。どちらの条件でもマシン・チェッ
ク・レジスタ１１中でマシン・チェック割り込みがセッ
トされる。かかる割り込みは、プロセッサ５からのメモ
リマツプ式入出力命令によって、またはマシン・チェッ
ク・レジスタ１１にＯを書き込むことによってリセット
される。ＤＭＡおよびメモリマツプ式入出力インターフ
ェースは、前述のようにマシン・チェック・レジスタ１
１がリセットされるまで減勢されている。ユーザがテス
ト機能を外部で実現したい場合には、テスト・ツール割
り込みもレベル７に割り当てられる。

レベル６の割り込みは、比較機能レジスタ１２からのア
ドレス比較又はデータ比較割り込みである。これにより
、割り込み発生の際に進行中のどんなレベルでもプロセ
ッサ５中でエラーを処理できるよう自動ベクトルが生成
される６ レベル５の割り込みは、データ遷移割り込みであり、後
で説明するように各ポート用のポート・インターフェー
ス制御装置１０によって一意的なベクトル値が与えられ
る。

レベル４の割り込みは、タイマ機能を処理するために自
動ベクトルをセットするプログラム記憶式タイマ割り込
みであり、ＤＩＡＣ３の割り込みよりも優先順位が高い
。このタイマ割り込みは。

タイマ割り込み時定応答サイクル中にハードウェアによ
ってリセットされる。ＤＩＡＣ３の割り込みもレベル４
で起こる６割り込みを起こす可能性のある２０本の各チ
ャネルに対して、一意的なベクトル値がＤＩＡＣ３から
供給される。２０本のうちのいずれかのチャネルのバイ
ト・カウントが０まで減分され、サービスが要求される
と、ＤＩＡＣが割り込む。

レベル３の割り込み、ＵＳＡＲＴ２のキャラクタサービ
ス割り込みにこのレベルが割り当てられている。２０本
の各チャネルに対して、一意的なベクトル値がＤＩＡＣ
：３から供給される。レベル３の割り込み肯定応答サイ
クル中にＤＩＡＣ３は。

アクティブな割り込み要求によって優先順位最高のチャ
ネルに対応する一意的なベクトル値を与える。このベク
トル値で、プロセッサ５を特定チャネルに対して適切な
データ転送を実現できる適当なサービス・ルーチンに振
り向ける。

レベル２の割り込み、ＵＳＡＲＴ２およびポート・イン
ターフェース制御装置１０のポート・インターフェース
用のレジスタにこのレベルが割り当てられている。ＵＳ
ＡＲＴ２またはポート・インターフェース制御装置１０
から構成される装置トル値は、割り込みの原因を示し、
どのポートが注目されているかを示す。

レベル１の割り込みは、１７４秒タイマであり、１／４
秒タイマのリセットおよび割り込み肯定応答を処理する
ためにプロセッサ５に自動ベクトルを供給する。

レベルＯは、通常の背景状態に対する適用業務タスク・
レベルである。

割り込みベクトル値の生成はどんな方法でもよく、当業
者には周知のものである。ベクトル値は。

プロセッサ５が、供給されたベクトル値にもとづいて各
種の割り込みを処理するために開始アドレスとして使用
されるメモリ・アドレスである。

ここで第２図に戻って、マシン・チェック・レジスタ１
１についてやや詳しく考察する。

図に示した設計では、このレジスタ１１は１バイト構成
になっている。エラーが検出されると、レジスタ１１中
で一つのビットがセットされる。

プロセッサ５がバス・マスターであり、エラーがパリテ
ィ・エラーまたはデータ転送肯定応答タイムアウト・エ
ラーである場合、レジスタ１１からのバス・エラー出力
信号で示されるバス・エラーがプロセッサ５に提示され
る。ＤＩＡＣ３がバス・マスターであり、エラーがパリ
ティ・エラー、データ転送肯定応答タイムアウト・エラ
ー、またはＤＭＡタイム・アウト・エラーの場合は、レ
ジスタ１１からの出力で示されるようにマシン・チェッ
ク割り込み（レベル７）がセットされる。プロセッサ５
またはＤＩＡＣ，３がバス・マスターであり、タイマ割
り込み非リセット・エラーが発生した場合、マシン・チ
ェック割り込みもセットされる。ＤＩＡＣ３がバス・マ
スターであり、あるエラーが検出されると、ＤＩＡＣ３
へのエラー信号が活動化される。この設計では、マシン
・チェック・レジスタのビットがセットされると、ＤＭ
Ａ機能がブロックされる６プロセツサ５中で動作するエ
ラー回復プログラムがすべてのＯを書き込んでマシン・
チェック・レジスタのビット０〜３をリセットした後で
ないと、ＤＭＡオペレーションを進め、ＤＩＣＡ３、Ｕ
ＳＡＲＴ２またはキャラクタサービスおよびポート・レ
ジスタ割り込みを受諾することはできない。また、バス
・エラーが検出されると割り込み禁止ラッチがセットさ
れる。

このラッチをプロセッサ５からのメモリマツプ式入出力
命令によってリセットした後でないと、割り込みを再び
マイクロプロセッサ５に提示することはできない。バイ
ト読み取りオペレーションでレジスタ１１のビット０〜
５を読み取ることができ、またバイト書き込みオペレー
ションでメモリマツプ式入出力書き込みが実行できる。

バス・マシン・チェック・レジスタ１１の各ビットは、
次のように定義される。

ビットＯは、パリティ・エラー・ビットである。

ＲＡＭ６またはＥＰＲＯＭ８からの読み取りオペレーシ
ョンに対するパリティ・チェックが、このビットをセッ
トする。このエラーが発生したときにプロセッサ５とＤ
ＩＡＣ３のどちらがバス・マスターであったかを示すた
め、ビット４がセットされる。

ビット１は、アクセス・エラーまたはデータ転送肯定応
答タイムアウト・エラーである。このビットは、ＤＩＡ
Ｃ３によるＲＡＭ６の保護区域への書き込み試行、監視
データ・モードでない場合のプロセッサ５による保護Ｒ
ＡＭスペースへの書き込み、ＤＩＡＣ３によるメモリマ
ツプ式入出カスペースへのアクセス、監視データ・モー
ドでないときＤＩＡＣ３またはプロセッサ５によるＥＰ
ＲＯＭ８へのアクセス、設けられていない記憶スペース
への読み取りまたは書き込み、ＥＰＲＯＭ８への書き込
み、あるいは８マイクロ秒以内にプロセッサ５に戻らな
いデータ転送肯定応答など様々な条件のもとてセットさ
れ、さらにＤＩＡＣ３がバス・マスターになり８マイク
ロ秒以内にそのストローブを非活動化しない場合にもセ
ットされる。これらのどの条件でもビット１がセットさ
れ、このレベルのエラー処理ルーチンが開始される。

ビット２は、タイマ割り込み非リセット・ビットである
。これはレベル７でマシン・チェック割り込みを発生さ
せる。

ビット３はＤＭＡタイムアウト・ビットである。

これは、ＤＩＡＣ３がバス許可信号を受は取って、４マ
イクロ秒以内にバス許可肯定応答信号を戻さない場合に
セットされる。また、ＤＩＡＣ３がバス・マスターとな
り、２マイクロ秒以内にＤＭＡオペレーションを実行し
ない場合にもセットされる。

ビット４は、上記のバス・マスター指示ビットである。

このビットは、ＤＩＡＣ６がバス・マスターであり、エ
ラーが検出されたときにセットされる。バス・エラーが
発生したときこのビットが既にセットされている場合、
それはセットされたままとなり、マシン・チェック割り
込みが処理される前にバス・エラーが発生したことを示
す。

ビット５は、アクセス形式指示ビットであり、このビッ
トがセットされたときオペレーションが読み取りオペレ
ーションであったこと、またはこのビットがセットされ
ていないとき書き込みオペレーションが試行されたこと
を示す。

ビット６は、この設計では使用しない。ビット７は実験
室での外部テスト・ツールとしてのみ使用されるテスト
・ツール割り込みである。

ソフトウェアのデバッグおよびエラー処理用に。

比較機能レジスタ１２が設けられている。アドレス比較
レジスタ、データ比較レジスタおよび機能レジスタを含
むアドレス検出アダプタが存在するが、各レジスタはす
べて比較機能レジスタ１２の内部に含まれている。比較
の一つが選択されたとき、レベル６で割り込みがなされ
る０機能レジスタの各ビットは、次のように定義される
。

ビット８がセットされ、下側データ・ストローブがアク
ティブのとき１選択された比較機能が付勢される６ビツ
ト９がセットされ、上側データ・ストローブがアクティ
ブな場合１選択された比較機能が付勢される。ビット１
０がセットされない場合、選択される比較機能は、プロ
セッサ５またはＤＭＡ用である。このビットがセットさ
れている場合、選択される比較機能はＤＭＡオペレーシ
ョン専用である。ビット１１は命令取り出し時の比較で
ある。ビット１２はデータ取り出し時の比較であり、ビ
ット１３はデータ記憶時の比較である。ビット１４がセ
ットされると、データ・パターンの比較が開始され、指
定したアドレス比較中にデータ比較レジスタに含まれる
パターンがデータ・バスのものと比較される。指定され
たアドレス比較および指定されたデータ比較が行われる
場合にのみ、割り込みが発生する。

パリティの生成と検査、パリティ生成装置と検査装置は
標準品であり、ダイナミックＲＡＭ６およびＥＰＲＯＭ
８に具備されるインターフェースに設けられるが１割り
込み制御論理４がこれらのインターフェース用のパリテ
ィ生成・検査装置を実現する。プロセッサ５またはＤＩ
ＡＣ３がバス・マスターのとき、ＲＡＭ６への書き込み
オペレーション中に各バイトごとに奇数パリティが生成
される。プロセッサ５またはＤＩＡＣ３がバス・マスタ
ーのとき、ＲＡＭ６およびＥＰＲＯＭ８からの読み取り
オペレーション中に各バイトについて奇数パリティが検
査される。

メモリ・データ流れ、プロセッサ５とＲＡＭ６との間の
インターフェースは、１６データ・ビットと２パリテイ
・ビットからなる１８ビット幅のインターフェースであ
る。書き込みオペレーション中、単一バイトまたは２バ
イト幅のワードからなるデータがプロセッサ５から記憶
できる。ＤＩＡＣ３はＵＳＡＲＴ２からのデータを単一
バイトとして記憶する。プロセッサ命令がバイトオペレ
ーションを指定すると、プロセッサ５は内部の最下位ア
ドレス・ビットを使って、どのバイトが書き込まれるか
を決定し、そのバイトに対して上側または下側データ・
ストローブを出す。最下位アドレス・ビットがＯの場合
のバイトオペレーションでは、上側データ・ストローブ
が出され、そのビットが１の場合は、下側データ・スト
ローブが出る。書き込みオペレーションがＤＩＡＣ３か
らのＤＭＡ書き込みオペレーションのときは、システム
制御論理回路がＤＭＡオペレーションに対する最下位ア
ドレス・ビットの状態をデコードし。

最下位ビットがＯであれば上側データ・ストローブを、
またそのビットが１であれば下側データ・ストローブを
生成する。すなわち、バス許可肯定応答信号のステータ
スだけによって、各書き込みオペレーションでプロセッ
サ５とＤＩＡＣ３のどちらがバス・マスターであったか
が決定できる。

先に示唆したように、プロセッサ５は監視データ・モー
ドのときだけ、メモリ中のメモリマツプ式入出カスペー
スにアクセスできる。ＤＩＡＣ３はプロセッサ５のメモ
リマツプ式入出カスペースにアクセスできないので、Ｄ
ＩＡＣ３がメモリマツプ式入出カスペースにアクセスを
試みると、マシン・チェック・レジスタ１１のビットが
１にセットされる。保護スペースへの違反書き込みを試
みた場合、書き込みオペレーションはブロックされ、ア
ドレス位置にあるデータは変更されない。

読み取りオペレーション。データはプロセッサ５によっ
て単一バイトまたは２バイト・ワードとして読み取るこ
とができる。ＤＩＡＣ３は、単一バイトのみを読み取る
。この場合も、内部の最下位アドレス・ビットを使って
、どのバイトが読み取られるかを決定し、プロセッサ５
がそのバイトに対するデータ・ストローブを出す。ＤＩ
ＡＣ：３で制御されるＤＭＡ読み取りオペレーションの
ときは、メモリ制御論理回路がデータの１バイトをデー
タ・バスに載せ、ＤＩＡＣ３が受信アドレス・カウンタ
中の最下位アドレス・ビットの状態にもとづいて上側ま
たは下側データ・バイトを選択する。

ＵＳＡＲＴインターフェース、第３図には所与のポート
に対するＵＳＡＲＴのインターフェースが示しである。

ポート用のＥＩＡレシーバは、どのインターフェース線
信号が処理中であるかに応じて、２つのセクションに分
かれる。ポート・インターフェース制御装置１０は、Ｕ
ＳＡＲＴ２がデータ・セット作動状態（Ｄ　Ｓ　Ｒ）お
よびリング・インジケータまたは受信データ（ＲＤ）な
どの受信信号を処理するのを助ける。

ＵＳＡＲＴ２は、受信データ、送信クロック。

受信クロック、送信可（ＣＴＳ）および受信線信号検出
（ＲＬ　Ｓ　Ｄ）信号を受は取る。ＥＩＡレシーバ回路
は１例示として２ブロツクに分けであるだけであり、各
ポートのＥＩＡインターフェース中のすべての標準受信
信号ピンを含んでいることを理解されたい。同様に送信
またはＥＩＡドライバについては、ポート・インターフ
ェース制御装［１０は、第３図に示すようにある種の信
号をＥＩＡドライバに与え、ＵＳＡＲＴは必要な残りの
信号をドライバに与える。プロセッサ５およびＤＩＡＣ
３の側からのポート・インターフェース制御装置１０お
よびＵＳＡＲＴ２へのインターフェースは、システム・
データ・バス、システム・アドレス・バスおよび第３図
の左側に示す様々な要求線と制御線を介している。次に
それらについて少し詳しく説明する。

Ｕ　Ｓ　ＡＲＴ　２チップ選択信号は、第３図に示すよ
うにチップ付勢線を含んでいる。第１図に示すように５
個のＵＳＡＲＴが使われているので、異なる５本のチッ
プ選択線１−５が使用される。これらは第１図には示し
ておらず、２個のポートを処理するのにＵＳＡＲＴが１
個あればよいので。

第３図に１つだけ示しである。第２のポートに対するＵ
ＳＡＲＴの接続は、簡単のため第３図に示してない、プ
ロセッサ５がＵＳＡＲＴ２に対するメモリマツプ式入出
力機能を実行したい場合、システム制御論理回路が選択
された個別のＵＳＡＲＴ２の読み取りまたは書き込みオ
ペレーションのためにＵＳＡＲＴ２を選択するチップ付
勢線を活動化する。ＤＩＡＣ；３がＤＭＡオペレーショ
ンを実行するときは、やはりシステム制御論理回路が選
択された付勢線を活動化する。第１図のＤＩＡＣ３から
プロセッサ５へのバス許可肯定応答信号がアクティブの
ときは、ＤＩＡＣ３がＵＳＡＲＴチップ付勢線を制御す
る。

チャネルＡ／Ｂ選択線は、ポート付勢信号である。これ
は、ＵＳＡＲＴ２でサービスされる２本のチャネルのど
ちらを読み取りまたは書き込みオペレーションで処理す
るかを選択する分岐信号である。たとえば、その信号が
正のとき、ＵＳＡＲＴ２でサービスされる２本のうちの
チャネルＡが選択される。信号が負のときは、チャネル
Ｂが選択される。第３図には前述のように１本のチャネ
ルしか示してない。プロセッサ５がバス・マスターであ
り、ＵＳＡＲＴ２を選択するためにメモリマツプ式入出
力機能を実行したいとき、システム・アドレス・ビット
２が第３図のＡ／Ｂ選択線にゲートされる。ＤＭＡオペ
レーションでは、ＤＩＡＣ３が選択すべきチャネルを識
別する信号を出すとき、この信号はＤＩＡＣＡ／Ｂ信号
であり。

すなわち第３図のポートＡ／Ｂ信号である。簡単のため
、第３図でＵＳＡＲＴ２に接続されているものとして示
しである制御線は、第１図には示してないが、第３図か
られかるように第１図でもＤＩＡＣ３から制御ラインが
出ていることを理解されたい。この場合も、ＤＩＡＣ３
からプロセッサ５へのバス許可肯定応答信号がアクティ
ブな場合、ＤＩＡＣ３がチャネル選択を制御する。

データ／制御選択信号も第３図のＵＳＡＲＴ２に供給さ
れる。これは１選択されたＵＳＡＲＴ２を使って行われ
るオペレーションのタイプを定義する分岐信号である。

正ならデータオペレーションを示し、負なら制御オペレ
ーションを示す、正の信号は、読み取りオペレーション
が実行されるとき受信データ・バッファが選択されるこ
とを示す。正の信号は、書き込みオペレーションが実行
されるとき送信データ・バッファが選択されることを示
す、負の信号は制御オペレーションを示すプロセッサ５
がバス・マスターの場合、システム・アドレス・ビット
１がデータ／制御線にゲートされる。ＤＩＡＣ：３がバ
ス・マスターの場合、そのオペレーションは、ＵＳＡＲ
Ｔ中の受信データ・バッファの読み取りオペレーション
または送信データ・バッファの書き込みオペレーション
であると解釈される６バス許可肯定応答がアクティブで
ないとき、プロセッサ５がバス・マスターであり。

データ／制御選択はＵＳＡＲＴ選択オペ選択オペレーシ
ョンムシステムス・ビット１の状態によって直接制御さ
れる。

読み取りオペレーションの場合、第３図に示す読み取り
信号は、ＵＳＡＲＴ２が選択されてＵＳＡＲＴパス・ド
ライバを付勢するとき、読み取りオペレーションを示す
。ＵＳＡＲＴ２がそのとき割り込みを要求している中で
最高の優先順位を有するものであるとき、レベル２の割
り込み肯定応＃サイクル中、この信号により１割り込み
ベクトルはＵＳＡＲＴ２からバス上にゲートされる。優
先順位はＵＳＡＲＴの位置によって決まる。読み取りと
書き込みが一致するときは、リセットと解釈される。

書き込みオペレーション。第３図に示したこの書き込み
信号は、ＵＳＡＲＴ２が選択されるとき書き込みオペレ
ーションを示す。先に説明した特別レベル２のＵＳＡＲ
Ｔ割り込み要求は、ポート・インターフェース制御装置
１０によって供給されるものとして示しである。この割
り込み要求信号は、いずれかのＵＳＡＲＴ２がアクティ
ブなレベル２の割り込み要求をもつとき１割り込み制御
論理４への分岐信号として活動化される。またレベル２
の割り込みサイクルに肯定応答するため、ＵＳＡＲＴの
レベル２の割り込み肯定応答Ｉ　ＡＣＫがポート・イン
ターフェース制御装置１０およびＵＳＡＲＴ２に供給さ
れる。ＩＡＣＫサイクル中、優先順位が敞高のＵＳＡＲ
Ｔ２または待機中のレベル２の割り込みをもつポートの
ポート・インターフェース制御装置１０は、システム制
御論理回路がＵＳＡＲＴ２の読み取り信号を活動化する
とき、ＵＳＡＲＴ２またはポート・インターフェース制
御装置１０によってベクトル値をシステム・データ・バ
スの下位バイトに載せる。ＵＳＡＲＴ２からの割り込み
「付勢アウト」信号は、優先順位が次に低いＵＳＡＲＴ
割り込み「付勢イン」信号に接続されている。この相互
接続は第３図には示してないが、割り込みを有する優先
順位のより高い装置が優先順位のより低い装置から割り
込みを禁止するか、または割り込みがない場合それらの
装置を付勢するようなディジー・チェーンオペレーショ
ンを形成するのに使われる。ＵＳＡＲＴ５は、任意的に
最高の優先順位を割り当てられ。

ポート・レジスタは、レベル２の割り込みに関するチェ
ーンの最低末端に接続されている。割り込み付勢線また
はチップ付勢線が、ＤＩＡＣ３からＵＳＡＲＴ２に供給
される。この信号は、優先順位がより高い他のＵＳＡＲ
Ｔ２が、サービス中または要求中の割り込みをもつこと
を示す。この信号は正でアクティブであり、上記の割り
込みディジー・チェーンを形成するのに使われる。優先
順位が最高のｔＪｓＡＲＴ２は、その割り込み［付勢イ
ンＪが＋５ボルトの論理レベルに接続されている。優先
順位が最高のＵＳＡＲＴが待機中の割り込みをもつ場合
、上記のように、ディジー・チェーンに関する割り込み
「付勢アウト」相互接続を活動化しない。待機中の割り
込みをもたない場合。

このピンを活動化して、現在の割り込みに関して優先順
位が次に低いＵＳＡＲＴ２を付勢する。

システム・データ・バスのビットＯ−７も、ＵＳＡＲＴ
２およびボート・インターフェース制御装置１０に接続
されている。ボート・インターフェース制御装置１０の
ポート・レジスタも図には示してないが、このバスの下
位バイト位置に直接接続されている。ＵＳＡＲＴのイン
ターフェースでは、パリティは使用しない。しかし、こ
のデータ・バスは、１６データ・ビットと２パリテイ・
ビットを含む１８ビット幅の双方向分岐バスである。下
位バイトは、奇数アドレスをアドレスするとき使用され
、ビットＯ−７と下位パリティを含んでいる。ビット０
は、下位バイトの最下位ビットであり、ビット７は最上
位ビットである。上位バイトは、偶数アドレスをアドレ
スするとき使用され、ビット８〜１５とデータ用の上位
パリティを含んでいる。ビット８は上位バイトの最下位
ビットであり、ビット１５は最上位ビットである。

データ・バスは、正でアクティブである。プロセッサ５
からＵＳＡＲＴ２へのメモリマツプ式入出力書き込みオ
ペレーション中、データ・バスがプロセッサ５によって
ドライブされる。プロセッサ５からＵＳＡＲＴ２へのメ
モリマツプ式入出力読み取りオペレーション中、データ
・バスの下位バイトがＵＳＡＲＴ２でドライブされる。

レベル２の割り込みに関する割り込み肯定応答サイクル
中、ＵＳＡＲＴ２またはボート・インターフェース制御
装置１０のデータ・レジスタが、割り込みベクトル値を
データ・バスの下位バイトに載せる。レベル５の割り込
みの割り込み肯定応答サイクル中、ポート・インターフ
ェース制御装置１０が、その割り込みベクトル値をデー
タ・バスの下位バイトに載せる。

ボート・レジスタ。ポート・レジスタは、１０個の各ポ
ートがＥＩＡ　　Ｒ８２３２インタ一フエース信号なら
びにデータ遷移の検出、データ・セット・レディ遷移の
検出、リング・インジケータ遷移の検出、およびＵＳＡ
ＲＴ２で供給されない関連する割り込みベクトル値の生
成などの機能を提供するために、システム制御論理回路
に含まれている。これらのレジスタは、ボート・インタ
ーフェース制御装置１０の形で実現されており、レジス
タ自体は図に示してないが、下記のビットを含んでいる
。

ビットＯは、ＲＡ２３２インターフェース・レシーバか
らのデータ・セット・レディ信号である。

このビットは読み取り専用でもよい。ビット１は、ＥＩ
Ａ　　Ｒ８２３２インターフエースから受は取ったリン
グ・インジケータ・ビットであり、読み取り専用ビット
である。

ビット２は、ＥＩＡ　　Ｒ８２３２インターフエースに
向けられるテスト要求である。プロセッサ５はこのビッ
トを書き込んだり読み取ったりすることができ、それが
１にセットされると、インターフェースに対してテスト
要求が活動化される。

システム・リセットによって、このビットが０にセット
される。

ビット３は、データ速度選択信号である。この信号はＥ
ＩＡ　　Ｒ８２３２インターフエースに向けられるもの
で、プロセッサ５により読み取りまたは書き込み可能で
ある。このビットが１にセットされると、ＥＩＡ　　Ｒ
８２３２インターフエースに対してデータ速度選択が活
動化され、システム・リセット信号によって、このビッ
トがＯにセットされる。

ポート・レジスタのビット４は、データ端末レディ信号
である。この信号はＥＩＡ　　Ｒ８２３２インターフエ
ースに向けられる。これも読み取りまたは書き込み可能
である。このビットが１のとき、ＥＩＡインターフェー
スに対してデータ端末レディ信号がアクティブである。

やはりシステム・リセットによって、このビットがリセ
ットされる′。

ビット５は、外部クロック制御ビットである。

このレジスタ・ビットは、ＥＩＡ　　Ｒ５２３２Ｃイン
ターフエースでの外部クロック信号のゲーティングを選
択するのに使われる。このビットも、プログラムで読み
取りおよび書き込むことができる。１にセットされると
、遷移クロックがＥＩＡＲ５２３２インターフェースか
らＵＳＡＲＴ２の送信クロック・ピンの入力部にゲート
される。

このビットがＯのとき、ＥＩＡ　　Ｒ８２３２インター
フエースのピン１５からの送信クロックがゲート解除さ
れ１次にＵＳＡＲＴをその送信クロック・ピンにクロッ
クをもたらすようにプログラミングすることができる。

これによって、ＥＩＡＲ８２３２インターフェースにク
ロックを供給するような端末装置の直接接続が可能にな
る。ビット５も、システム・リセットによって０にセッ
トされる。

ビット６は、モデムの制御による遷移割り込みレディ信
号である。このビットがセットされると、データ・セッ
ト・レディ・ビットに遷移が起こったとき、またはリン
グ・インジケータ・ビットがオフからオンに変った場合
に、レベル２の割り込みがセットされる。このビットは
、プロセッサ５のプログラムで書き込みまたは読み取り
することができ、システム・リセットによってＯにセッ
トされる。

ビット７はデータ遷移割り込み可能信号である。

このビットが１にセットされると、ＥＩＡ　　Ｒ８２３
２Ｃ受信データ線で遷移が起こったとき、レベル５の割
り込みがセットされる。このビットはプログラムで書き
込みまたは読み取ることができ。

リセットによってＯにセットされる。

また、ポート・インターフェース制御装置１゜には、ス
テータス変更ポート・レジスタが含まれている。このレ
ジスタは、システム制御論理回路に供給できる受信デー
タ遷移、データ・セット・レディ遷移、およびリング・
インジケータのオフ・オン遷移によって起こる割り込み
のステータスを供給する。１バイト・レジスタは、ポー
ト・インターフェース制御装置１０でサービスされる２
個のポートのステータスを与える。各ビットは１次の形
をとる。

ビットＯは、ポートＢに対する「データ・セット・レデ
ィＪ　　（ＤＳＲ）オフ・オン遷移である。

ビット１は、ポートＢの「データ・セット・レディ」オ
ン・オフ遷移であり、ビット３はポートＢのデータ遷移
である。ビット４は、ポートＡの［データ・セット・レ
ディ」オフ・オン遷移であり、ビット５はポートＡのｒ
データ・セット・レディ」オン・オフ遷移である。ビッ
ト６はポートへのリング・インジケータ・オフ・オンー
移であり、ビット７はポートＡのデータ遷移である。

プロセッサ５は、ポート・インターフェース制御装置１
０のレジスタを読み取りまたは書き込むことができ、レ
ジスタ中の選択されたビットを単独でリセットできるよ
うに、マスクオペレーションで各レジスタをリセットで
きる。プログラムは。

マスクの下で各ビットをリセットして、これらの遷移に
よって起こる割り込みをリセットしなければならない、
これによってそのレジスタに含まれるか又はレジスタが
実際にリセットされるときに起こる他の非同期割り込み
に影響を与えずに、ある割り込みをリセットすることが
可能になる。

これで第１図から第３図までに示した本実施例のオペレ
ーションと制御の詳細および既習の説明は終わる。この
設計の中心は、サービスとオペレーションに大きなフレ
キシビリティを与えるシステム制御論理回路およびＤＩ
ＡＣ３である。本明細書の各所で指摘するように、第１
！ｌに示すように設けられた２０本の各チャネル上での
データ転送手段は、プログラマが個別にメモリマツプ式
入出力キャラクタサービス割り込みモードまたは直接メ
モリ・アクセスモードのいずれをも選択することができ
る。ＤＭＡモードを選んだ場合、さらに次の選択レベル
を選んで、ＤＭＡによって転送される各キャラクタにつ
いてプロセッサに割り込みをかけるかどうか決定するこ
とができる。　ＤＭＡオペレーションは、ＤＩＡＣ３で
制御される。

ＤＩＡＣ３は、ＵＳＡＲＴ２からＲＡＭ６からＵＳＡＲ
Ｔ２に一時に１つのキャラクタを転送するように指令す
る。ＵＳＡＲＴ２は、その受信バッファがあるキャラク
タを含むとき、受信ＤＭＡ要求を活動化する。ＵＳＡＲ
Ｔは、その送信バッファが空のとき、送信ＤＭＡ要求を
活動化する。ＤＭＡ要求は、プログラマがどのように構
成を選択したかに応じて、ＤＩＡＣ３によってＤＭＡ要
求。

割り込み要求またはその双方として処理される。

各ポートは、受信チャネルと送信チャネルをもっており
、これらのチャネルは、ＤＭＡ転送モードまたは割り込
みモードで動作し、プロセッサ５にメモリマツプ式入出
力操作によってキャラクタを転送することを合図するよ
うに、個別に構成できる。チャネルがＤＭＡモードで動
作するとき、制御プログラムはそのチャネルの起点アド
レスとバイト・カウントを開始する。ＤＩＡＣ３は、受
信バイト・カウントが０になったとき、または送信バイ
ト・カウントが０になったとき、割り込みによってプロ
セッサ５に合図する。ファイル・メツセージの終りを受
は取ると、上流のＵＳＡＲＴは。

終了割り込みによってプロセッサ５にメツセージが完了
したと合図する。データ・ブロック全体が下流ＵＳＡＲ
Ｔで組み立てられたとき、プロセッサ５はＤＩＡＣ３に
、ＲＡＭにおいて指定されたバッファ・アドレスから上
流送信を開始するように指令する。ＤＩＡＣ：３は、プ
ロセッサ５からのメモリマツプ式入出力オペレーション
によって制御されセットされる。

先に指摘したように、ＵＳＡＲＴは接続されているモデ
ムまたは局所接続されている端末装置とのプロトコル・
インターフェースを維持するが。

プロセッサ５中で動作する制御プログラムは、希望に応
じてプロトコル変換、集線およびデータオペレーション
機能を実行する。

Ｄ３．　　重ポート通信システム 第４図（すなわち第４Ａ図および第４Ｂ図）は。

多重ポート通信アダプタと無走査式（ｇｃａｎｌｅｓｓ
）の通信コントローラ（以下、単に１通信コントローラ
」という）のシステム・バスとの接続を行うため付加的
なインターフェース制御論理を設けた本発明の実施例で
ある。これは、すなわち、多重ポート通信アダプタ、通
信コントローラ、およびこれらを接続するインターフェ
ース制御論理から成る多重ボート通信システムである。

この構成によれば、多重ポート通信アダプタを他の通信
コントローラのシステム・アドレス・バスおよびシステ
ム・データ・バスに接続することができる。これを制御
するプログラムはＥＰＲＯＭ８およびＲＡＭ６に入って
いる。

通信コントローラは、１６個までの接続インターフェー
スを有する。したがって複数の多重ポート通信アダプタ
をこれに接続すれば、システム全体ではさらに多くのボ
ートがサービスされる。たとえば、８ボ一ト式の多重ポ
ート通信アダプタを１６個つなぐと、１２８個のボート
をサービスできる多重ポート通信システムが提供される
。

かくして本実施例は多重ポート通信アダプタのプロ１−
コル変換機能および集線機能の負担をなくした通信コン
トローラのための新しいアーキテクチャを提供する。

こうした新しいアーキテクチャにおいては、競合するＤ
ＭＡ要求および割り込み要求の調停、ポートのアクセス
に関するＤＭＡ制御と割り込み制御、および各チャネル
のモードの選択は、多重ポート通信アダプタで全て処理
することができる。

さらに、多重ポート通信アダプタのＲＡＭまたは通信コ
ントローラのＲＡＭから読み取りまたは書き込みをＤＩ
ＡＣに指令でき、いずれの機能も、プロセッサ５または
通信コントローラ中に常駐するプロセッサへの割り込み
を伴ってまたは伴わず　　。

に実行することができる。すなわち、各受信チャネルお
よび送信チャネル毎に少くとも５種のキャラクタサービ
スモードをプログラム制御下で選択できるのである。プ
ログラムは、第４図に示すように通信コントローラに接
続するために必要なインターフェース制御論理１５を含
めて構成されている多重ポート通信アダプタに常駐して
いる。

キャラクタサービスモードを列挙すると、プロセッサ５
の割り込みなしに単にＤＭＡによりＵＳＡＲＴの受信バ
ッファから多重ポート通信アダプタのＲＡＭ　（以下、
本節においては説明の都合上、多重ポート通信アダプタ
のＲＡＭを特に［ローカルＲＡＭＪ　、通信コントロー
ラ側のＲＡＭを特に「メインＲＡＭＪを区別する場合が
ある）６に転送すべき受信キャラクタに関する直接メモ
リアクセスモード、プロセッサ（以下、本節においては
説明の都合上、通信コントローラ側のプロセッサを特に
「主プロセツサ」という場合がある）の割り込みなしに
ＵＳＡＲＴの受信バッファから通信コントローラのＲＡ
Ｍ　（メインＲＡＭ）に転送すべき受信キャラクタに関
する直接メモリアクセスモード、プロセッサ５に割込み
指示を与えて且つＤＭＡによりＵＳＡＲＴの受ｍバッフ
ァからローカルＲＡＭ６に転送すべき受信キャラクタに
関する直接メモリアクセスモードがある。この他１通信
コントローラの主プロセツサに割込みを与えて且つＤＭ
ＡによってＵＳＡＲＴの受信バッファから通信コントロ
ーラのメインＲＡＭに転送すべきキャラクタに関する直
接メモリアクセスモードがある。さらに、ＤＭＡを全く
使わず、プロセッサ５に割り込みを与えて割り込みサー
ビス・ルーチンを呼び出し、メモリマツプ式入出力オペ
レーションでＵＳＡＲＴにサービスしてＵＳＡＲＴの受
信バッファを読み取るモードもある０以上は、ＵＳＡＲ
Ｔの受信チャネル用のものであるが、送信チャネルに対
してもこれらと同じモードがある（ただしデータの転送
の方向は以上に列記したものと逆になる）。

ＤＩＡＣ３によって高い融通性が得られるので、プログ
ラマはハードウェアから最大限のパフォーマンスが得ら
れるように１２８本の通信チャネルの各々のオペレーシ
ョンをカストマイズすることができる。たとえば、所与
のポートを調歩式で動作させる場合、プログラマは、そ
のポートの受信チャネルが各キャラクタを受は取ったと
きプロセッサ５に割り込むよう動作させることが選択で
きる。それによって、プロセッサ５が受信エラーを監視
し、必要ならキャラクタを一時に一つずつ新しいフォー
マットまたはプロトコルに変換することができる。同じ
ポートに関する送信チャネルを。

ＤＭＡモードで動作するようにプログラミングして、完
成したメツセージが送信されるまでプロセッサ５に割り
込むことなく、アウトバウンド・メツセージを直接送信
して、プロセッサのサイクル効率の高いアウトバウンド
高速オペレーションを実行することができる。この方法
により、どちらかのプロセッサに割り込みをかけて、ま
たはかけずに、プログラムによって２０本の任意のチャ
ネルによるデータ転送をメモリマツプ式入出力また゛　
　はＤＭＡのいずれにも個別的に選択することができる
。

通常コントローラを含むデータ流れの構成通信ゴントロ
ーラを接続した多重ポート通信システムのデータ流れば
、基本的に今まで多重ポート通信アダプタについて説明
したものと同じであるが多重ポート通信システムではそ
の他に、データを多重ポート通信アダプタから通信コン
トローラ中のメインＲＡＭに転送することができる。Ｄ
ＩＡＣ３またはプロセッサ５が、そのローカルＲＡＭ６
または通信コントローラ中のメインＲＡＭをアドレス指
定することができる。どちらのＲＡＭにアドレスするか
の選択には、アドレス・ビット２３を使う、多重ポート
通信アダプタのマシン・サイクル中でアドレス・ビット
２３が活動化される場合、インターフェース制御論理１
５は、通信コントローラの調停回路へのＤＭＡ要求を活
動化する。通信コントローラの主プロセツサは、バス・
マスター権を優先順位順に多重ポート通信アダプタに与
え、インターフェース制御論理１５が、通信コントロー
ラのメインＲＡＭとの間での転送を指令する。データを
直接ＵＳＡＲＴ２から多重ポート通信アダプタのローカ
ルＲＡＭ６にまたはそのローカルＲＡＭから通信コント
ローラのメインＲＡＭにまたはメインＲＡＭから転送さ
せる能力もある。データの転送は、またＤＩＡＣ３また
はプロセッサ５の制御下で実行できる。以下の説明では
、多重ポート通信アダプタのことを単にアダプタという
６ システム・データ流れの開始 多重ボート通信システムにおける各アダプタは、通信コ
ントローラのメインＲＡＭにそれぞれ通信域をもってい
る。通信域は、各アダプタ用の装置ステータス・ワード
（ＤＳＷ）と装置制御ワード（ＤＣＷ）を含んでいる。

メインＲＡＭ中でのＤＣＷとＤＳＷの位置は、通信コン
トローラのボート階層中でのアダプタの物理的位置によ
って決まる。通信コントローラがリセットされると、そ
れによって制御プログラムが動作して、導入されている
各アダプタ用のＤＳＷとＤＣＷを初期設定する。ＤＣＷ
は１通信コントローラの主プロセツサのマイクロコード
によって作成され、アダプタのプロセッサ５によって読
み取られる。ＤＣＷは、コマンド・バイトとアウトバウ
ンドバッファアドレスと、インバウンドバッファアドレ
スと、コマンドによって変わるその他のフィールドとを
含んでいる。ＤＳＷはプロセッサ５中で動作するアダプ
タのマイクロプロセッサ・コードによって作成される。

プロセッサ５のステータス、データ受信の品質、現実行
シーケンス、およびデータ転送用に使われた最後のバッ
ファのアドレスを報告するフィールドは、プロセッサ５
によって作成される。

プロセッサ５が通信コントローラからの割り込みを検出
すると、ＤＣＷを制御ユニットのメインＲＡＭ中のそれ
に割り当てられた通信域からＤＭＡによってそれ自体の
メモリまたはレジスタに転送し、次にコマンド・バイト
を間合わせる。

考えられる多数のコマンドのうちの一つは、初期プログ
ラム・ロード（ＩＰＬ）コマンドである。

このコマンドは、通信コントローラのメインＲＡＭから
のＤＭＡ転送を使って、アダプタにそのオペレーション
コードの初期設定と行わしめる。ＩＰＬコード用のメイ
ンＲＡＭの起点アドレスは、初期設定時に通信コントロ
ーラのプロセッサで作成されるＤＳＷに含まれる。

あるコマンドが実行されると、プロセッサ５は、ＤＭＡ
転送によって通信コントローラのメインＲＡＭ中のその
関連するＤＳＷに終了ステータスを書き込む。

要するに、通信コントローラの主プロセツサ中で動作す
るマイクロコードがＤＣＷを作成し１次にプロセッサ５
に割り込む。プロセッサ５は、ＤＭＡオペレーションに
よってＤＣＷを読み取る。

プロセッサ５のマイクロコードは、ＤＭＡ書き込みオペ
レーションでＤＳＷをメインＲＡＭに書き込み、次に通
信コントローラの主プロセツサに割り込む。通信コント
ローラの主プロセツサは、そのメインＲＡＭからＤＳＷ
を読み取る。したがって、プロセッサ５と通信コントロ
ーラの主プロセツサは、個々の各アダプタに割り当てら
れた通信域を介して互いに通信できる。

データ・バッファ データ・バッファはＤＣＷ中でアドレスされ、通信ユニ
ットのメインＲＡＭに常駐している。これらのバッファ
は、ＤＭＡ転送を使ってプロセッサ５からアドレスされ
る。バッファのサイズは、この設計では制御用接頭部を
含めて２８８データ・バイトに固定されている。それよ
りも大きなブロックを送信または受信する場合１通信コ
ントローラの主プロセツサへの要求によって、プロセッ
サ５に複数のバッファを設けることができる。各バッフ
ァの始めの接頭部フィールドは、所有タスク識別、順方
向ポインタ、データ開始オフセットおよびバイト・カウ
ントを含んでいる。順方向ポインタの内容が正の場合、
プロセッサ５が送信しなければならない（または受信で
きる）チェーン中の次のバッファのアドレスを供給する
。データ開始オフセットは、データがそのバッファの初
期アドレスないし先頭アドレス以外の所から始まること
ができるようにし、プロトコル変換の必要に応じてのラ
イン・プロトコル制御キャラクタの接頭部としてスペー
スを残す。

ＤＣＷコマンド プロセッサ５が通信コントローラからの割り込みを検出
すると、ＤＣＷの割り当てられた通信域からＤＭＡによ
って転送し、コマンド・バイトを問い合わせなければな
らない。実行されるコマンドの例は１次の通りである。

書き込み。その最初のアドレスがＤＣＷ中に現われるよ
うなバッファの内容が、通信線に送出される。バイト数
は、バイト・データ・カウントで指定される。

読み取り。アダプタは受信するように条件付けられ、結
果として得られるデータがＤＣＷ中で識別されるバッフ
ァに記憶される。記憶されるバイト数は、データ・カウ
ントまたはブロック検出の終りのどちらか先に起こった
方によって制限される。

インターフェース制御論理 ここでは、第４図の直接メモリ・アクセス／メモリマツ
プ式入出力インターフェースと、アダプタを通信コント
ローラバスに接続するためのインターフェース制御論理
１５について説明する。

通信コントローラのＤＭＡバスは、そのメモリと接続さ
れているアダプタとの間に１８ビツト（１６データ・ビ
ット＋２パリテイ・ビット）の双方向データ・バスを提
供する。このインターフェースではバイトまたはワード
（２バイト）転送をサポートする。

ＤＭＡデータ・バスの保全性は、データ・バスの、各バ
イトに関連してパリティ・ビットを使用することによっ
て保証される。正しいパリティは。

必ず奇数である（すなわち各バイトについてパリティ・
ビットおよびデータ・ビット“′１″の数が奇数でなけ
ればならない）。パリティの生成と検査の機能は、イン
ターフェース制御論理１５に含まれている。

インターフェース制御論理と信号の説明インターフェー
ス制御論理１５は、制御コントローラとの間で信号をゲ
ートするためのタイミングと制御を提供する。第１４図
に示したインターフェース制御部９０は１通信コントロ
ーラメインＲＡＭとの間でのデータ転送中に下記のイン
ターフェース信号を制御するため、トライステート・ド
ライバ・レシーバ９にタイミングおよび方向制御を提供
する。

データ・バス信号 データ・バスは、１８ビツト（１６データ・ビット＋２
パリテイ・ビット）双方向分岐バスである。下位バイト
は、奇数アドレスをアドレスする際に使い、ビット０−
７とデータの下位パリティ・ビットとを含んでいる。ビ
ットは下位バイトの最下位ビットであり、ビット７４よ
最上位ビットである。」二位バイトは、偶数アドレス（
ワード・アドレスと同じアドレス）をアドレスする際に
使い、ビット８−１５とデータの（上位パリティ・ビッ
トとを含んでいる。ビット８は上位バイトの最下位ビッ
トであり、ビット１５は最上位ビットである。データ・
バスは正でアクティブである０通信コントローラからア
ダプタへのＤＭＡ読み取りオペレーション中またはメモ
リマツプ式入出力書き込みオペレーション中、データ・
バスは通信コントクーラによってドライブされる。また
、ＢＭＡオペレーションが進行中でないとき、データ・
バスは、テスト・ツール・アダプタで監視できるように
通信コントローラによってドライブされる。

アドレス・バス ＤＭＡアドレス・バスは、すべてのＤＭＡオペレーショ
ンについてバス・マスクでドライブされる分岐バスであ
る。アドレス・バスは、メモリ・スペース中においてア
クセスされる位置のアドレスを含んでいる。アドレス・
バスは２３ビツト・バスであり、Ａ１がその最下位ビッ
ト、Ａ２３が最上位ビットである。アドレス・バスは、
正でアクティブである。２３ビツト・アドレス・バスは
、上側データ・ストローブおよび下側データ・ストロー
ブと共に、単一バイト・アドレスまたはワード・アドレ
スを選択するのに使われる。データ・ストローブだけが
アクティブな場合、バイトオペレーションとなる。両方
のデータ・ストローブがアクティブなとき、ワード（２
バイト）オペレーションとなる。ＤＭＡオペレーション
が進行中でないとき、アドレス・バスは、テスト・ツー
ルで監視できるように通信コントローラによってドライ
ブされる。このバスも、通信コントローラからアダプタ
へのメモリマツプ式入出力制御オペレーションに通信コ
ントローラによってドライブされる。

制御バス書き込み信号 この分岐信号は、すべての入出力オペレーションについ
てデータ・バス上での転送方向を示すため、バス・マス
ターによってドライブされる。ＤＭＡオペレーション中
、この信号が活動化すると、データ転送がバス・マスタ
ーからメモリへの転送であることを示す。ＤＭＡオペレ
ーション中、この信号が活動化していないとき、データ
転送がメモリからバス・マスターへの転送であり、読み
取りオペレーションに関連するものであることを示す、
ＤＭＡオペレーションが進行中でない場合。

この信号は通信コントローラの制御下にある。通信コン
トローラは、書き込みオペレーションを実行する際にこ
の信号を活動化する。書き込み信号は、負でアクティブ
な信号である。

レベル１割り込み信号 レベル１割り込み信号は、通信コントローラへの待機中
のレベル１の割り込みをもつアダプタによってドライブ
される分岐信号である。アダプタは、データ割り込みま
たはアダプタのマシン・チェラグ割り込みをもつとき、
この信号を活動化する。レベル１割り込み信号は、負で
アクティブな信号である。

レベル６割り込み信号 レベル６割り込み信号は、通信コントローラへの待機中
のレベル６の割り込みをもつアダプタによってドライブ
される分岐信号である。制御割り込みをもつアダプタが
、この信号を活動化する。

レベル６割り込みは負でアクティブな信号である。

レベル１割り込み肯定応答信号（Ｌ　Ｉ　Ｉ　ＡＣＫ）
ＬＩＩＡＣＫは、プロセッサ５がアダプタからのレベル
１割り込みに対する割り込み背定応答サイクルを実行す
るとき、通信コントローラ中の主処理装置によって活動
化される分岐信号である。

ＬＩＩＡＣ：には、負でアクティブな信号である。

レベル６割り込み肯定応答信号（Ｌ６ＩＡＣＫ）Ｌ６Ｉ
ＡＣＫは、プロセッサ５がアダプタからのレベル６の割
り込みに対する割り込みを肯定応答サイクルを実行する
とき１通信コントローラ中の主処理装置によって活動化
される分岐信号である。Ｌ６ＩＡＣＫは負でアクティブ
な信号である。

バス要求７割り込み要求バス これは、各アダプタ位置に線が１本ずつ割り当てられた
。１８個の信号のバスである。このバスは、バス要求お
よびアダプタ割り込みを処理できるように多重化されて
いる。通信コントローラ中の主プロセツサが、レベル１
の割り込みに対する割り込み肯定応答サイクルを実行す
るとき１通信コントローラのシステム論理が、アダプタ
に対するレベル１割り込み肯定応答（Ｌ　Ｉ　Ｉ　ＡＣ
Ｋ）信号を活動化する。通信コントローラ中の主プロセ
ツサがレベル６の割り込みに対する割り込み肯定応答サ
イクルを実行するとき９通信コントローラのシステム論
理が、アダプタに対するレベル６割り込み肯定応答（Ｌ
６ＩＡＣＫ）信号を活動化する。Ｌ２ＩＡＣＫがアクテ
ィブのとき、アダプタが通信コントローラに提示される
レベル６の割り込みをもつ場合、そのバス要求７割り込
み背定応答線を活動化する。ＬＩＩＡＣ：にとＬ６ＩＡ
Ｃ，Ｋがアクティブでないとき、アダプタは、ＤＭＡ要
求をもつ場合、その要求７割り込み肯定応答線を活動化
する。バス要求７割り込み肯定応答は、負でアクティブ
な信号である。

バス要求オペレーション、ＬＩＩＡＣＫとＬ６ＩＡＣＫ
がアクティブでないとき、ＤＭＡ要求をもつアダプタが
、そのバス要求７割り込み肯定応答線を活動化する。バ
ス要求７割り込み肯定応答線は、入出力オペレーション
のためにバスの制御を要求する任意の装置によってドラ
イブされる。

アダプタは、バス要求に対するそのバス要求７割り込み
肯定応答線を活動化するとき、それがバス・マスター権
を得るまでそれをアクティブに保たなければならない。

ＬＩＩＡＣＫまたはＬ６ＩＡＣＫがアクティブになる場
合、もしくはアダプタが滅勢される場合、バス要求を取
り下げなければならない。装置が滅勢されない限り、バ
ス要求を早期に取下げる必要はない。あるバス・マスタ
ーがそのバス・マスター権を得て、その最後のまたは唯
一の転送を行う準備ができているとき、そのバス要求信
号は、それがアドレス・ストローブを活勧化する前に滅
勢され安定でなければならない。

最後の転送を完了したバス・マスターは、進行中の転送
に対するアドレス・ストローブを滅勢するまで、そのバ
ス要求を再活動化する必要はない。

割り込み肯定応答オペレーション。通信コントローラの
主プロセツサがレベル１の割り込みに対する割り込み肯
定応答サイクルを実行しているとき、それらのアダプタ
に対するＬＩＩＡＣＫ線が活動化される。通信コントロ
ーラのプロセッサがレベル６の割り込みに対する割り込
み肯定応答サイクルを実行しているとき、それらのアダ
プタに対するＬ６ＩＡＣＫ線が活動化される。ＬＩＩＡ
ＣＫ信号またはＬ６ＩＡＣＫ信号が活動されると、アダ
プタにそのバス要求をバス要求７割り込み肯定応答バス
から取り除くように合図が出る。ＬＩＩＡＣＫがアクテ
ィブな場合１通信コントローラにレベル１の割り込みが
提示されたアダプタが、そのバス要求７割り込み肯定応
答線を活動化することになる。Ｌ６ＩＡＣＫがアクティ
ブな場合、通信コントローラにレベル６の割り込みが提
示されたアダプタが、そのバス要求７割り込み肯定応答
線を活動化することになる。割り込みは、通信コントロ
ーラの調停論理回路でコード化され、通信コントローラ
の主プロセツサに優先権を与えられた割り込みベクトル
値として提示される。生成されるベクトル値は、アダプ
タがＬＩＩＡＣＫまたはＬ６ＩＡＣＫ中にアクティブな
そのバス許可７割り込み受入れ信号を認識するとき、ア
ダプタがコード化された３本の割り込みタイプ線に載せ
るコードによって決まる。

バス許可７割り込み許可バス これは、各アダプタ位置に１本ずつ線が割り当てられた
１８個の信号のバスである。このバスは。

バス許可を処理し、割り込み中のアダプタにその割り込
みが通信コントローラによって受は入れられていること
を合図できるように多重化されている。アダプタがＬＩ
ＩＡＣＫまたはＬ６ＩＡＣＫ中にアクティブなそのバス
許可７割り込み受入れ信号を認識するとき、アダプタは
、コード化された割り込みタイプの線を１通信コントロ
ーラに提示中の割り込みのタイプ（データ割り込み、ア
ダプタのマシン・チェック割り込みまたは制御割り込み
）に対応して活動化する。アダプタはまた、割り込み線
上に提示されている割り込みをリセットしなければなら
ない。バス許可７割り込み受は入れ信号は、負でアクテ
ィブな信号である。

バス許可オペレーション。この信号は、そのバス・マス
ター権をとるはずの装置のための通信コントローラのバ
ス調停論理回路でドライブされる。

バス・マスター権を要求している装置が複数個あるので
１本システムではどの装置にバスの制御を許すかを決定
する調停論理回路を設けである。たとえば、その位置に
もとづいて優先順位を決定するスター調停法を採用する
０位置１に導入されたアダプタが、優先順位の高いアダ
プタとなり、最後の位置に導入されたアダプタの優先順
位は最低となる。バス許可は、バス許可肯定応答および
アドレス・ストローブが活動化された後、またはバス許
可が受諾されなかったことが検出されるまで、一度活動
化されれば非活動化されない。バス許可は、アドレス・
ストローブが活動化された直後に非活動化される。これ
は、調停の解決およびバスの最大利用のために最大の時
間が得られるようにするためである。アダプタは、それ
がアクティブなバス要求をもつとき、バス許可が活動化
されたことを検出するまで、バス・マスターとしてバス
上のどの信号も活動化する必要がない。さらに、アドレ
ス・ストローブ、データ転送肯定応答およびバス許可肯
定応答は、次のバス・マスターがインターフェース上の
信号を活動化する前に以前のバス・マスターによって非
活動化されていなければならない。

割り込み受は入れオペレーション。ＬＩＩＡＣ：Ｋまた
はＬ６ＩＡＣＫがアクティブなとき、通信コントローラ
の制御論理回路は、その割り込みが肯定応答されている
アダプタに対するバス許可７割り込み受は入れ信号を活
動化する。あるアダプタが、ＬＩＩＡＣＫまたはＬ６Ｉ
ＡＣＫがアクティブな間にアクティブであるそのバス許
可７割り込み受は入れ線を認識すると、そのアダプタは
、通信コントローラに提示されている割り込みのタイプ
（データ割り込み、アダプタのマシン・チェック割り込
みまたは制御割り込み）に対応するコード化された割り
込みタイプ線を活動化する。通信コントローラ中で各ア
ダプタからの３種の割り込みタイプに対応する一意的な
割り込みベクトル値が生成される。アダプタは、また割
り込み線上に提示された割り込みをリセットしなければ
ならない。

コード化割り込みのタイプ（ビットＯ〜２）これらの負
でアクティブな分岐信号は、その割り込みが肯定応答さ
れているアダプタによって通信コントローラに提示され
ている割り込みのタイプを示すようにコード化されてい
る。あるアダプタが、ＬＩＩＡＣＫまたはＬ６ＩＡＣＫ
がアクティブな間にアクティブであるそのバス許可７割
り込み受は入れ線を認識すると、そのアダプタは。

通信コントローラに提示されている割り込みのタイプ（
データ書き込み、アダプタのマシン・チェック割り込み
、または制御割り込み）、に対応するコード化された割
り込みタイプ線を活動化する。

通信コントローラ中で、各アダプタからの３種の割り込
みタイプに対応する一意的な割り込みベクトル値が生成
される６アダプタはまた割り込み線上に提示された割り
込みをリセットしなければならない。

コード化割り込みのタイプ（ビットＯ〜２）これらの負
でアクティブな分岐信号は、その割り込みが肯定応答さ
れているアダプタによって通信コントローラに提示され
ている割り込みのタイプを示すようにコード化されてい
る。ＬＩＩＡＣＫまたはＬ６ＩＡＣＫ中にバス許可７割
り込み受は入れ信号を受は取ったアダプタは、コード化
割り込みタイプ・ビットＯ１１，２にそのコード化され
た割り込みタイプを載せる０割り込みのタイプは、デー
タ割り込み、アダプタのマシン・チェック割り込み、お
よびアダプタ制御割り込みである。通信コントローラ中
のシステム論理回路が、どのアダプタの割り込みが肯定
応答されているかおよび肯定応答中の割り込みのタイプ
にもとづいて一意的な割り込みベクトル数を生成する。

割り込みタイプのコード化は、次の通りである。

ビット２　　　ビット１　　　ビットｏ　　　　割ツマ
ｚ１１（プ非アクティブ　非アクティブ　非アクティブ
　予約（無効コードイυ非アクティブ　非アクティブ　
　アクティブ　予約ＣＩ功コードイυ非アクティブ　　
アクティブ　非アクティブ　データ非アクティブ　　ア
クティブ　　アクティブ　制御アクティブ　非アクテイ
ブ非アクティブ　アブブタマシンチェックアクティブ非
アクティブ　　アクティブ予約アクティブ　　アクティ
ブ非アクティブ　予　約アクティブ　　アクティブ　　
アクティブ予　約バス許可背定応答信号 バス許可肯定応答信号（ＢＧＡＣＫ）は、ＤＭＡオペレ
ーション中にバス・マスター権を得るために使用される
分岐信号である。バス許可肯定応答信号は、負でアクテ
ィブな信号である。

ＤＭＡオペレーション。バス許可肯定応答信号は、アク
ティブなバス要求をもちバス許可を受は取ったアダプタ
によって活動化される信号である。

アダプタは、許可を受は取った後、以前のバス。

マスターからのアドレス・ストーブ、ＤＴＡＣＫおよび
ＢＧＡＣＫが非活動化されてから自分のＢＧＡＣＫを活
動化する。バス許可肯定応答は、入出力オペレーション
の完了までアクティブに保たれなければならない。バス
・マスター権は、バス許可肯定応答が非活動化されると
終了する。

アドレス・ストローブ信号 アドレス・ストローブ信号は、ＤＭＡオペレーションを
実行するとき、バス・マスターによってドライブされる
分岐信号である。ＤＭＡオペレーションの場合、アドレ
ス・ストローブ信号は、そのアドレス・ストローブ信号
が活動化されてから非活動化されるまでアドレス・バス
信号が有効で安定となるように、ドライブされなければ
ならない。ＤＭＡオペレーションが進行中でないとき。

アドレス・ストローブは通信コントローラの制御下にあ
り、通信コントローラのメモリ・サイクル中通信コント
ローラによって活動化される。アドレス・ストローブ信
号は、負でアクティブな信号である。

上側データ・ストローブ信号 上側データ・ストローブ信号は、単一バイトオペレーシ
ョンが実行され、バイト上位（偶数アドレス）バイトで
あるとき、バス・マスターによってドライブされる。上
側データ・ストローブも下側データ・ストローブも、ワ
ードオペレーション用に活動化される。ＤＭＡオペレー
ションが進行中でないとき、上側データ・ストローブは
通信コントローラの制御下にあり、データの上位バイト
を読み取りまたは書き込みのメモリ・サイクル（通信コ
ントローラのメモリ・サイクル）中１通信コントローラ
によって活動化される。上側データ・ストローブは、負
でアクティブな信号である。

下側データ・ストローブ信号 下側データ・ストローブ信号は、単一バイトオペレーシ
ョンが実行され、バイトが下位（奇数アドレス）バイト
であるとき、バス・マスターによ妻てドライブされる。

下側データ・ストローブも上側データ・ストローブも、
ワードオペレーション用に活動化される。ＤＭＡオペレ
ーションが進行中でないとき、下側データ・ストローブ
は通信コントローラの制御下にあり、データの下位バイ
トを読み取りまたは書き込みのメモリ・サイクル中１通
信コントローラによって活動化される。下側データ・ス
トローブは、負でアクティブな信号である。

データ転送肯定応答信号 データ転送肯定応答信号は、入出力オペレーション中に
スレーブ装置（記憶制御装置、システムメモリマツプ式
入出力論理回路またはアドレスされたアダプタ）によっ
てドライブされる分岐信号である。これは、ＤＭＡオペ
レーション中のアダプタと通信コントローラのメモリ・
システムとの間での非同期オペレーション、および主プ
ロセツサのメモリマツプ式入出力オペレーション中の主
プロセツサとアダプタとの間での非同期オペレーション
を考慮したものである。書き込みオペレーションの場合
、データ転送肯定応答はスレーブ装置がインターフェー
ス上で情報を捕捉し、オペレーション進行可能であるこ
とを示す、読み取りオペレーションの場合、データ転送
肯定応答は、スレーブ装置がデータをデータ・バスに出
し、オペレーション進行可能であることを示す。ＤＭＡ
オペレーション中、スレーブ装置は通信コントローラの
記憶制御装置であるから、データ転送肯定応答はこの記
憶制御装置より供給される。通信コントローラからアダ
プタへのメモリマツプ式入出力の読み取りサイクルまた
は書き込みサイクル中。

アドレスされるアダプタがスレーブ装置となるので１通
信コントローラにデータ転送肯定応答信号を供給しなけ
ればならない、データ転送肯定応答は一度活動化される
と、アドレス・ストローブがアクティブな間アクティブ
でなければならず、アドレス・ストローブが非活動化さ
れると非活動化しなければならない。データ転送肯定応
答信号は。

負でアクティブな信号である。

エラー信号 エラー信号は、記憶制御システム論理回路でドライブさ
れる分岐信号である。エラー信号は１次のうちの一つを
示す６ アダプタから受は取ったデータのパリティの誤まり。

導入されていない記憶装置への読み取りまたは書き込み
。

ＲＯ８への書き込み。

バス許可を受は取ったアダプタが２マイクロ秒以内にバ
ス許可肯定応答で応答しなかったことによるタイムアウ
ト条件。

アダプタがタイムアウト期間内にそのストローブを非活
動化しなかったことによるタイムアウト条件。

読み取りオペレーションで２重ビット・エラーが検出さ
れるか、またはバイト書き込みオペレーションに対する
読み取り一修正−書き込みサイクルの読み取り部分の間
に２重ビット・エラーが検出されたこと。

アダプタがＲＡＭの記憶保護域への書き込みを試行する
か、または通信コントローラのメモリマツプ代入２１′
、力域へのアクセスを試行する場合に生する記憶保護違
反。

エラー信号は、アクティブなバス・マスクによって入力
として単に検出されなければならない。

エラー信号を検出したバス・マスターは、それが通信コ
ントローラに対するインターフェース上で活動化した信
号を減勢しなければならない、エラー信号は、データ転
送肯定応答信号が活動化される前またはそれと同時に活
動化される。エラー信号は、負でアクティブな信号であ
る。

システム・リセット信号 システム・リセット信号は、下記のいずれかのタイプの
リセットが生ずるとき通信コントローラによって活動化
される負でアクティブな信号である。

電源投入リセット メモリマツプ式入出力によって実行されるリセット サービス・アダプタからのリセット 操作盤からのディスク・ダンプ・リセットプロセッサの
リセット命令の実行 システム・リセットは、アダプタがリセット・ソτスで
あるとき、サービス・アダプタ位置におけるそのアダプ
タをリセットしない。

メモリマツプ式入出力選択信号 これは、あるアダプタに対するメモリマツプ式入出力オ
ペレーション中に１通信コントローラの主プロセツサに
よって活動化される負でアクティブな信号である。アダ
プタは、どのアダプタが選択されまたどの機能が実行さ
れるのかを決定するためアダプタ選択信号がアクティブ
な間に、アドレス・バスの下位８ビツトを解読する。

受信オペレーション用インターフェース制御メインＲＡ
Ｍから読み取られるＤＣＷは、ＤＭＡデータ転送中にＲ
ＡＭをアドレスするためアダプタが使用するアドレス情
報を含んでいる。そのデータ・バッファは、アダプタが
ＤＭＡオペレーション中にＲＡＭに直接アドレスできる
ように、ＲＡＭ中でマツピングされている。ＲＡＭは、
システム・アドレスのビット２３がＲＡＭアクセス中に
活動化されないようアドレス・スペースに位置指定され
ている。あるアダプタがＤＭＡ書き込みオペレーション
を実行するとき、そのアダプタは、アクティブなビット
２３書き込みオペレーションを実行する。アクティブな
ビット２３によるオペレーションでは、インターフェー
ス制御論理１５のＤＭＡ要求ラッチがセットされる。こ
れで通信コントローラに対するＤＭＡバス要求が活動化
される。通信コントローラの調停論理回路は、アダプタ
がアクティブなりＭＡババス求をもつ優先順位最高のア
ダプタとなったとき、そのアダプタに対するバス許可信
号を活動化する。バス要求からバス許可までの間は、ア
ダプタは書き込みサイクルに保たれ、そのアドレス・バ
ス、データ・バスおよび制御信号はアクティブに維持さ
れる。

アダプタがバス許可を挙は取ると、インターフェース制
御論理１５はバス許可肯定応答信号を活動化し、続いて
次のことを行う。

アダプタのアドレス・バスはＤＭＡアドレス・バスにゲ
ートされる。ただし、システムＲＡＭへの正しいマツピ
ングを実行するためにビット２３は非活動状態にされる
。

アダ°ブタの制御信号は、ＤＭＡ制御信号にゲー。

トされ、プロセッサのタイミング仕様に合致するように
時間調整される。

これは書き込みオペレーションなので、アダプタのデー
タ・バスはＤＭＡデータ・バスにゲートされる。

通信コントローラの記憶制御論理回路は、システムＲＡ
Ｍへの書き込みオペレーションを実行し、ＲＡＭにデー
タが書き込まれるとき、アダプタに対するデータ転送肯
定応答信号を活動化する。

アダプタがデータ転送肯定応答信号を受は取ると、イン
ターフェース制御論理１５はＤＭＡインターフェースに
対する信号を逐次的に非活動化し、アダプタのプロセッ
サ５は書き込みオペレーションサイクルを完了する。

ブロックの終りを受は取るまでは、通信線からバイトを
受は取る毎に、このシーケンスが繰り返される。

送信オペレーション用インターフェース制御あるアダプ
タがＤＭＡ読み取りオペレーションを実行するとき、そ
のアダプタは、アクティブなビット２３で読み取りオペ
レーションを実行する。

アクティブなビット２３によるオペレーションでは、イ
ンターフェース制御論理１５のＤＭＡ要求ラッチがセッ
トされる。これで通信コントローラに対するＤＭＡバス
要求が活動化される。通信コントローラの調停論理回路
は、そのアダプタがアクティブなりＭＡババス求をもつ
優先順位最高のアダプタとなったとき、そのアダプタに
対するバス許可信号を活動化する。バス要求からバス許
可までの間は、アダプタは読み取りサイクルに保たれ、
そのアドレス・バス、データ・バスおよび制御信号はア
クティブに維持される。アダプタがバス許可を受は取る
と、インターフェース制御論理１５はバス許可肯定応答
信号を活動化し、続いて次のことを行う。

アダプタのアドレス・バスはＤＭＡアドレス・バスにゲ
ートされる。ただし、システムＲＡＭへの正しいマツピ
ングを実行するためにビット２３は非活動状態にされる
。

アダプタの制御信号は、ＤＭＡ制御信号にゲートされ、
プロセッサのタイミング仕様に合致するように時間調整
される。

これは読み取りオペレーションなので、インターフェー
ス制御論理１５は、ＤＭＡインターフェースからデータ
を受は取るように条件付けられる。

通信コントローラの記憶制御論理回路は、システムＲＡ
Ｍに対する読み取りオペレーションを実行し、ＤＭＡイ
ンターフェース上でデータがアクティブのとき、アダプ
タに対するデータ転送肯定応答信号を活動化する。

アダプタがデータ転送肯定応答信号を受は取ると、イン
ターフェース制御論理１５はＤＭＡインターフェースに
対する信号を逐次的に非活動化し、アダプタのプロセッ
サは読み取りオペレーションサイクルを完了する。

ＤＭＡ送信カウントがゼロになるまでは、通信線にバイ
トを送る毎にこのシーケンスが繰り返される。

以上の説明から、プログラム記憶式に調節できるプロト
コル・アダプタおよびポート・インターフェースを含む
多重ボート通信アダプタと無走査式の通信コントローラ
と組み合わせた構成は、いずれもＤＩＡＣ３のユニーク
な構造とアーキテクチャおよび制御論理に大きく依存し
ていることが理解されよう、ＤＩＡＣ３は、比較的多数
のチャネルに対する直接メモリ・アクセスの調停と割り
込みの調停の両方を処理できる点でユニークである。Ｄ
ＭＡモードおよび割り込みモードで多重ポート通信の機
能を実行できるアーキテクチャ構造は、これまでには知
られていない０本実施例は、各チャネル毎に最適のデー
タ転送モードをシステム環境条件の要求に合わせて個別
にプログラミングでき、プロセッサをベースとする通信
システム内部のＵＳＡＲＴ２などの複数の通信チャネル
装置との間でデータを転送するための改良された手段を
提供する。さらに、本実施例は、サービスされる実際の
装置に対する要件を最小限にして、データ転送を実現す
るための、ハードウェア効率の高いアーキテクチャを提
供する。

Ｄ４．ＤＩＡＣ３の ＤＭＡ／割り込み制御装置すなわち本明細書ではＤＩＡ
Ｃ３と呼ぶ制御装置は、多重ボート通信アダプタにおけ
る最重要部分である０通信の分野で問題となるのは、受
信装置と送信装置との間でデータを転送するためのメカ
ニズムである。受信装置がプロセッサのメモリであり、
送信装置が入力バッファである場合、またはそのデータ
転送方向が逆の場合、データ・サービスの一般的な２つ
のデータ転送モードは、キャラクタ割り込みモードと直
接メモリ・アクセスモードである。

割り込みサービスモードでは、通信装置（典型的な場合
ではＵＳＡＲＴ）がデータキャラクタの送信または受信
の準備を完了すると、プロセッサに割り込む。プロセッ
サは、装置から提示される一意的な割り込みベクトルに
よって割り込みをかけた装置を識別した後１通常は最終
的にデータ転送オペレーションを実行せしめる割り込み
サービス・ルーチンに入る０通常は、ＲＡＭのバッファ
域との間でデータを転送することが望ましい。したがっ
て、割り込みをかけている装置が受信装置の場合、主プ
ロセツサは、その受信データをアクセスしてそれを適切
なＲＡＭ位置に書き込む、逆に送信装置の場合は、主プ
ロセツサは適切なＲＡＭ位置をアクセスして、データを
送信装置に転送する。この機構だと、システムの設計は
比較的簡単になるが、転送を行なうのに必要なプロセッ
サ・サイクル数の点からいうと非常に高価である。

データ転送を実現するために広く使用されているもう一
つの機構は、直接メモリ・アクセスモードである。この
モードでは、一般にＤＭＡコントローラと呼ばれる専用
のプロセッサを使用する。

これは、要求されるバスの制御権を受は取り、データを
受信装置または送信装置とシステムのメインＲＡＭとの
間で転送することにより、プロセッサが連続的に関与す
ることなく転送を実行する。

ＤＭＡコントローラは、主プロセツサに割り込む前にデ
ータ・ブロックを転送する。このモードは。

データ・ブロックの転送によって通信チャネルを処理す
る場合には勤率的であるが、システムの全体的な設計が
複雑となり、融通性が低くなる。さらに、市販のＤＭＡ
コントローラで処理できるチャネル数は、普通２本から
４と比較的少なく、本実施例の場合のように多数のチャ
ネルをＤＭＡモードで処理する必要がある場合、その欠
点が目立ってくる。

以上のことから、所与のチャネルに対する最適のデータ
転送モードは、所与の時間にそのチャネルについて企図
される通信の種類に依存することが理解できるであろう
、たとえば、チャネル１が同期データ・リンク制御（Ｓ
ＤＬＣ）プロトコルを使って通常は高いボーレートでデ
ータを送信する場合、ＤＭＡモードが望ましい、逆に、
別のチャネル、たとえばチャネル５が調歩式により比較
的低いボーレートでデータを受信するために専用のもの
となっている場合、そのチャネルをキャラクタ割り込み
モードでサービスするのが有利である。しかしながら、
所与のチャネルに対するデータ耘送用に選ばれる機構は
、システム全体のアーキテクチャのハードウェアで決ま
ってしまう、このため、各種の通信チャネル構成を処理
できるように設計されたシステムは、大きな制限が課さ
れる・６たとえば、ある適用業務で低速の調歩式装置を
処理できるように設計された通信ポートが、高速の５Ｄ
ＬＣ：型装置情報転送を処理するには全く適さないこと
がある。さらに、独自のハードウェアの修正を加えない
限り、所与のチャネルに対するデータ転送機構の動的再
構成が全く不可能なことがある。

ＤＩＩＣ３の良好な実施例で例示されるような直接メモ
リ・アクセス７割り込み制御装置が開発されたのは、こ
の専門的な難しい問題を解決するためであるにのアーキ
テクチャは、下記の一般特性をもつ単−ＮＭＯ８ＶＬＳ
Ｉチップに統合される。

ＤＩＡＣ３は、高性能のデータ転送機構を提供し、一時
に多数の通信チャネルを処理することができる。良好な
実施例では２０本のチャネルが設けであるが、実際には
サービスできるチャネルの数にアーキテクチャ上の制限
はない。このアーキテクチャは、また各チャネルに対す
るデータ転送量を最適にすることができ、選択的に修正
できる。

さらに転送モードをいつまでも動的に再構成できる。そ
の上、インターフェースが簡単なため、このＤＩＡＣの
アーキテクチャは、良好な実施例で述べられているよう
な現在考えているもの以外のプロセッサをベースとする
様々なシステムにも使用できる。このアーキテクチャは
、ハードウェアおよび相互接続を極力少なくして多数の
通信チャネルをサービスすることができる。当業者なら
理解できるように、これによりコストの大幅な節約がで
きる。第１図には、プログラム記憶式に調節できる多重
ポート通信アダプタ内部に常駐するＤＩＡＣ：３も示し
である。ＤＩＡＣ３へのインターフェースは、下記のも
のからなる。

各通信チャネルからの個々の要求入力が、ＤＩＡＣ３に
接続される。図に示したケースでは、通信装置は、ＵＳ
ＡＲＴと呼ばれる汎用非同期／同期送受信装置である。

ベンダ供給の上記のタイプの標準ＵＳＡＲＴを使用する
場合、各ＵＳＡＲＴは、２本の受信チャ′ネルと２本の
送信チャネルをサービスする。あるチャネルがデータキ
ャ゛ラクタの受信または送信を希望するとき、要求がＵ
ＳＡＲＴによって活動化される。もう一種のインターフ
ェースは、ＤＭＡオペレーション中にシステム・バスの
制御権を取得するのに使われるバス・アクセス制御であ
る。これらの制御線は、ＤＭＡバス要求信号、ＤＭＡバ
ス許可信号、およびＤＭＡバス許可肯定応答信号からな
る１図に示したシステムでは、これらの信号は第１図の
プロセッサ５と直接通信する。付加的なインターフェー
ス信号は。

プロセッサ５にステータスを通信するための割り込み制
御と、データ転送オペレーション用のアドレス・データ
・バスおよび制御バスである。これらのインターフェー
スは極めて簡単なので、専用の制御論理回路に関して最
小の要件で、各種のプロセッサとＵＳＡＲＴに容易に収
容できる。

第１図に示した設計では、システムで使う５個のＵＳＡ
ＲＴ２は、それぞれ受信装置２個と送信装置２個および
各チャネル用の個別の要求線を備えている。第１図に示
すように、要求線はＤＩＡＣ３に配線され、要求Ｏない
し要求１９と記されている。この設計の規約によれば、
奇数番号の要求線は受信装置チャネルからくるものであ
り、偶数番号の要求線は送信装置チャネルからくる。Ｄ
ＩＡＣ３により、ＤＭＡモードまたはキャラクタ割り込
みモードによるＵＳＡＲＴ２のチャネルとシステムの記
憶装置（ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭまたはプロ
セッサ５）との間のデータ転送が容易になる。ＤＩＡＣ
３は、２０本のチャネルのうちのどれに対してもいずれ
のデータ転送モードでもサービスできるように制御でき
る。主なオペレーションは、所与のチャネルがデータ転
送サービスを要求するとき、要求を提示することである
。次にＤＩＡＣ３はそのチャネルについて指定されたデ
ータ転送モードにもとづいてその要求をサービスする。

Ｄ４．１．旦」」！ｑ旦ｍ航 第６図（すなわち第６八図ないし第６Ｄ図）は。

ＤＩＡＣ３の良好な実施例のブロック図を示したもので
ある。ＤＩＡＣ３は、独立した異なる２つの機能をもつ
ものと考えることができる。第゛１の機能は、ＤＭＡ転
送モードでデータ転送を実行することである。もう一つ
の機能は、キャラクタ割り込みモード用である。第６図
に示すように、ブロック３０〜３５は、専用のＤＭＡプ
ロセッサを構成する。ブロック３６と３７は、専用の割
り込みプロセッサを構成する。ＤＩＡＣ３は、メモリマ
ツプ式入出力デコーダ３８とデータ・バスとこれら２台
の基本プロセッサとの間で共用されるシステム・インタ
ーフェース論理３９を備えている。

入ってくる要求は、ＤＭＡ要求アービタ３０および割り
込み要求アービタ３６によってただちに受は取ることが
できる。どちらのアービタもプログラム可能なレジスタ
を含んでいる。第７図（すなわち第７Ａ図および第７Ｂ
図）のＤＭＡ付勢−レジスタ５０および第１２図のキャ
ラクタ割り込み付勢レジスタ６９によりどのチャネルに
どのデータ転送モードでサービスするかを示す、あるチ
ャネルがある要求線を活動化し、ＤＩＡＣ３がそのチャ
ネルにＤＭＡモードでサービスするようにプログラミン
グされている場合、第６図のブロック３０〜３５のＤＭ
Ａプロセッサがその転送を実行する。そのチャネルがそ
の要求線を活動化し、それがＤＩＡＣＳ中でキャラクタ
割り込みモードをサービスするようにプログラミングさ
れている場合、第６図のブロックおよび３７の割り込み
プロセッサがその転送をサービスする。

どのチャネルにどの転送モードでサービスするかの選択
は、プログラマによりなされ、第１図のＥＥＰＲＯＭ７
に記憶される。

ＤＩＡＣ３の制御レジスタのプログラミングは、初期設
定時に第１図のプロセッサ５によって行われる。プロセ
ッサ５はＥＰＲＯＭ８から構成データを取り出し、プロ
セッサ５の入出カマツブでそれらのレジスタに割り当て
られている適切なメモリマツプ式入出力アドレスを使っ
て１割り込み付勢レジスタ６９にそれを書き込む。割り
込み付勢レジスタ６９の各ビットは、単一通信チャネル
Ｏ〜１９にマツピングされている。ＤＭＡ付勢レジスタ
中のあるビットがセットされると、ＤＭＡモードでサー
ビスされる対応するチャネルが付勢される。同様にキャ
ラクタ割り込み付勢レジスタ中のあるビットがセットさ
れると、割り込みモードでサービスされる対応するチャ
ネルが付勢される。

たとえば、ＤＭＡ付勢レジスタ５０でビット１゜５．７
でセットされた場合、チャネル１．５，７がＤＭＡモー
ドでサービスされる。同様に割り込み付勢レジスタ６９
でビット０．９．１５がセットされた場合、それらのチ
ャネルが割り込みモードでサービスされる。所与のチャ
ネルで対応するビットがどちらもセットされていない場
合、そのチャネルは全くサービスされない。これは、様
々な用途を提供するが、その土なものは故障分離ルーチ
ン用である。

キャラクタ割り込みデータ転送モードの例キャラクタ割
り込みデータ転送モードは、割り込みデータ転送要求が
同時にあった場合にこれらを調停すること、プロセッサ
５に単−割り込みを提示すること、および所与のチャネ
ル上で転送するためサービス・ルーチン用のＲＡＭの適
切な位置にプロセッサ５を向ける目的で、優先順位最高
の要求を出しているチャネルに対して一意的なベクトル
値を与えることの３つのオペレーションを有する。これ
らのオペレーションは、第６図および第１２図に示した
良好な実施例では、次のようにして実現される。

要求は、各クロック期間に第１２図のキャラクタ割り込
み要求レジスタ６８で抽出される。アクティブな要求を
もち、対応するビットがキャラクタ割り込み付勢レジス
タ６９中でセットされているチャネルが、待機中のキャ
ラクタ割り込み要求をもつものと解釈される。これらの
要求は、キャラクタ割り込みマスター付勢レジスタ７０
がセットされている場合にキャラクタ割り込み要求ゲー
ト７１を通過することができる。レジスタ７０のキャラ
クタ割り込みマスター付勢ビットがリセットされた場合
は、どの要求もゲート７１を通過できない。

たとえば、２本のチャネル５と１４がキャラクタ割り込
みモードでサービスされるように構成されているものと
仮定する。すなわち１割り込み付勢レジスタ６９のビッ
ト５とビット１４がセットされており、第７図のＤＭＡ
付勢レジスタ５０のビット５とビット１４がリセットさ
れている。さらに、前述のように奇数チャネルが受信チ
ャネルであると仮定する。したがって、チャネル５はＵ
ＳＡＲＴ２からの受信チャネルであり、チャネル１４は
ＵＳＡＲＴ４からの送信チャネルである。

さらに、両方のチャネルが同時にその要求を活動化し、
レジスタ７０のキャラクタ割り込みマスク付勢ビットが
セットされているものと仮定する。

したがって、要求は、要求提示の次のクロック期間にキ
ャラクタ割り込み要求レジスタ６８中にラッチされる。

２本のチャネルとも割り込みサービス用に付勢されるも
のであるから、割り込みラッチ７３は、第１２図に示す
ようにＯＲゲート７２の出力によってセットされる。こ
れによって割り込みをプロセッサ５に渡す割り込み制御
論理（第１図）へのキャラクタ割り込み線で活動化され
る。

第１２図のキャラクタ割り込み要求レジスタ６８に記憶
されている要求は、優先順位エンコーダ７４に通じる要
求ゲートを通過する。優先順位エンコーダ７４は、２０
本の入力線をすべて受は取り、アクティブな要求をもつ
優先順位最高のチャネルを表す一意的な５ビツト・コー
ドを生成する。このコードは、要求番号の２進表現であ
る。

たとえば、要求Ｏに接続されているチャネルは、コード
ｏｏｏｏｏをもち、チャネル１に接続されている要求は
００００１となる。これをチャネルの識別番号と呼ぶ、
優先順位のコード化は、ＤＩＡＣ３への要求線の物理的
接続にもとづいている。

大きな番号が割り当てられている要求はど、その優先順
位は高くなる。この例では、生成されるコードは２進数
１４で、チャネル１４が待機中の優先順位が最高の要求
であることを表す。プロセッサ５が提示されたキャラク
タ割り込みに対する割り込み肯定応答サイクルを実行す
るとき、第１図の割り込み制御論理４が第６図の割り込
みプロセッサおよび第６図のシステム・インターフェー
ス論理３９に対するキャラクタ割り込み肯定応答信号を
活動化する。キャラクタＩＡＣＫ信号も第１２図のキャ
ラクタ割り込み要求レジスタ６８に印加される。

この信号からいくつかの効果が生じる。この信号は、第
１２図の優先順位エンコーダ７４の５つの識別番号ビッ
トを、データ・バスの下位５ビツト上にゲートさせる６
また１割り込みベクトル値レジスタ７５に記憶されてい
る３つのビットを、システム・データ・バスの下位部の
上位３ビツト（ビット５．６．７）にゲートさせる。こ
れは、チャネル１４に対する割り込みベクトル値を表す
。

さらに、キャラクタ割り込み肯定応答信号が活動化する
と１割り込み要求レジスタ６８が凍結される。すなわち
、現在の状態でロックされる。

割り込み肯定応答サイクルは完了するまで、要求は要求
ゲート７１中にはロードされない。このため、ベクトル
値はプロセッサ５による読み取り中にデータ・バス上で
変化することが防止される。

たとえば、チャネル１５がこのサイクル中にその要求線
を活動化する場合、チャネル１５の方がチャネル１４よ
りも優先順位が高いので、データ・バス上にゲートされ
た５つの識別番号ビットが変化することになる。このよ
うにベクトル値がそのバス上で安定なとき、第６図のシ
ステム・インク−フェース論理３９は、データ転送肯定
応答信号を活動化して、プロセッサ５に通知する。プロ
セッサ５はベクトル値を読み取り１次にこのサービスモ
ードでチャネル１４にサービスするＲＡＭのサービス・
ルーチンに分岐する。

サービス・ルーチン内部で、プロセッサ５は要求された
データ転送を実行する。チャネル１４は　　　゛送信チ
ャネルなので、データを送る必要があり。

送るべきデータをその通信線上で受は取らなければなら
ない。そのため、プロセッサ５は、チャネル１４の送信
データが入っているＲＡＭ６またはＥＰＲＯＭ８からデ
ータ・バイトを取り出し、それをチャネル１４に関する
ＵＳＡＲＴ４の送信バッファに書き込む。データが一度
送信バツファに書き込まれると、チャネル１４はその割
り込み要求を取り下げる。要求はＩＡＣサイクル以外の
各クロック期間で抽出されるから、それが第１２図のキ
ャラクタ割り込み要求レジスタ６８の対応するビットを
リセットする。

しかし、チャネル５はまだサービスされていないので、
その要求はアクティブなままであり、ＯＲゲート７２と
割り込みラッチ７３によって割り込み線をアクティブに
保って、第１図の割り込み制御論理４に絶えず提示でき
るようにする。プロセッサ５でまた待機中の割り込みが
あるため、プロセッサ５は最終的に別のＩＡＣサイクル
を実行する。ＩＡＣサイクル以前に優先順位のより高い
割り込みが活動化されていなかったと仮定すると、この
例で生成される次のベクトル値は、チャネル５に対する
ものである。チャネル５は受信チャネルなので、その要
求により、その通信線からデータ・バイトを受は取って
いることが示される。次にプロセッサ５はメモリマツプ
式入出力オペレーションを実行して、チャネル５を処理
するＵＳＡＲＴ２の受信バッファを読み取り、ＲＡＭｅ
中のそのチャネルのバッファ域にそれを書き込む０次に
チャネル５はその受信バッファが読み取られるとその要
求を取り下げる。この例では別のアクティブな要求がな
いため、プロセッサ５で待機中の割り込みが非活動化さ
れる６割り込みモードで構成されているすべてのチャネ
ルが、このやり方で処理される。

ＤＭＡ転送モードの概要 ＤＭＡ転送モードでは、受信状態、送信状態のいずれも
存在できる。受信オペレーションでは、ＵＳＡＲＴ２の
受信チャネルが、ＤＩＡＣ：３中でＤＭＡモードでサー
ビスされるように構成される。

このようなチャネルからの要求は、通信線からのデータ
・バイトが蓄積されており、ＤＭＡモードでサービスを
受けなければならないことをＤＩＡＣ３に示す、ＤＭＡ
プロセッサは、適切なＵＳＡＲＴチャネル受信バッファ
の内容をＲＡＭ６の指定された位置に転送して、その要
求をサービスする。送信オペレーションでは、ＤＭＡモ
ードでサービスされるように構成されているＵＳＡＲＴ
送信チャネルは、その要求線を活動化することによって
、そのバッファが空であることを示す。次にＤＭＡプロ
セッサはデータをＲＡＭ６の指定された位置から適切な
ＵＳＡＲＴチャネル２の送信バッファに転送する６ 通常は、所与のチャネルについてデータ・ブロック全体
を転送するのが最も好ましいので、指定された数の転送
中はプロセッサ５の介入なく、上記のオペレーションを
進行することができる。しかし、転送が行われる前に、
ＤＭＡプロセッサは、どのチャネルがサービスされてい
るかということと、そのデータに対するＲＡＭｅ中の起
点アドレスまたは宛先アドレスと、転送されるデータの
バイト数とを知らなければならない。チャネルの識別番
号は、要求線とＵＳＡＲＴチャネルの間の一対一のマツ
ピングから導かれる。

起点アドレス、宛先アドレスおよびバイト・カウント情
報は、第６図のＤＩＡＣ３の内部ＲＡＭ３１に記憶され
ている。内部ＲＡＭ３１は、本ＤＩＡＣのアーキテクチ
ャおよび物理構造のユニークな一面を表わすもので、そ
れ自体物理的な制御ブロックに再分割されている。各チ
ャネルは、そのデータ転送モードの如何にかかわらず、
内部ＲＡＭ３１中に専用の制御ブロックをもつ。ＤＩＡ
Ｃ３は２０本のチャネルをサポートするので、その内部
ＲＡＭ３１内には２０個の制御ブロックがある。各制御
ブロックは、起点アドレス／宛先アドレス・フィールド
とバイト・カウント・フィールドの２つの情報フィール
ドを含んでいる。

第９図は、内部ＲＡＭ３１内の制御ブロックの編成およ
びその各種通信チャネルとの対応関係を示したものであ
る。ＤＭＡモードでサービスされる各チャネルに対して
は、対応する制御ブロックが初期設定されていなければ
ならない。チャネルが受信装置として指定されている場
合、そのアドレス・フィールドは、ＲＡＭ６中の入りデ
ータが記憶される開始アドレスを含んでいなければなら
ない。カウント・フィールドは、プロセッサ５に通知す
る前に、ＲＡＭ６に転送されるバイトの数を含んでいな
ければならない。チャネルが送信装置の場合、アドレス
・フィールドは、データが読み取られて送信装置に渡さ
れる開始アドレスをＲＡＭ６に含んでいなければならな
い。カウント・フィールドは、どれだけのデータが送信
されるブロック中にあるかを示す。いずれのフィールド
も４バイトを含むが、ＤＭＡアドレス用には３バイトし
か使われず、バイト・カウント用には２バイトが使われ
る。余分のスペースは使用されないが、その編成はイン
プレメンテ−ジョン技術によって指定される。

これらの初期情報フィールドのソースは、カストマがプ
ログラミングするＥＰＲＯＭ８の中にあり、そこからプ
ロセッサ５中で動作する制御プログラムによって取り出
されて保持される。プロセッサ５は記憶装置から情報を
取り出し、内部ＲＡＭ３１をアクセスするための適切な
メモリマツプ式入出力アドレスを使ってＤＩＡＣ３の内
部ＲＡＭ３１にそれを書き込む。ＤＩＡＣ３におけるメ
モリマツプ式入出力デコーダ３８はプロセッサ５による
内部ＲＡＭ３１の書き込み又は読み取りのための制御信
号を供給する。

プロセッサ５が、必要な内部ＲＡＭ３１の制御ブロック
を一度初期設定すると、ＤＭＡ転送のための対応するチ
ャネルを付勢することができる。

プロセッサ５は、ＥＰＲＯＭ８またはＲＡＭ６からデー
タを取得して、適切なメモリマツプ式入出力アドレスを
使って第７図のＤＭＡ付勢レジスタ５０にそれを書き込
む。次にプロセッサ５はＤＭＡマスター付勢レジスタ５
をセットすることができ、ＤＩＡＣ３はそのチャネルに
関してＤＭＡ転送を行うために付勢される。

ＤＭＡデータ転送モードは、４つのオペレーションから
なる。第１に、ＤＭＡ転送に対して同時に要求が発生し
た場合、これらを調停しなければならない。第２に、チ
ャネルの制御ブロックのアクセスおよび更新がある。第
３に、システム・バスに対する制御要求があり、最後に
ＤＭＡサイクルの実行がある。第６図のＤＭＡ要求アー
ビタ３０がＵＳＡＲＴチャネルからの要求を受は取り、
どのチャネルをＤＭＡモードでサービスするかを決定し
、要求が複数ある場合にはそれらの優先順位を決め、ど
のチャネルを最初にサービスするかを内部サイクル制御
装置３３とＤＭＡサイクル制御装置３４に指示する。

内部サイクル制御装置３３　（ＩＣＡＣ）は、第８図に
示しであるが、状態制御論理５３．ウィンドウ・タイマ
５４、内部ＲＡＭ用のデータ・バッファ５５および増減
論理５６からなる。内部サイクル制御装置３３は、要求
の抽出と調停を順序づけること、チャネルの内部ＲＡＭ
３１の制御ブロックの取り出しおよび更新を行うこと、
システム・バスに対するアクセスを要求することならび
にＤＭＡサイクルがいつ開始されるかをＤＭＡサイクル
制御装置３４に指示することを担当する６ＤＭＡサイク
ル制御装置３４　（ＤＣＣ）は、第１０図に示しである
が、状態制御論理５７、ＤＭＡアドレス・レジスタ５８
、バス・マスター・レジスタ５９．バス・マスター・デ
コーダ６０およびＵＳＡＲＴインターフェース・デコー
ダ６１からなる。ＤＭＡサイクル制御装置３４は、ＤＭ
Ａサイクルの実際の実行を担当する。

ＤＭＡデータ転送方式の一般的データ流れと制御流れの
説明 第６図のＤＭＡ要求アービタ３０は、ＵＳＡＲＴチャネ
ルからの要求を受は取って、ＤＭＡモードでサービスさ
れる優先順位最高の要求を出しているチャネルを識別す
る一意的なコードを生成し、このＤＭＡチャネル要求識
別コードを内部サイクル制御装置３３に渡す。次にＤＭ
Ａ要求アービタ３０、内部サイクル制御装置３３、およ
びＤＭＡサイクル制御装置３４が関与する一連の並行オ
ペレーションについて説明する。まず、内部サイクル制
御装置３３がＤＭＡ要求アービタ３０の生成した識別コ
ードを使ってＤＩＡＣａ内の内部ＲＡＭ３１のそのチャ
ネルの制御ブロックをアクセスし、そこから起点アドレ
スまたは宛先アドレスを取り出す。内部サイクル制御装
置３３は、最終的にこのアドレスを適当な時間にＤＭＡ
サイクル制御装置３４に渡して、アドレスを１だけ減分
しそれを元の位置に戻して記憶する。内部サイクル制御
装置３３は１次にＤＭＡバス要求信号を活動化して、シ
ステム・バスへのアクセスを要求する。

それと並行して、ＤＭＡ要求アービタ３０は。

要求を出しているチャネルが依然としてサービスを要求
しており、それがノイズ・スパイクではないことを確認
する。プロセッサ５は、ＤＭＡバス許可信号を活動化し
て、最終的にシステム・バスへのアクセスを許可する。

要求が有効であると確認された場合、ＤＭＡサイクル制
御装置３４はそのアドレスと識別コードをそのレジスタ
にラッチして、ＤＭＡサイクルを開始する。その間に内
部サイクル制御装置３３は、内部ＲＡＭ３１の対応する
制御ブロックからそのチャネルのバイト・カウントをア
クセスし、それを１だけ増分して、再び制御ブロックに
戻して記憶する。バイト・カウントがＯまで減分された
ことが検出された場合、ＤＭＡ割り込み制御論理３５は
、第１図の割り込み制御論理４に割り込みを提示し、そ
の割り込みがプロセッサ５で処理されるまで、そのチャ
ネルに対する以後のサービスの使用を禁止する。

ＤＭＡ要求アービタ３０は複数のＤＭＡ要求を抽出した
場合は、別の識別コードを生成して、それを内部サイク
ル制御装置３３に渡す。ＤＭＡサイクルの実行中、内部
サイクル制御装置３３とＤＭＡ要求アービタ３０は再度
上記のように動作する。内部サイクル制御装置３３およ
びＤＭＡ要求アービタ３０は、次のＤＭＡサイクルの準
備のため、新しい起点アドレスと宛先アドレスを取り出
して、サービスすべき要求が有効なことを確認する。

すなわち、ＤＭＡ要求アービタ３０、内部サイクル制御
装置（以下工ＣＣという）３３およびＤＭＡサイクル制
御装置（以下ＤＣＣという）３４の間では、準備ステッ
プと実行ステップがパイプライン化されており、ＤＣＣ
３４が現サイクルを終了すると直ちに遅延なく次のサイ
クルに進行することができる。したがって必要な情報を
ＲＡＭにアクセスする際に待ち時間なしに、そのときア
クティブな要求をもつすべてのチャネルをサービスする
ことができる。

従来のＤＭＡアクセス制御装置は、上述のＲＡＭをベー
スとする情報を有するものではなく、チップ・スペース
を大量に要しかつ組み立てが高価なレジスタをベースと
するテーブルしか使っていなかったという点を考えれば
１本実施例のユニークな面が理解されよう。

所与のチャネルのバイト・カウントが０まで減分された
場合、ＩＣＣ３３はＤＭＡ割り込み制御論理３５にその
ことを通知する。ＤＭＡ割り込み制御論理３５は、プロ
セッサ５に割り込みを提示し、チャネルの割り込みビッ
トが明示的にリセットされるまではそのチャネルに対す
る以後のサービスを禁止する。プロセッサ５がその割り
込みに肯定応答すると、ＤＭＡ割り込み制御論理３５は
。

バイト・カウントがＯまで減分された優先順位最高のチ
ャネルに対して一意的なベクトル値を与える。これによ
ってプロセッサ５は、ＲＡＭｅ中の必要な処理を実行で
きる適切なサービス・ルーチンに向けられる。たとえば
、このチャネルに対する受信データ・ブロックにプロト
コル変換をインプレメントしなければならないと、プロ
グラマが希望することがある。複数のチャネルのバイト
・カウントがＯまで減分されている場合、ＤＭＡ割り込
み制御論理３５はその割り込みをアクティブに保ち、個
々の割り込みビットがすべてリセットされるまで、ベク
トル値を提示し続ける。

ＤＭＡデータ転送の特定の例 たとえば任意的にチャネル６およびチャネル１７を選ん
で２本のチャネルを介したＤＭＡ転送の次の例を考えて
みる。偶数番号のチャネルは、この設計では規約により
送信チャネルと指定され、奇数番号のチャネルは受信チ
ャネルであることを思い出すと、チャネル６はＵＳＡＲ
Ｔ２からサービスされる送信チャネルであり、チャネル
１７はＵＳＡＲＴ５からサービスを受ける受信チャネル
である。

ＤＩＡＣ３は、ＤＭＡオペレーションの開始前に適切に
初期設定しなければならない。プロセッサ５は、チャネ
ル６に対する送信情報の位置の起点アドレスを取り出し
て、チャネル６に対して指定されている内部ＲＡＭ３１
のメモリマツプ式入出力アドレスにそれを書き込むにの
情報は、その起点アドレスまたは宛先アドレス・フィー
ルドに書き込まれる。第６図のＤＩＡＣ３のメモリマツ
プ大入出力デーコダ３８は、そのメモリマツプ式入出力
アドレスがＤＩＡＣ３のｌＲＡＭ３１を表していると判
断する。メモリマツプ式入出力デコーダは、内部ＲＡＭ
データ選択装置３２へのアドレス付勢信号、データ付勢
信号、および読取り／Ｓ込み付勢信号を活動化する。こ
れによって。

システム・データと、システム・アドレス・ビット２〜
５と、書込みモードにある読取り／書込み線を内部ＲＡ
Ｍ３１に渡すことができる。データが内部ＲＡＭ３１の
入力で安定かつ有効なとき、メモリマツプ式入出力デコ
ーダ３８はメモリマツプ式入出力選択信号を活動化する
。これによって１つの選択信号が内部ＲＡＭ３１に渡さ
れ、データが指定の位置に書き込まれる。

次にメモリマツプ式入出力デコーダ３８は転送が起こっ
たことを示すデータ転送肯定応答信号を活動化する。プ
ロセッサ５はこの信号を受は取ってサイクルを終了させ
る０次にプロセッサ５はチャネル６に関するバイト・カ
ウントを取り出して、チャネル６に関連する内部ＲＡＭ
３１の制御ブロックのバイト・カウント・フィールドに
それを書き込む。

チャネル１７についても同様のオペレーションが行われ
る。ただし、これは受信装置なので、アドレス・フィー
ルドはそのデータの宛先に対するポインタとなっている
。この宛先は、ＲＡＭ６にある。

チャネル６の起点アドレスは１０進数の２０００であり
、そのバイト・カウントは２０であると仮定する。チャ
ネル１７の宛先アドレスは、１０進数の１０００であり
、バイト・カウントは１であると仮定する。

次に、プロセッサ５は、ＤＭＡ転送のため第７図のＤＭ
Ａ付勢レジスタ５０のビット６とビット１７をセットし
て、チャネル６と１７を選択的に付勢する。これは、メ
モリマツプ式入出力オペレーションによって遂行される
。そのアドレスはＤＩＡＣ３のＤＭＡ付勢レジスタ５０
専用である。

オペレーションの制御は、ＤＩＡＣ３のメモリマツプ式
入出力デコーダ３８による。次にプロセッサ５は第７図
のＤＭＡマスター付勢レジスタ５１セツトして、ＤＩＡ
Ｃ：３をＤＭＡ転送実行のために付勢する。

しかし、チャネルが実際にＤＭＡオペレーションのため
に付勢される前に、ＤＭＡプロセッサは。

第６図のＩＣＣ３３の制御下で要求抽出モードに入って
いる。ＩＣＣ：３３は、チャネルの要求状態が第７図の
データ・セレクタ４２を直接通過して、ＤＭＡ要求レジ
スタ４３によってラッチされるようにする。これは、Ｉ
ＣＣ，３３にＤＭＡ要求抽出信号を活動化させることに
よって行われる０次にＤＭＡ要求抽出信号がアクティブ
な間中、ＤＭＡ要求レジスタ４３に各クロック期間ごと
に要求線の状態がロードされる。ＤＭＡ要求レジスタ４
３の出力は、ＤＭＡ要求ゲート４４に渡される。ＤＭＡ
要求ゲート４４は、第７図のＤＭＡ付勢レジスタ５０中
の対応するビットがセットされかつ第１１図のＤＭＡ割
り込みレジスタ６２中の対応するビットがセットされて
いない場合に、そのチャネルの要求が通過できるように
する。ＤＭＡマスター付勢レジスタ５１がセットされて
いない場合は、どんな要求も通過できない。

ＤＭＡ要求ゲート４４の出力部にアクティブな信号があ
れば、それは待機中のＤＭＡ要求であると解釈される。

待機中のＤＭＡ要求は、優先順位に応じて個別に選択さ
れ、比較装置４９．２０人力のＯＲゲート４８および２
０−５線のエンコーダ４５からなる３つの機能ブロック
に渡される。

比較装置４９は、後で説明する特別な確認オペレーショ
ン中に使用される。ＯＲゲート４８は、アクティブなり
ＭＡ要求が１個存在するかそれとも複数個存在するかを
ＤＭＡ要求存在信号によってＩＣＣ３３に通知するのに
使用する。エンコーダ４５は、エンコーダ前述の優先順
位７４と同じように動作する。すなわち最高の優先順位
が最高の物理的位置をもつ要求装置に応じたコード化を
行う６５ビツトの識別コードが前述の物理位置コードで
ある。

ＩＯＣ：３３は、ＤＭＡ要求存在信号を使って、ＤＭＡ
転送を要求しているチャネルが１つなのかそれとも複数
なのかを判断する。しかし、後で考察するように複数の
ＤＭＡ要求の方が単−ＤＭＡ要求よりも効率的にサービ
スできるので、この信号は各クロック期間毎には抽出し
ない。すなわち複数のＤＭＡ要求が存在する確率を高め
るため、ＩＣＣ３３は信号を各クロック期ｔｍ毎には抽
出せず、所定の時間ウィンドウの間待つ。第８に示すウ
ィンドウ・タイマ５４は、この目的で使われる。

このタイマは、その間に要求が抽出されるが、タイマ・
ウィンドウが満了するまで何の措置もとられないような
時間セグメントを生成する。したがって要求抽出モード
では＋　　ＩＣＣ３３の状態制御論理５３がウィンドウ
・タイマ５４をスタートさせ、ＤＭＡ要求抽出信号をア
クティブに保つ。ＤＭＡウィンドウ・タイマ５４の制御
時間が満了すると、ＩＣＣ３３はＤＭＡ要求抽出信号を
非活動化し、ＤＭＡ要求レジスタ４３の現状態が一時的
に凍結される。次にＩＣＣ３３はＯＲゲート４８で生成
されたＤＭＡ要求存在信号の状態を監視する。この信号
がアクティブでない場合は、ＩＣＣ３３は要求抽出モー
ドに戻ってウィンドウ・タイマ５４を再び付勢して、Ｄ
ＭＡ要求レジスタ４３を連続的にロードする。一方、Ｄ
ＭＡ要求存在信号がアクティブな場合は、ＩＣＣ：３３
はＤＭＡサイクルの準備をする。始めの例では、どのチ
ャネルもまだＤＭＡに対して付勢されていないので、Ｄ
ＭＡ要求存在信号はアクティブでないままであり、要求
線の状態の如何にかかわらず、ＤＭＡ転送を禁止する。

しかしながら、メモリマツプ式入出力の初期設定のため
の上記の準備作業が一度行われると、ＤＭＡ要求は付勢
され、サービスを受けることができる。

チャネル６と１７がどちらも活動化された要求をもち、
それらがＤＭＡ要求レジスタ４３中でラッチされている
という仮定に戻ると、ここでオペレーションが再開する
。ＤＭＡ要求をレジスタ４３にラッチしてからまもなく
、ウィンドウ・タイマ５４の所定の期間が満了し、ＤＭ
Ａ要求レジスタ４３の状態が凍結される６チヤネル６と
１７のどちらも、ＤＭＡ転送に関して付勢されるので、
それらの要求はＤＭＡ要求ゲート４４を通過する。

ここでチャネル１７の物理的優先順位が最高なので、チ
ャネル１７を表す単一５ビツト・コードが生成される。

これは２０−５線式のエンコーダ４５によって生成され
、それに応じてＤＭＡ要求信号がＯＲゲート４８で活動
化される。この信号が活動化されると、ＩＣＣ３３はＤ
ＭＡ処理モードになる。このモードでは異なるいくつか
のオペレーションが並行して進行するにれらのオペレー
ションには、チャネルに関する内部ＲＡＭの制御ブロッ
クをアクセスすること、チャネルの要求を確認すること
、およびプロセッサ５からシステム・バスの制御権を要
求することが含まれる。

ＩＣ：Ｃ３３は、チャネル１７の識別コードを５ヒヅト
の識別コード・レジスタ４６に記憶させるためのＤＭＡ
要求識別ラッチ信号を生成する。このレジスタ４６の出
力は、チャネル１７の制御ブロック域を識別するための
内部ＲＡＭ３１へのポインタとして使用される。５ビツ
トのアドレス情報が内部ＲＡＭデータ選択装置３２を通
って内部ＲＡＭ３１のアドレス入力デコーダ（図示せず
）に送られる。ＩＣＣ３３が、最下位ビットすなわち６
番目のビットであるアドレス・ビットＯを生成する。Ｉ
Ｃ：Ｃ３３は、内部ＲＡＭ３１に通じる読み取り／書き
込み線および選択線をも活動化する。最下位アドレス・
ビットは、起点アドレス／宛先アドレス・フィールドを
指すようにリセットされる。規約により、アドレス・フ
ィールドは第９図に示すように偶数境界上にあるように
指定されており、読み取り／書き込み線は読み取りモー
ドになり１選択線が活動化される。その結果、内部ＲＡ
Ｍ３１からチャネル１７のチャネル・アドレスが取り出
される。チャネル１７の宛先アドレスは内部データ・バ
ス上で安定化すると内部ＲＡＭ３１のデータ・バッファ
５５にラッチされる。

それと同時に、ＩＣＣ３３は、ＤＭＡ要求アービタ３０
に図で゛′確認”と記されている確認オペレーションを
実行せしめ、チャネル１７が依然として実際に待機中の
要求をもっているかどうかを二重にチェックする。この
オペレーションは１次のようにして実行される。ＩＣＣ
３３がＤＭＡ要求確認信号を活動化すると、第７図の確
認ゲート４０の出力が６０−２０線式のデータセレクタ
４２を通過して、ＤＭＡ要求レジスタ４３に記憶される
。確認ゲート４０は、チャネルからの要求とＤＭＡ要求
レジスタ４３に記憶されている状態と比較する。確認ゲ
ート４０は、ＤＭＡ要求レジスタ４３中のアクティブな
ビットだけをチェックする。確認オペレーション中にア
クティブでないレジスタ４３中のビットは、アクティブ
でないままとなる。チャネル要求がアクティブで、ＤＭ
Ａ要求レジスタ４３に記憶されている対応するビットが
既にフクテイブ状態である場合、その要求は有効である
と確認され、そのビットのアクティブ状態がＤＭＡ要求
レジスタ４０に再記憶される。その結果、そのビット位
置に変化はない。しかし、確認時にチャネル要求がアク
ティブでないが、要求レジスタ４３中の対応するビット
がセットされている場合、その要求は無効とみなされ、
そのビットはＤＭＡ要求レジスタ４３中でリセットされ
る。

ＤＭＡ要求レジスタ４３において確認された出力は、Ｄ
ＭＡ要求ゲート４４を通過してＯＲゲート４８の入力部
および比較装置４９に送られる。

確認オペレーションの結果アクティブな要求が存在しな
い場合、ＤＭＡ要求存在信号が非活動化される。ＩＣＣ
３３はこの信号を絶えず監視しているが、このとき前Ｄ
ＭＡ処理ステップを打ち切って要求抽出モードに戻る。

比較装置４９は、現在サービスを受けているチャネルの
確認状態をＩＯＣ，３３に知らせるのに使われる。これ
は、次のようにして動作する。サービスを受けているチ
ャネルの識別コードが、既に５ビツトの識別コード・レ
ジスタ４６に記憶されている。レジスタ４６の出力は５
−２０線式のデコーダ４７に渡される。

デコーダ４７は識別コードにもとづいてその２０本の線
のうち１本を活動化する。各線は、前述のように２０本
のチャネルのうちの１本に対応している。アクティブな
デコード線に対応するＤＭＡ要求が依然としてアクティ
ブな場合、それはサービス中のチャネルの要求が有効で
あることを示す。

その結果、比較装置４９がＤＭＡ要求有効信号を活動化
する。上記のように確認オペレーションの結果リセット
された他の要求があるかもしれないが、必要なのは、待
機中のＤＭＡサイクルを遅らせて、サービスを受けるよ
うに指示されたチャネルが現在無効な要求をもっている
ときに再調停することだけである６チヤネル１７の要求
が確認オペレーション中ずつとアクティブであると仮定
すると、ＤＭＡ要求有効信号が活動化される。

この同じ時間間隔中に、ＩＣＣ３３は、ＤＭＡバス要求
信号を活動化してプロセッサ５に渡すことによって、シ
ステム・バスの制御権を要求している。しかしこのバス
・マスター権の要求は、そのチャネルの起点アドレス／
宛先アドレス・フィールドがアクセスされるまで行われ
ない。このため、ＤＩＡＣ３がシステム・バスの制御権
を得たとき、内部ＲＡＭ３１のアクセス時間は遅延しな
い、ＩＣＣ３３は、システム・バスの制御権を得るため
待機している間、ＤＭＡ要求存在線およびＤＭＡ要求有
効線を監視する。確認オペレーションの結果ＤＭＡ要求
存在信号が非活動化されて、ＤＭＡマスター付勢レジス
タ５１の減勢やＤＭＡ付勢レジスタ５０の適切なビット
のリセットなどのメモリマツプ式入出力命令がプロセッ
サ５によって実行され、あるいはシステムがエラー条件
を検出した場合、ＩＣ：Ｃ３３はその現在の活動を打ち
切り、ウィンドウ・タイマ５４を再び付勢し、要求抽出
オペレーションに戻る。ＤＭＡ要求存在信号はアクティ
ブであって、有効なりＭＡ要求信号がアクティブでない
場合、１本ないし複数本のチャネルがサービスを要求し
ているが、ＩＤがレジスタ４６中でラッチされているよ
うな特定チャネルは、もはや有効な要求をもたない、Ｉ
ＣＣ３３は、プロセスを打ち切って、発生した前ＤＭＡ
処理を無駄にすることなく、優先順位が次に高い要求を
出しているチャネルの識別コードで識別コードレジスタ
４６を更新して、別の確認サイクルを実行する。上記の
両方の要求信号がアクティブで、要求が有効なことを示
しており、プロセッサ５がＤＭＡバス許可信号を活動化
してＤＩＡＣ３に戻しており、システム・ストローブが
アクティブでない場合は、ＤＭＡサイクルを実行できる
。

上記の条件がすべて充たされると、ＩＣＣ：３３はＤＭ
Ａ開始信号を活動化してＤＣＣ３４に通知する。これは
最初のＤＭＡサイクルであり、そのためＤＣＣ３４は現
在アイドル状態である。これは、ＤＭＡ停止信号の活動
化で示される。Ｉ（、Ｃ３３が、ＤＭＡサイクルの開始
を起こすようにＤＣＣ３４に指示すると、第１０図のＤ
ＣＣ：３４の状態制御論理５７が、内部ＲＡＭのデータ
・バッファ５５に記憶されている起点アドレス／宛先フ
ィールドを第１０図のＤＭＡアドレス・レジスタ５８に
ロードさせる。ＤＣＣ３４はまたバス・マスター・レジ
スタ５９に識別コードレジスタ４６の内容、この場合は
チャネル１７の識別コードをロードさせる。これらのレ
ジスタの内容は、そのＤＭＡサイクルで使用される。

ＤＣＣ３４は、次にバス・マスター権をプロセッサ５に
戻すことを示すＤＭＡバス許可肯定応答信号（ＢＧＡＣ
Ｋ）を活動化する。次にＤにＣ：３４は、ＤＭＡサイク
ルを開始したことをＩＣＣ：３３に示す。これは、ＤＣ
Ｃ３４がＤＭＡ停止信号を非活動化するで示されるもの
である。ＤＣＣ３４は、またチャネル１７の要求をリセ
ットして。

バス・マスター・マスク信号を活動化することにより次
のチャネル（この例ではチャネル６）がＤＭＡサービス
を待つことができるようにする（いわゆる待ち行列であ
る）。バス・マスター・マスク信号は、チャネル１７の
要求をリセットするのに使用する。チャネル１７の要求
は、ＤＭＡ要求レジスタの対応するビットで選択的にリ
セットしなければならない。これは１次のようにして実
現される。

第１０図のバス・マスター・レジスタ５９は、チャネル
１７が現在ＤＣＣ３４からサービスを受けているため、
チャネル１７の識別コードを含んでいる。このレジスタ
５９は、その出力部でチャネル１７に対応する単一線を
活動化する５−２０線式のバス・マスター・デコーダ６
ｏに供給する。

このデコーダ６０の出力は、ＤＭＡ割り込みレジスタ・
ゲート６２とのバス・マスター・ゲート４１に送られる
。デコーダ６０からの可能な２０本の出力線のうち１本
のアクティブな線が、第１１図のＤＭＡ割り込みレジス
タ６４および第７図のＤＭＡ要求レジスタ４３中のこの
チャネルの対応するビットへのポインタとして働＜、Ｄ
ＣＣ３４がバス・マスター・マスク信号を活動化すると
。

デコーダ６０からのビット・ポインタがＤＭＡ要求レジ
スタ４３中のチャネル１７のビットをリセットさせる。

その結果、現在サスビス中のチャネル１７の要求がサー
ビスを待っている要求の待ち行列から外される。

上記で考察したバス・マスター・マスク・オペレーショ
ンと同時に、第１０図のＤＣＣ３４の状態制御論理５７
は、ＤＭＡアドレス・レジスタ５８に記憶されていたチ
ャネル１７の宛先アドレスをシステム・アドレス・バス
にゲートしてチャネル１７の受信バッファを選択して適
切な制御信号を活動化し、受信バッファの内容がＲＡＭ
６の位置１０００に書き込めるようにする。（ＲＡＭ６
中で割り当てられたアドレスは、この例の始めの所で１
０００であると仮定したことに留意されたい。）２つの
オペレーションが常に１つのＤＭＡサイクルで行われる
。チャネルが受信用の場合、ＤＣＣ３４はそのチャネル
の受信バッファの内容を読み取って、データをＲＡＭ６
に送る。チャネルが送信用の場合は、ＤＣＣ３４がＲＡ
Ｍ６または他の主記憶域からバイトを読み取って、それ
をそのチャネルの送信バッファに送る。転送は、第１図
に示す如くシステム・データ・バスを介してデータを直
接にＵＳＡＲＴチャネルとＲＡＭ６゜ＥＥＰＲＯＭまた
はＥＰＲＯＭ８の間でやりとりすることによって実現さ
れる。かしくて、メモリからバッファまたはバッファか
らメモリへの読み取りオペレーションおよび書き込みオ
ペレーションが、同じサイクルで行われる。奇数チャネ
ルは、受信装置、偶数チャネルは送信装置であると指定
しであるので、ＤＣＣ３４は、第１０図のバス・マスタ
ー・レジスタ５９の最下位ビットにもとづいて、実行す
べきＤＭＡオペレーションのタイプを知る。

ＤＭＡサイクルの実行中、第８図のデータ・バッファ５
５中の起点アドレス／宛先アドレスは、増減論理５６に
よって増分され、内部ＲＡＭ３１中のチャネル１７の制
御ブロックのアドレス・フィールドに書き戻される。次
にＩＣＣ３３が、内部ＲＡＭのアドレス・ビット０をオ
ンにセットして、内部ＲＡＭ３１中のチャネル１７のバ
イト・カウント・フィールドを指定する。また、第８図
の状態制御論理５３は減分信号を活動化して、増減論理
５６の増分機能を減分機能に切り換える。

このバイト・カウントがアクセスされ、データ・バッフ
ァ中にラッチされ、１だけ減分されて、内部ＲＡＭ３１
内の元の位置に再記憶される。バイト・カウントはＯま
で減分されたが１元々は１だったと仮定したので、この
チャネルに対応するＤＭＡ割り込みピッ１〜がセットさ
れる。すなわち、プロセッサ５がその受信チャネルにサ
ービスする時であることを意味する。このビットのセッ
トは、バス、マスター、マスク・オペレーションについ
て行なったのと同様に、第１０図のデコーダ６０の出力
部のバス・マスター・デコード・ビット・ポインタを使
って実現される。バイト・カウントが０まで減分される
と、増減論理５６が、第８図に示す如く′″カウント＝
０″信号活動化する。

ＩＣＣ３３の状態制御論理５３は、減分オペレーション
が完了するに充分な時間が経つと“ストローブ・カウン
ト＝０″信号を活動化して、この信号の妥当性検査を行
う。カウントはこのとき０なので、チャネル１７のビッ
ト・ポインタであるエンコーダ６０中のアクティブなデ
コード線が、その割り込みビットを第１１図のＤＭＡ割
り込みレジスタ・ゲート６２を通過させて、ＤＭＡ割り
込みレジスタ６４中にセットさせる。これによってデー
タの特定ブロックが転送されたことを示す割り込み信号
が活動化され、ＯＲゲート６５の出力部を経てプロセッ
サ５に送られる。プロセッサ５は、ＤＩＡＣ３がＤＭＡ
バス許可肯定応答信号を非活動化してバスの制御権を戻
すまで、その割り込みを認識しない。ＤＭＡ割り込みレ
ジスタ６４の出力および待機中のＤＭＡ割り込みがＤＭ
Ａ要求ゲート４４に供給され、それによってそのビット
がリセットされるまでチャネル１７による次のＤＭＡ要
求のサービスが防止される。このため。

そのチャネルが別のＤＭＡサイクルを獲得する前にその
チャネルの割り込みを処理する機会がプロセッサ５に与
えられる。

ＩＣ，Ｃ３３が一度内部ＲＡＭ３１中のチャネル１７の
制御ブロックを更新すると９次のＤＭＡサイクルの準備
として待機中の要求があれば再調停する。０ＭＳ要求レ
ジスタ４３中のチャネル１７の要求は、上記に考察した
ようにバス・マスター・マスク・オペレーションによっ
てリセットされているので、ＤＭＡのために付勢される
優先順位が次に高い要求を出しているチャネルのコード
が、２０−５線式のエンコーダ４５によって生成される
。この例では、チャネル６がＤＭＡ要求をもつ他の唯一
のチャネルであるので、その識別コードが生成される。

次にＩＣＣ３３は、チャネル６の識別コードを識別コー
ド・レジスタ４６にロードする。このコードは、偶数番
号をもつチャネル６が送信装置であることを示し、内部
ＲＡＭ３２の制御ブロックから起点アドレス・フィール
ドを取り出すのに使われる。これは、第８図のデータ・
バッファ５５に記憶される。同時に、別の確認オペレー
ションが行われる。次にＩＣＣ３３はＤＣＣ３４がチャ
ネル１７に関するＤＭＡ転送を完了するのを待つ。再調
停は、通常現在のＤＭＡサイクルが完了する前に終了す
る。したがって、ＤＣＣ３４がチャネル１７に関するＤ
ＭＡサイクルを終えると、チャネル６の起点アドレスが
既にＩＣＣ３３によってアクセスされ、ＤＣＣ３４に使
用されるのを待っているので、直ちにチャネル６のＤＭ
Ａ転送を着手することができる。ＤＣＣ３４は、先にチ
ャネル６の要求を処理する際に説明したのと同じ種類の
ものを実行する。バス許可肯定応答信号はアクティブな
ままである。チャネル６の起点アドレスが第６図のＤＭ
Ａアドレス・レジスタ５８にロードされ、その識別コー
ドがＤＭＡバス・マスター・レジスタ５９中にラッチさ
れる。

ＤＭＡ要求レジスタ４３中のチャネル６の要求は、前述
のようにバス・マスター・マスク・オペレーション中に
リセットされる。しかし、チャネル６は送信チャネルな
ので、実際のＤＭＡ転送は異なる。この場合は、ＤＣＣ
３４は、ＲＡＭ６の位置２０００からの読み取りを実行
し、データをチャネル６の送信バッファに書き込む。

その間にＩＣＣ３３は、チャネル６の制御ブロックを更
新し、その起点アドレスを増分し、そのバイト・カウン
トを減分する。バイト・カウントは０まで減分されてい
ないので（２０データ・バイトがＤＭＡによって転送さ
れると仮定したことに留意されたい）、このチャネルに
対する割り込みビットはセットされない。次にＩＣＣ３
３は、待機中の要求を調停する。チャネル６の要求はバ
ス・マスター・マスク・オペレーションによってリセッ
トされており、この例では他にＤＭＡ要求レジスタ４３
中で待機している要求はないので、ＤＭＡ要求存在信号
が第７図で非活動化される。

次にＩＣＣ３３は、現在のＤＭＡサイクルが終了するの
を待ち、その後バス許可肯定応答信号を非活動化してバ
ス・マスター権を棄て、ウィンドウ・タイマ５４を再び
スタートさせ、新しい要求に対する要求線を抽出する。

プロセッサ５が再びシステム・バスの制御権を獲得する
と、第１図の割り込み制御論理４によって提示されるア
クティブなりＭＡ割り込み信号を認識する。プロセッサ
５は、最終的に割り込み肯定応答サイクルを実行してそ
の割り込みにサービスし、ＤＭＡ割り込み肯定応答信号
を活動化して。

ＤＩＡＣ３に送る。第６図のＤＩＡＣ３のＤＭＡ割り込
み制御論理３５は、そのバイト・カウントがＯまで減分
された優先順位が最高のチャネルに関するベクトル値を
生成する。この場合チャネル１７がかかる条件にある唯
一のチャネルなので、その識別コードは第１１図のＤＭ
Ａ割り込みベクトル・レジスタ６７の３ビツトと一緒に
データ・バスにロードされる。この場合の割り込み識別
コード（５ビツト）は、ＤＭＡ割り込みレジスタ６４の
内容がコード化されたものである。これは、１）ＭＡ要
求レジスタの内容の場合に生成されたのと同様のやり方
で、５−２０線式の優先順位エンコーダ６６によって生
成される。この割り込み識別コードは、レジスタ６７か
らの３つのＤＭＡベクトル・レジスタ・ビットと一緒に
、８ビツトのベクトル値を表す。これをプロセッサ５が
ＲＡＭ６中のチャネル１７の割り込みサービス・ルーチ
ンへのポインタとして使う。別法として、ポインタがＥ
ＰＲＯＭ８またはＥＰＲＯＭ８を指定することもできる
。プロセッサ５は、ポインタが指す記憶位置の内容にも
とづいて希望する処理を実行し、受信データに対してこ
れらの機能を実施し、チャネル１７の内部ＲＡＭ３１の
制御ブロックを再初期設定し、ＤＭＡ割り込みレジスタ
中の割り込みビットをリセットし、こうして次のＤＭＡ
転送のためにチャネル１７を付勢する。

バズ・エラーが検出されたときのＤＩＡＣ３のオペレー
ション これまでの考察では、エラーなしに実行されるＤＭＡオ
ペレーションを扱ってきた。ＤＩＡＣ３は、システム制
御論理回路がエラーを検出したときにＤＭＡサイクルを
処理する手段を備えている。

「バス・エラー」信号（以下、ＢＥＲＲという）は、シ
ステム制御論理回路が活動化し、ＤＣＣ３４が受は取る
。システム制御論理回路は、ＤＭＡオペレーションの実
行中にエラーを検出した場合、ＢＥＲＲを活動化して、
レベル７の割り込みを起こす。プロセッサ５はバイト・
マスターではないので、ＢＥＲＲを見ない。その上、Ｄ
ＩＡＣ３がＢ　Ｇ　Ａ　Ｃ，Ｋを非活動化してバスの制
御権を放棄するまで、レベル７の割り込みを認識しない
。しかし、これらの状況の下で、ＤＣＣ３４はＢＥＲＲ
を監視しており、その反応は、ＤＭＡサイクルのタイプ
とＢＥＲＲが発生する時間によって決まる。

ＤＣ：Ｃ３４が送信オペレーションを実行中であり、Ｒ
ＡＭ６を読み取ったがまだそれをＵＳＡＲＴ２のチャネ
ルの送信バッファに書き込んでない間にＢＥＲＲが検出
された場合、ＤＣＣ３４はＲＡＭ６の選択を外し、チャ
ネルにへのデータの書き込みは行わない。ＵＳＡＲＴ２
チャネルの送信バッファへの書き込みオペレーション中
にＢＥＲＲが検出された場合、ＤＣＣ３４は通常の形で
サイクルを終了する。

ＤＣＣ３４が受信オペレーションを実行中で、ＲＡＭ６
への書き込みオペレーションが始まる前にＢＥＲＲが検
出された場合、ＤＣＣ３４はＵＳＡＲＴ２チャネルの読
み取りを中止し、データをＲＡＭバッファ領域に・書き
込まずにサイクルを終了する。ＲＡＭ書き込みオペレー
ションの実行中にＢＥＲＲが検出された場合１通常の形
でサイ゛クルが終了する６ いずれにせよ、ＤＣＣ３４はＢＥＲＲが非活動化さ、れ
るまでそのｒＤＭＡ停止」状態に戻らず、待機中の次の
ＤＭＡサイクルの実行を防止する。

ＢＥＲＲが一度非活動化されると、通常のオペレーショ
ンが開始できる、良好な実施例では、エラーが検出され
たとき、原因を特定しもし可能なら回復することを試み
る必要がある。診断の助けとして、エラーが発生したと
きマシンの状態をできるだけ保存するように試みる。Ｄ
ＩＡＣ：３は、ｒＤＭＡ滅勢」信号が活動化したときに
、その状態を保存する手段を備えている。この信号は、
エラーが検出されたときシステム制御論理回路が励振し
、システムが回復するまでアクティブである。

この信号は、ＤＭＡ要求アービタ３０が受は取るが、す
べてのＤＭＡ要求を有効にマスクする。これで待機中の
すべてのＤＭＡ要求が非活動化され。

ＤＩＡＣ３を要求抽出モードに保つことによって。

次のＤＭＡサイクルの実行が防止される。あるＤＭＡサ
イクル中にエラーが検出された場合、プロセッサ５は、
適切なメモリマツプ式入出力オペレ−ジョンでＤＭＡバ
ス・マスター・レジスタ５９に間合せて、サービスを受
けていたチャネルを決定することができる。さらに、プ
ロセッサ５は、チャネルのＩＤを決定した後、次の分析
のために起点アドレス／宛先アドレスおよびバイト・カ
ウントを決定することができる。ＤＭＡ減勢信号が一度
システム制御論理回路によって非活動化されると、ＤＭ
Ａサービスを開始することができる。

オペレーションのまとめ 以上に説明したアーキテクチャは、システム環境がシス
テム・プログラムの選択したパラメータで規定され最適
の形で通信チャネルがサービスされる汎用インターフェ
ースを提供する。かかるインターフェースを充たすため
通信チャネル装置に必要な要件はごくわずかである。各
チャネルには。

データ転送を要求するとき活動化し転送が行われると非
活動化する専用の要求線が設けられている。

ＤＩＡＣ３は、プロセッサ５によってＤＩＡＣ３にロー
ドされたプログラム記憶式ＥＦＲＯＭのコードによって
適切にプログラミングされており。

通信チャネルのＵＳＡＲＴ装置に対して全くトランスペ
アレントに割り込みモードまたはＤＭＡモードのデータ
転送が容易にできる必要なプロトコルを提供する。チャ
ネルが割り込みモードでサービスされるようにプログラ
ミングされている場合、ＤＩＡＣ３は１割り込みプロセ
ッサに調停、割り込み信号、割り込みベクトルおよびデ
ータ転送肯定応答を供給させて、プロセッサ５に優先順
位最高の要求を出しているチャネルに関するデータ転送
を実行させる。チャネルがＤＭＡモードでサービスされ
るようにプログラミングされている場合、ＤＩＡＣ３の
ＤＭＡプロセッサが調停、システム・バス獲得、適切な
タイプのＤＭＡ転送を実行し。

該当する場合には、また割り込みを提示し、割り込みベ
クトルを生成し、プロセッサ５にデータ転送肯定応答を
送る。

ＤＩＡＣ３のアーキテクチャの重要な特徴は。

複数のＤＭＡ転送ができること、およびＩＣＣ３３およ
びＤＣＣ３４がパイプライン・アーキテクチャをもつこ
とである。このアーキテクチャのもと、多数のチャネル
の制御ブロック域を記憶するための内部ＲＡＭがあれば
、多重ポート通信アダプタは本実施例では２０本のチャ
ネルにサービスすることができる。これは内部ＲＡＭの
サイズで制限されるだけである。したがって２０本以上
の多数のチャネルをサービスすることはもちろん可能で
あり、しかも、そのような多重チャネル用のＤＭＡコン
トローラを単一チップ上に実現することができる。従来
のマシンだと、ＲＡＭ用の起点アドレス／宛先アドレス
・ポインタおよび各チャネル用のデータ・バイト転送カ
ウントは、専用レジスタに記憶される。これらのレジス
タは、かなりのチップ面積を占有するので、所与のＤＭ
Ａコントローラチップの場合、僅かなチャネルしかＤＭ
Ａ方式でサービスできない。しかしながらＲＡＭは、チ
ップ面積の点からみるとずっと効率的な情報記憶手段で
あるが、データ・アクセス時間の点からいうと、効率は
劣る。内部サイクル制御装置３３を備えたＤＩＡＣ３の
ＤＭＡプロセッサのパイプライン式アーキテクチャにす
ると、上述のようにシステム・パフォーマンスに対する
内部ＲＡＭ３１のアクセス遅延時間の影響はほとんどな
くなる。

このアーキテクチャのもう一つの重要な特徴は、システ
ム・パフォーマンスを最大にするためのＤＭＡプロセッ
サの設計の仕方である。まず、システム・バスの制御に
対する要求は、調停が終了し内部サイクル制御装置３３
がサービスを受けるチャネルに関する起点アドレス・フ
ィールドおよび宛先アドレス・フィールドをアクセスす
るまでは提示されない。したがって、システム・バスの
制御権がＤＭＡコントローラに戻されたとき直ちにＤＭ
Ａサイクルが開始でき、そのＤＭＡプロセスに関する限
り内部ＲＡＭのアクセス時間はない。

第２に、内部サイクル制御装置Ｅ３３とＤＭＡサイクル
制御装置３４が同時に動作するので、ＤＭＡ転送時間中
に必要な内部処理が実行できる。チャネルの制御ブロッ
クの更新、優先順位が次に高いチャネルに対する再調停
、およびチャネルの制御ブロックへのアクセスは、すべ
て内部サイクル制脚装置３３で処理されるＤＭＡ転送中
に行われる。

オペレーションが逐次的に行われるとすると、ＤＩＡＣ
３のＤＭＡ能力の全体的スループットは落ちる。

ＤＩＡＣ３の設計でシステム・パフォーマンスを最大に
するために試みられているもう一つの新規な態様は、ウ
ィンドウ・タイマ５４の使用である。ＤＩＡＣ３は、Ｄ
ＭＡバス許可肯定応答信号がアクティブな時間中（バス
・マスター権がある間）に、複数のＤＭＡ転送を個別的
単独転送よりもずっと効率的に実行することができる。

というのは、バスの初期制御権を獲得するのに必要なバ
ス獲得プロトコルを実行せずに、連続して転送を実行で
きるからである。ＤＩＡＣ３は、既にシステム・バスの
制御権を獲得しているので、ＤＭＡバス許可肯定応答信
号が非活動化されるまで、制御権を保持することができ
る。内部サイクル制御装置ｔ￥３３のオペレーションが
パイプライン式になっているため、再調停、および制御
ブロックへのアクセスを待たずにそれが行える。ウィン
ドウ・タイマによって、要求抽出期間中に複数のＤＭＡ
要求が待機する確率が高まり、したがってＤＭＡ転送オ
ペレーションの全体的効率がさらに上がる。

Ｄ５．ライン速度およびパリティ規約の検出非同期式ま
たは同期式のディジタル・データ・ストリームのボーレ
ートおよびパリティ規約を検出するための機構を第１３
図に示した。

ポート・インターフェース制御装置１０とＵＳＡＲＴ２
の各組み合わせは、各ポートごとに遷移検出ネットワー
ク８０を含んでいる。遷移検出ネットワーク８０は、受
信線についてそれがＯから１または１からＯへ変わった
かどうかを監視し、この２進状態の変化が起こると、そ
の変化を知らせる。これが、ポート・インターフェース
制御装置１０から割り込み制御論理４に向う第３図のレ
ベル５割り込み要求線のソースである。ポート・インタ
ーフェース制御装置１０の内部に、各ポートからの割り
込みの現ステータスおよび履歴ステータスを維持するた
めの割り込みステータスレジスタがある。割り込みステ
ータス・レジスタ８１は、第１３図に示すように、ポー
ト・インターフェース制御装置の一部である。

割り込みビットが、ポート・インターフェース制御装置
１０の割り込みステータスレジスタ８１中でセットされ
る。遷移が検出されたとき、またはメモリマツプ式入出
力オペレーションがプロセッサ５によって出されたとき
、このレジスタ中においてビットがセットされる。それ
らのビットは、システム・リセット、メモリマツプ式入
出力書き込みオペレーション、または前述のマスク下で
のメモリマツプ式入出カリセットによってセットできる
６割り込みベクトル処理装置８２は、ベクトル生成部を
含んでおり、それが各チャネルに対する一意的なベクト
ル値を生成して、プロセッサ５を、優先順位が最高のデ
ータ遷移割り込みをサービスするための適切なメモリの
位置に向ける。これらのベクトル値は、データ・バスに
出される。

第３図に示すようにデータ遷移に関するレベル５の割り
込みが第１図の割り込み制御論理４およびプロセッサ５
に出される。第１３図では割り込み制御論理とプロセッ
サは単一ブロックとして示しである。所与のポートでの
データ遷移間の経過時間を測定するために、自由走行タ
イマすなわちプログラム記憶式のタイマ１３がシステム
制御論理回路中に設けられている。このタイマ１３は連
続して走行し、レベル５のデータ遷移割り込みが発生す
るとプロセッサ５に読み取られる。所与のポートでデー
タ遷移が起こる毎に割り込みがかけられるので、優先順
位最高のポートが一連の割り込みを逐次的にプロセッサ
５にうまく提示することができる。割り込みのたびにタ
イマ１３のカウントが読み取られ、記憶される。あるキ
ャラクタの全体を受は取ると、データ遷移間の時間間隔
はそのポートで使われるボーレートとパリティ規約を表
わすことになる。

この機構は種々のボーレートを有するモデムをサポート
する場合に要求されるものである。多重速度モデムは今
やあたりまえのものとなっている。

異なるボーレートを有する遠隔モデムは所与のポート１
でローカルに接続されたモデムをダイヤル呼出しするか
もしれないので、遠隔モデムのボーレートおよびパリテ
ィ規約を判断するのに何らかの手段が必要である。従来
単一のポート群に対して行われてきたように、これは受
信信号により決定することができる。リンクが確立され
ると、遠隔モデムから所定のキャラクタが送られてくる
。

このキャラクタはボーレートとパリティ規約を識別する
ためのものである。その遷移の合計数を使ってパリティ
を表わす。一方、遷移間の経過時間でライン速度をみる
。適切な処理アルゴリズムで実際のライン速度を算定す
る。所定のキャラクタを使用するのは、それが通信リン
クを介して直列的に伝送された場合に決まった数の遷移
を有するからである。受信の際、各遷移ごとにタイマ１
３で現在時刻をみてこれを記録する。そのキャラクタの
全体が受信されると、プロセッサ５は既知のアルゴリズ
ムを使ってボーレートおよびパリティ規約を有効に判定
することができる。

以上に考察したように、遷移が発生すると、１０本（受
信専用）の割り込み要求線のうちの１本に割り込みが発
生する。その割り込みがサービスされると、そのとき割
り込みを要求している優先順位最高のチャネルを識別す
る一意的なベクトル値が、前述の如くプロセッサ５に提
示される６割り込みサービス中、割り込みはポートの識
別番号によって分類され、時間が記録され、オフライン
処理のためにメモリに記憶される。次にその後の遷移の
検出に影響を与えないように１割り込みがリセットされ
る。所与のポートに対するすべての遷移を受は取ると、
プロセッサ５は、そのポートで使う有効なボーレートと
パリティ規約を決定する。こうしてチャネルが識別され
ると、通常のデータ・トラヒックに進むため、遷移検出
機能が減勢される。

第１３図において、有効は遷移の検出は、各チャネルに
対する受信データ遷移入力によって行われる。この検出
を行う遷移検出ネットワークは。

遷移があったかどうかを判断するため、単一受信データ
入力の状態を監視する。遷移とは、先に定義したように
、受信データの状態が論理１から論理Ｏにまたはその逆
に変化することである。かかる遷移が検出されると、「
割り込みセット」信号が瞬間パルスとして活動化される
。割り込みステータス・レジスタ８１と割り込みステー
タス保持レジスタ８３は第１３図に示しである６割り込
みステータス・レジスタ８１は、遷移が発生するとき、
すべてのチャネルから遷移を集める０割り込みセット入
力は、先に説明したようにこのレジスタ内部の個別ビッ
ト位置を制約するのに使用される６　「割り込みセット
Ｊ信号が活動化されると、あるビットがセットされる。

次に各ビットはマスクの下で個別的にリセットされ、ま
たは前述の如く一般的なシステム・リセット中にリセッ
トされる。マスク下でのリセットは上述のように所期の
割り込みステータス・レジスタに対して割り当てられた
アドレス空間を選択し、適切な制御信号とデータを活動
化することによって実施される。複数のチャネルが非同
期的に働くので、残りのビット位置に影響を与えずに個
々のビット位置を選択しリセットする手段を設ける必要
があるにれは。

上記のように、マスク下でのリセットを使って、残りの
チャネルでの新しい遷移の発生を検出しながら、同時に
個々のチャネルをリセットできる能力によって実現でき
る。

割り込みステータス・レジスタ８１は、メモリマツプ式
入出力読み取りサイクルまたは割り込み肯定応答サイク
ル以外の間に、割り込みステータス入力レジスタによっ
て絶えず更新される（これらのサイクル中では、プロセ
ッサ５への正確なデータ転送を確保するため、データが
レジスタ８１内部で安定なことが必要である）読み取り
サイクルまたは肯定応答サイクルが終了すると、割り込
みステータス・レジスタ８１は更新プロセスを再開する
。そのため残−りのチャネルで非同期的に発生する割り
込みについての検出は、既に検出された割り込みに対す
る読み取りサイクルまたは肯定応答サイクルの実行と同
時に行われる。割り込みステータス保持レジスタへの書
き込みは１機能テストのためメモリマツプ式入出力オペ
レーションで行うことができる。

ポート・インターフェース制御装置１０のオペレーショ
ンの説明の際に詳しく述べたように、割り込みの提示は
２割り込みベクトル処理装置８２のベクトル生成機能お
よび割り込み制御機能によって制御される。チャネルが
付勢されると１割り込みステータス・レジスタ８１内部
で遷移がラッチされ、その結果レベル５の割り込み信号
の活動化によってプロセッサ５に提示される。この信号
が、遷移を検出しているすべてのチャネルの結果とＯＲ
される。割り込み信号の活動化によって、現在存在する
最高の優先順位をもつ要求を出しているポートについて
、先に説明したように一意的なベクトルが生成される６
割り込み肯定応答信号がプロセッサ５から割り込み制御
ネットワーク８２に提示されると、割り込みベクトル処
理装置８２は、データ・バス上でプロセッサ５にベクト
ルを提示する。このベクトルはデータ遷移を検出してい
る優先順位が最高のチャネルを表す。割り込み中のポー
トが識別されると、プロセッサ５はタイマ１３を読み取
って、前の個々の遷移時間その他を確定する。プロセッ
サ５は１次にマスク下リセット・コマンドを出して、レ
ジスタ８１中の各割り込みステータス・ビットをリセッ
トする。各チャネルで発生するその後の割り込みについ
て、このプロシージャ全体が繰り返され、それぞれのベ
クトル識別コードに応じて結果が別々に記憶される。最
初の既知のキャラクタの全型を知るに充分な完全な１組
の遷移を受は取ると、プロセッサ５はそのポートに関す
るパリティおよびボーレートの検出結果をアクセスする
ことができる。

以上１本発明をその良好な実施例にもとづいて説明して
きたが、当業者には自明の如く１本発明の精神と範囲か
ら外れることなく、マイクロプロセッサ、ＵＳＡＲＴ、
記憶モジュールなど各種のコンポーネント機能ブロック
について様々な逸脱や変更を加えることができる。

Ｅ０発明の詳細 な説明したように本発明によれば、多種多様なプロトコ
ルを有するポートを効率よくサービスすることができる
。

【図面の簡単な説明】

第１図は第１Ａ図および第１Ｂ図のつながりを示す図、
第１Ａ図および第１Ｂ図は本発明の実施例の多重ポート
通信アダプタを示す図、第２図は多重ポート通信アダプ
タにおけるシステム制御論理回路の一部を示す図、第３
図はポートインターフェース制御装置１０およびＵＳＡ
ＲＴ２に関する主要な信号線を示す図、第４図は第４Ａ
図および第４Ｂ図のつながりを示す図、第４Ａ図および
第４Ｂ図はインターフェース制御論理１５によるポート
拡張方式を説明する図、第５図はＤＩＡＣ３、ポートイ
ンターフェース制御装置１０．およびＵＳＡＲＴ２の接
続の様子を示す図、第６１ｉ！は第６Ａ図ないし第６Ｄ
図のつながりを示す図、第６八図ないし第６Ｄ図はＤＩ
ＡＣ３の構成を示す図、第７図は第７Ａ図および第７Ｂ
図のつながりを示す図、第７Ａ図、第７Ｂ図は第６図゛
中のＤＭＡ要求アービタ３０の主要な構成を示す図、第
８図は第６図中のＩＣＣ３３の構成を示す図、第９図は
第６図中の内部ＲＡＭ３１の構成を示す図。 第１０図は第６図中のＤＣＣ３４の構成を示す図。 第１１図は第６図中のＤＭＡ割り込み制御論理３５の構
成を示す図、第１２図は第６図中の割り込み要求アービ
タ３６および割り込み制御部３７の構成を示す図、第１
３図は通信速度およびプロトコルを判断するための機構
を示す図、第１４図は第４図中のインターフェース制御
論理１５の主要な構成を示す図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 多４ＩＬポート道有λア９プク 第１図 第１Ａ図 システム制漢ｌ禽理回路の一部 第２図 ホ・−トインダーフェース彼さＬお・よひ“ＵＳＡＲ信
号線第３図 第６Ｂ図 第６Ｃ図 第６Ｄ図 第９図 ＤＣＣ３４のＪ電域 第１０図 ＤＭＡ嘗１込み如１詳口創＃９Ｌ３５の填戒第１１図 遥（ｇｄ鳴・Ｊぴパリティ粘春勾利は斥鱈Ｕ奪第１３図 第１４図

Claims (2)

【特許請求の範囲】
1. （１）複数のポートをサービスするための多重ポート通
   信装置であって、 （ａ）上記複数のポートにそれぞれ接続され、通信プロ
   トコルの変換を行う複数のポートインターフェース手段
   と。 （ｂ）上記各ポートに対応してそれぞれ設定された複数
   の通信プロトコル変換命令を記憶するメモリと、 （ｃ）データ転送要求を発したポートインターフェース
   手段に対応する通信プロトコル変換命令を選択する手段
   と、 （ｄ）該選択された通信プロトコル変換命令を実行する
   プロセッサと、 を具備することを特徴とする多重ポート通信装置。
2. （２）上記ポートインターフェース手段が通信プロトコ
   ル変換命令に基づく制御信号により制御される汎用の同
   期／非同期式送受送装置を具備することを特徴とする特
   許請求の範囲第（１）項記載の多重ポート通信装置。