JPS6048779B2 - モジユ−ル型デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、一般的にはデータ処理装置に関わり、更に具
体的には、マイクロプロセッサ式端末装置に関わる。

〔技術の背景〕

電子式データ処理装置は、真空管を用いた取扱に難い大
型の装置から大規模集積回路（ＬＳＩ）を用いるコンパ
クトで低コストのマイクロプロセッサ式装置へと発展し
て来た。

近年、コンピュータ・システムのフレキシビリテイの拡
大と同時にコストの低減に対して多大の努力が払われて
いる。この目的は、単に、異種機能を果たす回路構成を
内蔵する回路盤（ボード）を新たに付加するだけでデー
タ処理装置の容量を拡大または変更できる方式、即ちモ
ジユラー方式を採用することに．より達成できることが
一般的に認められている。ィンテル社のＭＵＬＴＩＢＵ
Ｓ（マルチパス）システムが、この例である。これは、
各機能モジュールが互いに連絡し合えるようになつてい
る単一のシステム・バスを含む。一般に、この装置は、
１枚ζの回路盤上の中央処理装置（ＣＰＵ）と、ディス
プレイ装置、プリンタなどの各種の周辺装置に相互作用
する複数の異種従属モジュールとから成つている。この
モジュール方式に関わる問題の１つは、１１枚の回路盤
上のＣＰＵが、別の回路盤上にある従属モジュールの動
作状態を見失わないようにすることが極めて重要である
ということである。

インテル社のＭＵＬＴＩＢＵＳシステムでは、ＣＰＵが
従属モジュールにある演算を行わせたい場合、その従属
モジュールのアドレスをシステム・バス上に配置する。
従属モジュールは、その時点ではそれＣＰＵの演算を実
施できないことをＣＰＵに示すた；めに非常に短い時間
内でＣＰＵに応答しなければならない。具体的には、従
属モジュールは、この「ノット・レディ（演算不能状態
）」を約５０ナノ秒以内に指示しなければならない。こ
の厳しい時間条件を維持するためには、高価な素子を使
用しなｏければならない。更に、これらの高速素子は相
当量の電力を消費するから、装置全体のコストも一層増
加する。これらの欠点に加えて、この方式には、いわゆ
る「オフ・ボード（０ｆｆＩＩＸ）Ａｒｄ）」の誤り状
態を確認することが困難であるという短所も５ある。こ
れは、所定時間内に従属モジュールから「ノット・レデ
ィ」信号が送られて来ない場合、ＣＰＵは、従属モジュ
ールにより当該演算が完了されたものと見做すからであ
る。

つまり、従属モフジユールとシステム・バスの連結がう
まく機能しかなかつたり、あるいは従属モジュールが当
該装置に全く接続されていない場合でも、ＣＰＵは、当
該演算は完了したものと見做し、別の作業の実施に取掛
かつてしまう。これは勿論、装置の不適当な演算に繋が
る。〔発明の開示〕 本発明は、従来装置と比べてより高い機能的なフレキシ
ビリテイ、より低いコスト、及びより高い信頼性とを特
徴とする改良されたモジュール型データ処理装置を提供
するものである。

本発明は、上記の基準を満足させるよう独得に設計され
た装置を提供する上て協働する多数の独得な特徴を備え
ている。本発明の特徴によれば、本発明装置は、少なく
とも１つのＣＰＵと少なくとも１つの従属モジュールと
を含み、それらは、各々１本のシステム・バスを介して
相互に連絡を行なう。

ＣＰＵと従属モジュールの双方共、独得の構成のバス・
インターフェースという論理回路を備えている。ＣＰＵ
のバス・インターフェースは、特定のコマンド動作を始
動させるためシステム・バスを介して従属モジュールに
アドレス、データ、及び制御信号を供給する。従属モジ
ュールのバス・インターフェースは、当該従属モジュー
ルが当該命令演算を完了するために必要とされる時間に
関連した所定遅延時間後、システム・バスを介して演算
承認信号をＣＰＵに供給する。ＣＰＵは、従属モジュー
ルからの演算承認信号が所定時間内に受信されたかどう
かを検知するための待機及びバス時間切れ部材を含む。
従つて、ＣＰＵは、演算承認信号を所定時間内に受信し
ない限り、従属モジュールが指令演算を完了したという
仮定に基づいてその他の仕事を実施することはない。バ
ス時間切れ誤りが検知されたら、ＣＰＵのプログラム・
カウンタのその時点の内容をスタックに写すような割込
をＣＰＵに生じさせるのが好ましい。このようにして、
本発明装置は、誤り状態の検知以前に実施する予定であ
つた演算を記録し、従つて、誤りを訂正または記入する
ためユーザーのプログラム化した割込みサービス・ルー
チンを広範囲に亘り利用することができる。従属モジュ
ールには、この間違いが装置誤動作の原因であることを
サービス技術者に表示するための視覚表示部材を設けて
ある。本発明の別の特徴によれば、ＣＰＵは、該ＣＰＵ
内のマイクロプロセッサからの選択アドレス・ラインと
システム・バスの専用アドレス．ラインとの間に結合さ
れたメモリー・マップ部材を備ええている。

該メモリー・マップ部材は、マイクロプロセッサのアド
レス・ライン上の信号を復号し、システム・バスに接続
したより多数のアドレス・ライン上に関連信号を供給す
るようになつており、従つて、そうでなければＣＰＵで
アクセス不可能なメモリー作用の数を拡張している。具
体的な実施例では、メモリー・マップ部材は、ＣＰＵに
よるアクセスを望まれるアドレスが同じ回路ボード上に
あるか別の回路ボード上にあるかを示すための専用「ボ
ード選択」ラインを有するプログラム可能読出専用メモ
リー（ＰＲＯＭ）である。メ イモリー・アクセス時間
を短縮し且つ誤りを低減させるため、ＣＰＵは、該ＣＰ
Ｕのマイクロプロセッサからの同一ボード上（オンボー
ド）のデータ．ライン及びアドレスラインと直結する局
地的なランダム・アクセス・メモリー（ＲＡＭ）とプロ
グ うラム可能読出専用メモリー（ＰＲＯＭ）とを含む
。上記ボード選択ラインとメモリー・マップ部材からの
所定数の出力ラインとを、メモリー・フィールド選択回
路に接続する。ボード選択信号がオンボード・メモリー
の選択を示す時該フィールド選択回路は能動化され、こ
れと共に、メモリー・マップ部材からの所定出力ライン
が、特定のオンボード・メモリーを選択するためのコー
ドを供給する。メモリー・マップ部材からの出力ライン
のサブセットは、本装置を適切に調整するためＲＡＭま
たはＰＲＯＭのどちらにアクセスすべきかの表示を与え
るメモリー・タイピング信号として機能する。この望ま
しい実施例において、このメモリー・タイピング・ライ
ンは、オンボードのＲＡＭまたはＰＲＯＭのどちらがア
クセスされるかに基づく所定遅延時間の間のＣＰＵのそ
れ以上の動作を遅延させるための制御部材と接続する。
該制御部材は、ＲＡＭまたはＰＲＯＭのメモリー．タイ
ピング信号及びメモリー・マップ部材からのボード選択
信号を含む複数の入力を備えたプログラム可能論理アレ
イ（ＰＬＡ）であるのが望ましい。これらの入力のいず
れかが形成された場合、該ＰＬＡは、特定カウント信号
を待機及びバス時間切れ部材の論理回路に供給する。も
しもオンボードのＲＡＭまたはＰＲＯＭが選択されると
、カウント値は、ＣＰＵが特定メモリーにアクセスする
のに必要な時間に対応する。もしもボード選択ラインが
オフボード動作を示すならば、カウント値は、バ・ス時
間切れ遅延を規定する。システム・バスの使用を必要と
するオフボードの動作の場合、ＣＰＵバス・インターフ
ェース論理回路は、システム制御装置であるＰＬＡの出
力ラインが連続的にシステム・バスに制御信号を供給す
るように該ＰＬＡフを別のモードに切り換える。つまり
、システム制御装置ＰＬＡの出力ラインは、２つの機能
を果たすことになる。即ち、第１は、特定カウント信号
を待機及びバス時間切れ部材の論理回路にロードするこ
とであり、第２は、特定カウントのロードｑ完了後制御
信号をシステム・バスに供給することである。本発明の
別の特徴は、本発明が連続優先雛菊花輪状（デイジーチ
ェーン状）のバス・マスター仲裁機構を含むことである
。

バス制御能力を有するフ各モジュールは、「バス・マス
ター」と呼ばれる。各バス・マスターは、他のバス・マ
スターと雛菊花輪状に連続的に接続されたバス優先ライ
ンを備えている。上位優先装置がその時点でそのバス優
先ラインの利用を主張していなければ、モジユールは、
バス上に「多忙（Ｂｕｓｙ）」信号を発することにより
該バスを制御することができる。コマンド演算完了後、
モジュールは、その多忙（Ｂｕｓｙ）ラインを取消すこ
とにより該バス上の制御を放棄する。但し、該多忙ライ
ンは、その時点 門のバス．サイクルのバス優先ライン
、アドレス、データ、制御、及び演算承認の各信号に関
して取消されるべき最後のラインである。もしもバス・
サイクル中に従属装置がコマンドに応答して演算承認信
号を主張し且つコマンド取消し後もこれを取消さないな
らば、バスの「ハング（Ｈａｎｇ）」状態が生ずる。バ
スのハング状態は、演算承認信号が取消されず而も現時
バス・マスターによつて多忙（Ｂｕｓｙ）信号の取消さ
れること許容しないという事実によつて、バス時間切れ
状態に重なる。前記バス優先仲裁機構に加えて、本発明
は更に、選択モジュールにより使用されるベクトル化割
込優先仲裁機構を備えている。このベクトル化割込能力
を備えたモジュールは、優先順序で各従属モジュールに
雛菊花輪状に直列接続された割込優先ラインを具備する
。各モジュールは、特定のモジュールがＣＰＵの割込を
要求したということの指示を非同期式に記憶するための
第１記憶装置を具備する。第２記憶装置は、ＣＰＵの機
械サイクルクロック信号の受信時、割込要求信号を優先
−ゲート部材に転送する。この時、該優先ゲート部材は
、その状態を変る。優先ゲート部材の出力部は、次続の
モジュールの割込優先ラインの入力部と接続している。
その結果、全ての下位優先装置は、割込要求を発し得な
い。第２記憶装置の出力；部もまた、ＣＰＵからシステ
ム・バスを介して次に供給される割込承認信号の受信の
際、マルチビット．ベクトルをＣＰＵへのシステム・バ
ス上に置く能動化ゲート部材と接続する。従つて、第２
記憶装置がセット状態にあるモジュールのみが、３該マ
ルチビット．ベクトルをＣＰＵへのシステム・バス上に
置き、そうすることによつて、一旦第２記憶装置がセッ
トされると、上位優先モジュールが順序付けられた装置
動作を妨げることのないようにする。続いて、ＣＰＵは
、割込中のモジ４．ユールからのベクトルに関連した命
令を実行するだろう。本発明の望ましい実施例では、Ｃ
ＰＵが果たす個別の特定の仕事を複数個有する分配処理
方式を採用している。

本発明の特徴の１つは、プロセッサ間通信を制御するた
めのユニークな通信方式を用いていることである。各プ
ロセッサは、応答ボード及び割込レジスタと呼ばれる２
つの専用Ｉ／−０レジスタを具備する。呼出ＣＰＵは、
その独得な応答ボート・アドレスを目標ＣＰＵの応答ボ
ートに書込む。目標ＣＰＵは、プロセッサ間コマンドを
実行できるならば該アドレスをその応答ボートにロック
するし、それによつて異なるＣＰＵがクその応答ボート
に書込むことを妨げる。その時、呼出ＣＰＵは、該呼出
ＣＰＵのアドレスが目標ＣＰＵの応答ボートに書込むこ
とを許されたかどうかを決定するため、目標ＣＰＵの応
答ボート内のコードを読取る。もしそうであれば、呼出
ＣＰＵは、；マルチビット・ベクトルを目標ＣＰＵの割
込レジスタにロードする。その結果、目標ＣＰＵが割込
まれることになる。割込サイクル中、目標ＣＰＵは、そ
の割込レジスタの内容を読出し、割込レジスタに記憶さ
れているベクトルの関数であるアト・レスに位置付けら
れたプログラム命令を実行する。一旦、目標ＣＰＵが指
令された演算を完了すると、その応答ボートは、他のＣ
ＰＵからコードを受け取り得るようにそのロックを解か
れる。本発明装置は、複数の記憶装置を有する１つのメ
モリーを内蔵する従属モジュールを含むのが好ましい。
記憶位置の予め決められた領域は、総てのＣＰＵにより
共通にアクセスでき、それによつて、目標ＣＰＵは呼出
ＣＰＵからの割込要求に応答してデータをそこに配置す
ることができ、而も、該呼出ＣＰＵは、その後別の用途
のためにそれを読出すことができる。本発明の更に別の
特徴によれば、ＣＰＵの内の１つは、端末がデータ・エ
ントリーや語処理のような用途にインテリジェント・オ
フライン方式で使われ得るように、ホスト・システムを
エミユレートするために使われる、エミユレータ・プロ
セッサを構成する８ビット・マイクロプロセッサ上に例
えば１６ビット・コンピュータ・システムのような別の
タイプのシステムに対して書込まれたコードの迅速な実
行を助長するため、エミユレータ．プロセッサ内にエン
ハンスメント部材を設ける。

エンハンスメント部材は、１６ビット命令コードのうち
の最初の８ビットを記憶するための第１ラッチ回路と、
後の８ビットを記憶するための第２ラッチ回路とを具備
するのが好ましい。両ラッチ回路の出力部に接続したプ
ログラム可能論理アレイは、８ビット・ポインタへの入
力信号を８ビット・エミユレータ・プロセッサで実行で
きるコードに変換する。従つて、１６ビット命令を復号
す５るために必要なソフトウェアを大幅に削減すること
ができる。本発明の以上の並びにその他の利点は、以下
の記載及び図面を参照すれば明白となるであろう。

尚、特許請求の範囲において部材ＩＯＷＣ）部材１１Ｉ
０ＲＣ及ひ部材ＩＰＩＥはそれぞれ、信号ＩＯＷＣ）信
号ＩＯＲＣ及び信号ＩＰＩＥの接続する回路とラインを
示す。〔本発明の最適実施形態〕 Ｉ 装置の概要１ 第１図に示したモジュール型の端末装置１０は、種々の
端末構成や動作モードがハードウェア．モジュールと端
末にあるプログラム・パッケージとの標準セットから容
易に与えられるような、マイクロ プロセッサに基礎を
置き高い２モジユラー性を有するバス指向の端末装置で
ある。

本端末装置１０は、該端末装置と上位装置（又はホスト
装置）とをどのように構成するかに従いオンラインかオ
フラインのいずれも、同２様にインテリジェント方式ま
たは非インテリジェント方式でも、また、バッチ方式で
も相互作用方式でも、上位装置の一部またはは遠隔部と
しても、あるいは外部上位装置と共にでも使用すること
が可能である。

ハードウェア・モジュールは、ＣＲＴ（冷陰極管）表示
装置１２と、キーボード１４と、関連のＩ／Ｏインター
フェースとから成る最小装置構成を支持するように設計
してある。

この最小構成に付け加えて、プリンタ１６やデイスケ．
ツト即ちフロッピー・メモリー１８の駆動装置のような
その他の周辺装置をも容易に支持できるようになつてい
る。端末装置１０の単一のシステム．バス２０の一般的
構造は、ハードウェア及びソフトウェアのモジュールの
付加か削除のいずれか一方または双方によつて容易に装
置構成を変更できるようにする。

システム・バス２０の構造は、現存するモジュールやシ
ステム・バス２０の構造自体に何ら変更を加えることな
く端末装置に付加的なモジュールを追加できるようにし
てある。システム・バス２０は、モジュール全てに対す
るストローブ信号の導出される単一のバス・クロックを
搬送する。第１図に図示のモジュールの各々は、システ
ム・バス２０に容易に接続できるように、別々の回路盤
上に収容される。望ましい実施例において、関連マイク
ロコード付の端末処理装置（ＴＣＰＵ）２２は、端末装
置１０の実行制御要素である。これは、システム・バス
２０上の周辺従属装置の総てを、もし存在すれば、エミ
ユレータ処理装置（ＥＣＰＵ）２４をも同様に制御する
ように応答する。関連マイクロコード付のＥＣＰＵ２４
は、ＴＣＰＵ２２の従属装置である。

ＥＣＰＵ２４の主機能は、データ入力や語処理などのよ
うな用途に対してインテリジェント．オフライン方式で
端末装置１０を使用てきるように、上位装置をエミユレ
ート （Ｅｍｕｌａｔｅ）することである。処理装置間
の連絡は、プログラム化Ｉ／０の転送装置並びにデータ
転送のため、共通にアクセス可能な展開メモリー２６の
窓を介して行なわれる。双方向割込機構は、各処理装置
が状態における重大な変化に対し他の処理装置に警告を
発することを許容する。プログラム化Ｉ／０転送装置は
、制御情報及び処理装置間の状態情報を転送するために
使われる。処理装置間割込機構は、処理装置間の要求、
承認、及びメッセージを告知するために使われる。 本
端末装置１０は、局在するまたは遠隔地のホスト・コン
ピュータ装置との連絡を行なうことができる。局地中央
群インターフェース２８は、非同期プロトコル（ＰｒＯ
ｔＯｃＯｌ）を用いた連続マルチドロップ．バスを介し
て、ＮＯＶＡデータ端末マルチプレクサ３０などのよう
な上位装置との通信を可能にする。遠隔通信インターフ
ェース３２は、端末装置１０がモデム３４か自動交換即
ち専用電話回線のいずれか一方または双方を介して遠隔
上位装置と接続することができるようにする。表示制御
装置３６は、ＴＣＰＵ２２とビデオ表示装置１２間のイ
ンターフェースである。

命令、状態メッセージ、及び表示データは、メモリマッ
プＩ／０命令を介して伝達される。表示制御装置３６は
、逆ビデオ、２レベル・ビデオ、プリンキングなどのよ
うなキャラクタの属性を保持する。表示制御装置３６内
の内部リフレッシュ論理回路は、自己支持形であり、シ
ステム・バス２０を使用しない。デイスケツト制御装置
３８は、システム・バス２０のインターフェースであり
、データ転送が直接記憶アクセス（ＤＭＡ）転送装置を
介して実行される間に、コマンド及び状態の変更のため
プログラム化Ｉ／０を介してＴＣＰＵ２２と．連絡する
。

デイスケツト制御装置３８は、フロッピーメモリー１８
の駆動部までを支持し、且つ、多種多様の周知データ様
式を支持できるよ ］うに設計されている。第１図の実
施例では、ＴＣＰＵ２２、ＥＣＰＵ２ｌ４、及びデイス
ケツト制御装置３８がそれぞれ、システム・バス２０を
制御する能力を備えており、従つて「バス・マスター」
と呼ばれる。

システム・バス２０の制御は、一般に、直接メモリー・
アクセス動作のために使用され２る。特定のどのバス．
マスターがシステム．バスを制御できるか否かは、主に
、各バス・マスターと雛菊花輪状に接続されたバス優先
ライン’の状態によつて決定される。この実施例では、
ＴＣＰＵ２２が最優先で、ＥＣＰＵ２４が次で、デ２．
イスケツト制御装置が一番最後である。従つて、一般に
、上位優先装置がバス要求を主張している場合、下位優
先装置は、その時点のサイクルの最後においてバスの制
御を放棄しなければならない。３Ｃ 各モジュールの論理回路であるバス・インターフェース
４０，４２，４４，４６，４８は、その連係モジュール
に特別に適合させた場合、共通に多くの特性を有してい
る。

最も重要な特性は、特定従属モジュールが命令された演
算を３ｂ完了するために必要な時間に関連する所定遅延
時間の後、システム・バス２０を介して演算承認信号を
発することである。ＴＣＰＵ２２のバス・インターフェ
ース４０は、更に、所定時間内に演算承認信号を受けと
つたかどうかを決定４０するための待期状態及びバス時
間切れ（ＴｉｍｅＯｕｔ）論理回路を含む。デイスケツ
ト制御装置３８、局地中央群インターフェース２８、及
び遠隔通信インターフェース３２はそれぞれ、割込ベク
トル・インターフェース５４，５６及び５８によつて示
されるベクトル化割込能力を備えている。

バス優先仲裁機構に類似して、割込優先仲裁機構は、ハ
イアラ−キーを規定するため連続に接続された雛菊花輪
状割込優先ラインを利用する。一旦、優先順位が確立さ
れると、従属モジュールは、ＴＣＰＵ２２によつて実行
される命令の位置付けに使用されるシステム・バス２０
上にマルチビット・ベクトルを配置する。端末装置１０
の演算の具体的内容については、以下の各章で説明する
ことにする。

１１システム．バス及び信号の定義 システム．バス２０は、個別モジュールの各々が互いに
連絡できるようにするインターフェースである。

システム・バス２０は、８０本の回線（ライン）を有し
、そのうち２０本がアドレス・ライン、１６本がデータ
・ライン、１８本が制御ライン、３本が割込ライン、残
りが電力ライン又は予備ラインである。システム・バス
２０中のライン毎の詳細な割当は次の表Ｉに示すとおり
である。信号の記号の後に括弧でくくつた文字（Ｈ）及
び（Ｌ）は、高又は低の論理的に真な条件を示す。

システム・バス２０で使用される信号の−定義は次の通
りである。アドレス．バス（ＢＡＯ−ＢＡｌ９） ２０ビット、トリ．ステート高真アドレス．バス。

このアドレス．バスは、メモリーのＩＭバイトまでをア
ドレスでき、低位８ビツートは最高２５６個までのＩ／
０ボートをアドレスするために使われる。

高位４ビットは、オフボード専用であり、バス・ラム（
Ｒａｍ）のページ変えに用いるデータ・バス（ＢＤＯ−
ＢＤｌ５） １６ビット、トリ・ステート高真双方向データ・バス。

ＣＰＵ）メモリー、及びＩ／０装置の間における全ての
データ転送は、データ・バスを介して行われる。

なお、８ビット・システムでは、ＤＯ乃至Ｄ７しか使用
しない。

ＭＲＤＣ（Ｌ） メモリー読取命令信号であり、トリ・ステート制御ライ
ン上に発生する。

この信号に発生は、メモリー読取操作が進行中であるこ
とを示す。アドレス・バスが目標の記憶位置を指定し、
該記憶位置の内容がデータ・バスに複写される。データ
が要求を発する装置による読取に対し安定であれば、メ
モリーは０ＰＡＣＫ信号を発する。

ＭＷＴＣ（Ｌ） メモリー書込命令信号であり、トリ・ステート制御ライ
ン上に発生する。

この信号の発生は、メモリー書込操作が進行中であるこ
とを示す。アドレス・バスが目標の記憶位置を指定する
。該書込操作の完了した時、メモリーは０ＰＡＣＫ信号
を発する。ＩＯＲＣ（Ｌ） Ｉ／０読取命令信号であり、トリ・ステート制御ライン
上に発生する。

この信号の発生は、Ｉ／０読取操作が進行中であること
を示す。アドレス・バスの低位バイトが目標のＩ／０ボ
ートを指定し、該ボートの内容がデータ・バスに複写さ
れる。

データが要求を発する装置による読取に対して安定であ
れば、Ｉ／Ｏボートは０ＰＡＣＫ信号を発する。ＩＯＷ
Ｃ（Ｌ） Ｉ／０書込命令信号であり、トリ・ステート制御ライン
上に発生する。

この信号の発生は、Ｉ／０書込操作が進行中であること
を示す。アドレス．バスの低位バイトが目標のＩ／Ｏボ
ートを指定し、データ．バスが該Ｉ／０ボートに書込む
べきデータを指定する。

書込操作が完了すると、該Ｉ／０ボートは０ＰＡＣＫ信
号を発する。ｍ゛−ＷＤ（Ｌ） バイトー語信号であり、トリ・ステート制御ライン上に
発生する。

この制御ラインの作動は、その時点のバス・マスターに
よるのだが、語操作（１６ビット・データ）が現在進行
中であることを意味する。その時点のバス・マスターに
より該制御ラインの作動が否定された場合は、バイト操
作（８ビット）が現在進行中であることを意味する。該
制御ラインは、本質的には、アドレスを変更するもので
あり、従つてアドレス・バスに対するタイミング要求に
従うのがよい。総ての場合において、アドレス・バスは
、アクセスすべき記憶Ｍ位置のバイト・アドレスを指定
する。最下位のアドレス・ビット （ＡＯ）はバイト様
式においてアクセスすべき高位または低位のバイト・ア
ドレスを指定する。語アドレスは、偶数、即ちＡＯ＝０
であり、当該語の高位バイ１卜に対応する。ＡＯＢＴ−
ＷＤ動作 ００偶数８ビット．バイト（Ｄ７一 ＤＯ）（高バイト）にアクセスす る。

１ １０奇数８ビット・バイト（Ｄ７− ＤＯ）（低バイト）にアクセスす る。

×１６ビット・ワード（Ｄｌ５−ＤＯ） にアクセスする。

２． 総てのバイト．アクセス動作は、データをデータ・ライ
ンＤ７−ＤＯ上に配置する。

総ての語アクセスは、奇数バイトをＤ７−ＤＯ上に、偶
数バイトをＤｌ５−Ｄ８上に配置する。この制御ライン
は、メモリー．アクセスの２；みに関係するものであつ
て、Ｉ／０アクセスには全く影響を与えない。０ＰＡＣ
Ｋ（Ｌ） 演算承認信号であり、オープン・コレクタ制御ライン上
に発生する。

アドレスされたメ３Ｃモリー又はＩ／０ボートによるこ
の信号の発生は、関連の読取または書込操作が完了した
ことを意味する。ＢＰＲＩＮ．ＢＰＲＯ バス優先Ｉ／０信号であり、能動プルアツ３ｂプ、雛菊
花輪状のバス要求優先回路網上に発生する。

最上位優先装置は、そのＢＰＲＩＮラインを低位に引き
下げ、そのＢＰＲＯラインを次位優先装置のＢＰＲＩＮ
ラインに雛菊花輪状に接続する。ＢＰＲＩＮラインが低
ければ、ま４０た低い時に限り、どの装置もバスに要求
を発することができる。ＤＭＡサイクルの間、上位優先
装置がバスを要求するならば、現に使用している処理装
置は、該バスを放棄しなければならないということから
、そのＢＰＲＩＮラインを監視し続けなければならない
。上位優先装置は、そのＢＵＳＹラインに出力してその
能力を知らせる信号ＢＵＳＹの否定によつてその選択を
認識する。ＢＵＳＹ（Ｌ）バスが現在多忙であることを
示すためその時点で制御中のバス・マスターにより駆動
されるバス多忙信号であり、オープン・コレクタ上に発
生する。

ＢＵＳＹ信号は、その他の総てのバス．マスター．モジ
ュールが当該バスを制御するのを防止する。ＢＵＳＹ信
号は、ＢＵＳＣＬＫ信号と同期している。Ｍ［（Ｌ） 機械サイクル・ワン信号であり、ＴＣＰＵからのトリ・
ステート制御ライン出力に発生する。

この信号の発生は、命令実行の０Ｐコード命令取出しサ
イクルを示す。信号は、２バイトの０Ｐコードに対し２
度発生される。一般にＩＮＴＡと一緒のＭｌの発生は、
割込承認サイクルを示し、割込する装置は、データ・バ
ス上に割込ベクトルを置く。ＩＰＲＩＮ，ＩＰＲＯ 割込優先Ｉ／０信号であり、能動プルアップ、雛菊花輪
状割込優先回線網上に発生する。

最上位優先装置は、そのＩＰＲＩＮを低位に引き下げ、
またそのＩＰＲＯラインを次位優先装置のＩＰＲＩＮラ
インに接続する。割込状態は、雛菊花輪状の連係の確立
時間を得るためＭＩの発生中固定される。割込する装置
は、割込フラグを消去するＩ／０命令を確認するまで、
その優先順位を維持する。ＩＮＴＡ（Ｌ） 割込承認信号であり、ＴＣＰＵのトリ・ステート制御ラ
イン出力に発生する。

この信号は、現に割込している装置が、ＩＰＲＩＮ，Ｉ
ＰＲＯの雛菊花輪状の連係を介して優先権を与えられて
いる場合に限り、割込ベクトルをデータ・バスに送るよ
う該装置によつて使われる。

割込優先は、雛菊花輪状の連係を伝播、確立させるため
、ＩＮＴＡの発生に先立つＭｌの立上がり縁部によつて
固定される。ＮＭＩ（Ｌ） マスク不能割込信号であり、オープン・コレクタ制御ラ
イン上に発生し、ＣＰＵ入力及びエッジに感応する。

装置中の最上位優先割込である。ＮＭＩは、装置００６
６ヘツクス（Ｈｅｘ）への再始動によつて承認される。
優先下のＮＭＩを打消すことができるのは、５ＢＵＳＲ
Ｑだけである。ＩＮＴ−Ｖ（Ｌ） ベクトル化割込要求信号であり、オープ ン・コレクタ制御ライン上に発生し、ＣＰＵ入力及びレ
ベルに惑応する。

割込承認サイク１０ル中割込ベクトルを供給できる割込
装置により発せられる。ＩＮＴ−Ｐ（Ｌ） ボール（ＰＯｌｌ）割込要求信号であり、オープン・コ
レクタ制御ライン上に発生し、１５ＣＰＵの入力及びレ
ベルに感応する。

割込ベクトルを供給できない割込装置により発せられる
。割込承認サイクルはバス上に発せられず、ＣＰＵファ
ームウェアは、どの装置が割込んだかを決定するため全
ての種装置にポー２０リングしなければならない。ＢＣ
ＬＫ バス・クロック信号、即ちＴＣＰＵにより発せられ、バ
ス制御信号を同期化するため他のバス．マスター、モジ
ュールによつて利用さ２５れるトリ・ステート・クロッ
ク信号である。

ＰＯＷＥＲＯＮ（Ｌ）ＳＡＳ装置から制御ライン上に発
生するパワー・オン信号。

電源への、装置パワー・アップコマンド信号。３０ バッテリー バッテリー・ラインは、非遮断電力を必要とする装置に
よる利用のための＋１２ボルト非制御ラインである。

バッテリー充電装置は、電力制御モジュールの一体化部
分である。３ｂＡＣ０Ｋ（Ｈ） ＡＣ電力良好信号であり、電力供給制御論理回路によつ
て発せられ、緊急電力故障即ちパワー．フェイル・イン
ターラプトの情報を必要とするモジュールによつて監視
される。

４（ＤＣＯＫ ＤＣ電力良好信号であり、電力供給制御論理回路によつ
て発せられ、バッテリー電力によつてサポートされる装
置の分離を必要とするモジュールや、パワー・アップ時
に初期設定を必要とする全ての装置によつて監視される
。

．１ＮＥＣＬＯＣＫＴ ＣＰＵから発せられたクロック。

即ち、監視タイマー、ポーリング・タイム．クロック、
待機時間チェック、時刻クロックなどのようなリアル・
タイム低周波数の必要条件を満たすΠＬ互換性の出力で
ある。

ＪＯＷＥＲＯＦＦ（Ｌ） 装置のパワー・オフ命令信号であり、 ＴＣＰＵ若しくはその他のモジュールから発せられ、電
力供給制御論理回路によつて監視される。

この信号の発生は、電力の供給を停止させる。ＣＰＵの
詳細、バス仲裁論理回路、及び演算承認信号発生回路概
説 第２図は、ＴＣＰＵ２２のブロック図である。

ＥＣＰＵ２４は、後述の第６章で説明する点を除いてＴ
ＣＰＵ２２と殆んど同じである。機能上の主構成要素は
、８本のデータ・ライン、１６本のアドレス・ライン、
複数の制御ライン、及び種々のクロック並びに割込モジ
ュールを有する８ビットのマイクロプロセッサ６０であ
る。

望ましい実施例において、マイクロプロセッサ６０は、
モステツク（ＭＯｓｔａｋ）またはザイログ（ＺｌｌＯ
ｇ）により製造され、一般に販売されているＺ−８０Ａ
マイクロプロセッサである。

従つて、マイクロプロセッサ６０の内部動作は、当業者
にとつて極めて周知のものてあるから、本明細書中では
詳述しない。双方向８ビット・データ・バス６２は、バ
ッファー回路６４を介してシステム・バス２０と接続し
ている。

なお、第２図において、斜線（／）に隣接する数字は、
個別ビット・ラインの数を表わしている。データ・バス
６２はまた、電気的に切換可能なオンボードのランダム
・アクセス．メモリー（ＲＡＭ）６６とプログラム可能
読取専用メモリー（ＰＲＯＭ）とに接続している。

特定の実施例では、ＣＰＵモジュールは、９１１４ＲＡ
Ｍ（７）２Ｋバイトまで且つＩＫバイトのＰＲＯＭを８
個まで受容することが可能であるが、一度に使用できる
のは、１０の使用可能なセグメントのうち８つだけであ
る。図示の実施例では、７個の１ＫバイトＰＲＯＭ６８
と１個の１ＫバイトＲＡＭ６６とが使用されている。
５端末装置１０の動作は、マイクロプロ
セッサ６０が、オンボード論理回路からでもバスに連な
るモジュールからでも、メモリーからの命令並びに割込
信号への応答を実行する際に、主にマイクロプロセッサ
６０によつて初１０期設定される。

プログラム可能な論理アレー（ＦＰＬＡ）７０は、シス
テム全体の制御装置として働き、駆動装置７２を介して
マイクロプロセッサ６０の制御出力と同様に、システム
全体の全有意状態信号を受信する。次に、１５ＦＰＬＡ
７０は、ＣＰＵモジュールの動作を順序付けるための信
号を出力する。最高１メガ・バイトのメモリーについて
のアドレスを行なえるよう、システム・バス２０は、既
述のように、２０本のアドレス◆ライ２０ンを有する。

本発明では、マイクロプロセッサ６０の６４Ｋのアドレ
ス限界（その１６ビット●アドレス◆ラインによる。）
をシステム◆バス２０の１メガバイト能力に変換するメ
モリー管理方式を採用した。

メモリー・マ２５ノブ用のＰＲＯＭ７４を使つて、マイ
クロプロセッサ６０の高位アドレス●ラインをシステム
・バス２０のアドレス・ラインの高位７アドレス●ビッ
トに翻訳する。更に、メモリー◆マップ用のＰＲＯＭ７
４は、マイクロプロ３θセッサ６０によつて要求された
アドレスがＣＰＵと同じボード上にあるか否か、即ち、
ＰＲＯＭ６８またはＲＡＭ６６が選択されたか否か、ま
たは当該アドレスがオフボードでありシステム・バス２
０に連なるものか否かを３５決定する１ビットを含む専
用ボード選択ラインを具備する。

このラインに０ＦＦＢ０ＡＲＤという記号を付すことに
する。オフボード・メモリー要求を検知した場合、マイ
クロプロセッサ６０は、バス・インターフェース７６４
０内のＣＰＵアクセス論理にシステム●バス２０のアク
セスを得させるため、システム制御としてのＦＰＬＡ７
Ｏによつて待機状態に置かれる。マイクロプロセッサ６
０の低位アドレス・ラインＺＡ７−０は、駆動装置７８
を介してシステム・バス２０と結合し、他方、マイクロ
プロセッサ６０のアドレス●ラインＺＡｌｌ−８及びメ
モリー・マップ用の ＰＲＯＭ７４の出力ＭＡｌ８−１２から成る最終展開高
位アドレス・ビットは、駆動装置８０を介してシステム
・バス２０と結合する。

オンボードＩ／０ボート（以後、内部１／０素子と呼ぶ
）を支持するため、ＣＰＵモジュールは、Ｉ／０マップ
用のＰＲＯＭ８２及び１／Ｏ読取・書込用のデコーダ８
４を用いる。

Ｉ／０マップ用のＰＲＯＭ８２は、入力としてマイクロ
プロセッサ６０から低位のアドレス・ラインを受容し、
１）内部１／０ボート、２）オフボードＩ／０ボート、
３）内部ボートの群番号、４）内部ボートのボート番号
を指定するため、ＦＰＬＡ７Ｏ（ＥＸＴＬｌ／Ｏ経由）
とデコーダ８４に出力を供給する。システム制御装置と
してのＦＰＬＡ７Ｏは、バス・インターフェース７６が
活動しているかどうかを決定する内部／オフボード情報
を受ける。群番号及びボート番号の出力信号は、デコー
ダ８４によつて受信され、該デコーダ８４は、内部ハー
ドウェアＩ／０素子のレジスタのためのレジスタ・スト
ローブ信号を発する。Ｉ／０マップ用にＰＲＯＭ８２を
使用することにより、いずれのアドレスも、ＰＲＯＭの
再プログラムはさておき、実際のハードウェアの変更を
必要とせずにＣＰＵモジュール上のハードウェア●レジ
スタに割当てられる。ＣＰＵ回路ボードに取付けられた
ハードウェアＩ／０レジスタは、コマンド．レジスタ８
６、制御レジスタ８８、誤りレジスタ９０、割込ベクト
ル・レジスタ９２、並列のキーボード・インターフェー
ス●ボート９４、並列のプリンタ・ボート９６、及び状
態レジスタ９８を含む。

これらレジスタのそれぞれは、内部双方向のデータ・バ
ス１００及びバッファー回路１０２を介してマイクロプ
ロセッサのデータ・バス６２と繋がる。メモリー・マッ
プ用のＰＲＯＭ７４もまた、オンボードメモリーのフィ
ールド●デコーダ１０４と結合する選択ラインに繋がる
。

フィ−ルド・デコーダ１０４への制御入力信号がオンボ
ード・メモリーの動作を指示する（例えば、０ＦＦＢ０
ＡＲＤが偽りである）場合、メモリー・マップ用のＰＲ
ＯＭ７４の３本の入力ラインの信号が復号され、その結
果、適当５なＲＡＭ６６またはＰＲＯＭ６８が起動状態
となる。オンボード動作において、ＰＲＯＭ７４からの
他の２本のラインは、メモリー・タイピング・ブロック
１０６に接続され、該メモリー・タイピング・ブロック
１０６は、１０ＲＡＭ６６か又はＰＲＯＭ６８が選択さ
たか否か示す信号を発する。当業者にとつて周知のよう
に、共用のＲＡＭ及びＰＲＯＭに対するアクセス時間は
、異なるＣＰＵ遅延時間を必要とする故に多少異なる。
メモリー・タイピン１５グ・ブロック１０６からのＲＡ
Ｍ及びＰＲＯＭ選択出力信号は、システム制御である。
ＦＰＬＡ７Ｏの入力信号として利用される。

ＦＰＬＡ７Ｏからの４本の出力ライン１０８は、２重の
目的を果たす。ＦＰＬＡ７Ｏの入力２０ＷＡＩＴＩＮＧ
が誤りであることにより形成される命令の初期において
、出力ライン１０８は、ＲＡＭ６６及ひＰＲＯＭ６８に
対しアクセス時間遅延を、あるいは代わりに、オフボー
ド動作の時間にバス時間切れ遅延を齋す。

ア２！クセスすべきメモリーのタイプに従い、ＦＰＬＡ
７Ｏの出力ライン１０８は、予め定められたカウント信
号を待機状態・バス時間切れの論理装置１１０にロード
する。

これにより、マイクロプロセッサ６０は、ＦＰＬＡ７Ｏ
３ｌの入力に連なる信号ＣＮＴＤＮによつて示されるよ
うにロードされたカウント時間が経過するまて待機状態
に置かれる。メモリーマップ用のＰＲＯＭ７４からＦＰ
ＬＡ７Ｏへの信号ＯＦＦＢＯＡＲＤによつて示され３．
るオフボード・メモリー動作の場合、ＦＰＬＡ７Ｏは、
バス●インターフェース７６にバス要求信号ＲＱＢＵＳ
を発する。

ＣＰＵがシステム・バス２０の制御を得るに適切である
か否かはバス状態受信装置１１２への入力信号で４識別
されるが、適当であると判断された場合は直ちに、バス
・インターフェース７６は、バスが制御下にあることを
示すため、バス制御の駆動装置１１４にＢＵＳＹ信号を
出力させる。バス・インターフェース７６によるＢＵＳ
Ｙ信号は、ＦＰＬＡ７Ｏへの入力 ＦＰＬＡＭＯＤに再結合され、ＦＰＬＡ７Ｏは、出力ラ
イン１０８が今やバッファー回路１１６を通つてシステ
ム●バス２０にコマンド信号を供給するように、その動
作モードを変える。

オフボード従属モジュールは、当該モジュールが特定コ
マンドの演算を完了するのに必要な時間に関連した所定
時間遅延後、演算承認信号０ＰＡＣＫを出力する。バス
・インターフェース７６は、演算承認信号がシステム・
バス２０を介して受信されない限り、バス終了信号即ち
ＢＵＳＤＯＮＥ信号を出力しない。従つて、ＦＰＬＡ７
Ｏが、バス●インターフェース７６からのバス終了信号
ＢＵＳＤＯＮＥを受信しないうちに、バス時間切れの論
理回路１１０からのカウント完了信号ＣＮＴＤＮを検知
した場合には、誤り状態が検知されたことになる。

割込制御論理装置１１８は、検知された入力状態に基づ
いて標準割込信号１ＮＴまたはマスク不能割込信号ＮＭ
Ｉを出力する。

内部割込論理装置１２０は、割込の基点を決定する。ク
ロックと初期設定の駆動装置１２４は、マイクロプロセ
ッサ６０に対し所要クロック・リセット信号を出力する
。

プロセッサ間の通信論理装置１２６は、 ＴＣＰＵ２２と、ＥＣＰＵ２４の相互連絡方法を制御す
る。

なお、この通信論理装置１２６の詳細については、第５
章でより詳細に説明することにす発明の詳細な説明 第３図以下の詳細図についても、同一構成部分の参照に
際しては、できる限り、第２図のブロック図で使用した
のと同じ参照符号を使用することにする。

図中、略号の上にある横線（例えば、０ＦＦＢ０ＡＲＤ
）は、ゼロ論理レベルが真の状態であることを示すもの
とする。第３図について説明すると、ＰＲＯＭ６８は、
７つの異なるセグメント６８−０乃至６８−６から成り
、各セグメントは、１Ｋ×８メモリーから成つている。

ＰＲＯＭのセグメントは、２７０８ＥＰＲ０Ｍのような
消去可能、プログラム可能読出専用メモリーであるのが
好ましい。ＲＡＭ６６は、ＩＫ×８のスタツチツク・メ
モリー６６−０を構成する２つの９１１４から成つてい
る。高位アドレス・ラインハ１０一臥１５ は、メモリー・マップ用のＰＲＯＭ７４の入力部と接続
している（第３Ｃ図）。

このＰＲＯＭｌ４は、テキサス番インスツルメント製の
７４Ｓ４７１のような２５６×８ビット読出専用メモリ
ーである。

この外に設けたＰＷＲＵＰ及びＥＣＰＵと称する２本の
状態ラインは、ＴＣＰＵパワーアップ・モード、ＴＣＰ
Ｕシステムｅモード、ＥＣＰＵパワーアップ・モード、
及びＥＣＰＵシステム・モードという異なるモードのた
めに異なるマッピングを実行できるようにする。マイク
ロプロセッサ６０の１６本のアドレス・ラインのうち６
本に接続していることにより、メモリー・マップ用のＰ
ＲＯＭ７４は、マイクロプロセッサ６０の６４Ｋアドレ
ス領域の各１Ｋセグメントに対し独得な組合せの出力信
号を発することができる。

このＩＫセグメント方式は、ＰＲＯＭ７４及び関連フィ
ールド・デコーダ１０４（第１０図参照）に、サイズが
ＩＫまたはそれ以上の８つの異なるメ，モリー魯セグメ
ントの各々に対して異なるＰＲＯＭ（６８−０乃至６８
−６）またはＲＡＭ６６−０を選択させるために用いら
れる。

従つて、フィールド、デコーダ１０４を構成する簡単な
ワン・オブ・エイト・デコーダを使うことによつて、オ
ンボード・メモリーは、８つの異なる装置に限定される
。但し、これらの装置は、下記のいずれかの組合せであ
るのがよい。

即ち部品番号２７０８×ＩＫ×８ＥＰＲ０Ｍ，２７１６
２ＫＸ８ＥＰＲ０Ｍ，または９１１４１Ｋ×８スタティ
ックＲＡＭである。オンボードまたはオフボードのどの
メモリー・セグメントにアクセスすべきか否かは、ＰＲ
ＯＭ７４からの単一ビット、即ち０ＦＦＢ０ＡＲＤ出力
信号により判別される。

本実施例では、論理的低レベルが真値を示す。０ＦＦＢ
０ＡＲＤ（Ｌ）ラインが偽であれば、即ち論理１であれ
ば、フィールド・デコーダ１０４が能動化され、オンボ
ードの選択されたメモリー・セグメントは、フィールド
・デコーダ１０４の選択入力を供給するＰＲＯＭ出力ラ
インＭＡｌ６，ＭＡｌ７、及びＭＡｌ８によつて決定さ
れる。

オンボード動作に対するＰＲＯＭ７４の出力バイトは、
下記の表Ｈに定義されている。従つて、フィールド・デ
コーダ１０４は、ワン争オブ・エイト・ビット―デコー
ダであるが、これで、メモリー・マッピング出力ライン
ＭＡｌ６乃至ＭＡｌ８によつて供給されるコードに基づ
いて７個のオンボードＰＲＯＭセグメント（６８−０乃
至６８−６）の１つかＲＡＭセグメント６６−０を選択
的に能動状態にする。

マップ用のＰＲＯＭ７４の出力ラインＭＡｌ４及びＭＡ
ｌ５は、ＦＰＬＡ７Ｏに信号を供給し、その結果ＦＰＬ
Ａ７Ｏは、ＲＡＭまたはＰＲＯＭ演算の完了に要するア
クセス時間に依存して、待機状態及びバス時間切れの論
理装置１１０に出力ライン１０８を介して適正カウント
信号をロードすることができる。

ＰＲＯＭ７４の０ＦＦＢ０ＡＲＤラインが真、即ち論理
値０である時間、オフボード・メモリーの位置は、マイ
クロプロセッサ６０のアドレス●ラインハ０乃至ＺＡｌ
ｌとメモリ５一・マップ用のＰＲＯＭ７４の出力ライン
ＭＡｌ２乃至ＭＡｌ８とにより指定される。

この状態において、ＰＲＯＭ７４の出力バイトは下記の
表■により定義される。 表 ■
ＩＣオフボードＭＡｌ８ＭＡｌ７ＭＡｌ６Ｏ
ＭＡｌ５ＭＡｌ４ＭＡｌ３ＭＡｌ２オフボード オフボ
ードに関しては、マイクロプロセッサ６０が１２ビット
のアドレスを、メモリー●Ｅマップ用のＰＲＯＭ７４が
７ビットを供給することに注意されたい。

この合計１９ビットのアドレスは、５１２Ｋバイトまで
のメモリーの選択を許容する。この実施例では、２０本
あるシステム◆バス２０のアドレス・ラインを必ず２（
しも全部使用するわけではない。なぜなら、ＣＰＵモジ
ュールがアドレス◆ラインＡｌ９を制御せず常に論理値
１に保持するからである。もしもＣＰＵがこのアドレス
・ラインを使用するとしたら、最高１メガバイトまでの
２メモリーをアドレスすることができるだろう。

もちろん、マイクロプロセッサ６０の限定された１６本
のアドレス・ラインは、６５５３６個の別個アドレスの
１つしか指定できないから、該マイクロプロセッサ６０
は、５１２Ｋア３ドレスを一度に使用し得ない。しかし
乍ら、ＴＣＰＵ２２やＥＣＰＵ２４のような多重ＣＰＵ
モジュールは、システム・バス２０に連なる総ての異種
メモリー◆セグメントにアクセスすることができる。更
に、これらの多重ＣＰＵ玉モジュールは、本発明の特徴
の１つに基づくプロセッサ間通信回線網の場合と同様、
これらのセグメントの幾つかに共通にアクセスすること
もできる。なお、当業者にとつて明白な事実であるが、
メモリー・マップ用のプロ・グラム可能読出専用ＰＲＯ
Ｍ７４の代わりにランダム・アクセス・メモリーを使用
するならば、マイクロプロセッサ６０は、そのアドレス
・ラインが１６本に限定されているにも拘わらず、確実
に１メガバイトのメモリーにアクセスすることができる
。システム・バス２０の源に対するマイクロプロセッサ
６０からのアクセスは、第４図に詳示してあるバス・イ
ンターフェース７６によつて制御される。

バスの制御を得るための信号ＲＱＢＵＳは、マイクロプ
ロセッサ６０からの現下のアドレス◆ラインがオフボー
ド・メモリーまたはＩ／０位置を指示した場合に、シス
テム制御装置としてのＦＰＬＡ７Ｏから供給される。

既述のように、この条件は、論理的に真である０ＦＦＢ
０ＡＲＤ信号によりメモリー・マップ用のＰＲＯＭ７４
で検知される。ＲＱＢＵＳの発生後、バス●インターフ
ェース７６は、以下の工程を通つて順序付けを行なう。

ＦＰＬＡ７Ｏからライン１２８上に供給されたＲＱＢＵ
Ｓ信号は、ゲート１３０を介してＪＫフリップ・フロッ
プ１３２送られる。ＪＫフリップ・フロップ１３２は、
バス・クロック信号ＢＣＬＫからクロック同期信号を受
取ると状態を反転する。ＪＫフリップ・フロップ１３２
の高いＱ出力は、ゲート１３４を介してバス優先出力ラ
インＢＰＲＯを高レベルとし、低位優先装置に対するバ
ス・アクセスを拒絶させる。ＪＫフリップ・フロップ１
３２のＯ出力は、ゲー口３６に接続し、システム●バス
２０にバス要求信号ＢＵＳＲＱを供給する。

システム・バス２０が活動していない時、ライン１３８
上のＢＵＳＹ信号の状態は偽となる。仮にバス・インタ
ーフェース７６が従属モジュール内に配置されていると
したら、直前までシステム・バス２０を使用していたモ
ジュールが終了するや否や、該バス・インターフェース
７６は、該モジュールのバス優先ライン入力ＢＰＲＩＮ
を真値を示す低レベルに行かせるように、そのバス優先
ラインＢＰＲＯを取り消す。しかし、ＴＣＰＵ２２は最
上位優先装置であるから、そのバス優先入力ラインは常
に論理値０レベルに固定されている。ＢＰＲＩＮが真状
態でのバス優先信号は、ゲート１４０に送られ、その後
ゲート１４２でＢＵＳＹ信号によりゲートされる。次続
のバス・クロック信号時にＢＵＳＹＦＦのフリツプ・フ
ロップ１４４は、その状態を変えてそのＱ出力を高レベ
ルとし、このＱ出力は、ゲート１４６で反転されてシス
テム・バス２０に真の信号即ち論理的低値のＢＵＳＹ信
号を伊給する。この過程の概略タイミング図を第７図に
示した。ＴＣＰＵ２２がシステム会バス２０へのアクセ
スを行なつていない間、ＦＰＬＡ７Ｏ（第３図）は、入
力ラインＦＰＬＡＭＯＤによつて決定される１つのモー
ド状態にある。

このモードでは、出力ラインＭＲＤ，ＭＷＴ，ＩＲＤ，
及びＩＷＴは、第５図に詳細に示されている待機状態バ
ス時間切れ論理装置１１０に特定のカウント信号を供給
する。ＦＰＬＡＩＯは、入力信号として次の表Ｎに示す
信号を受けとる。

上記入力から、ＦＰＬＡ７Ｏは、システム・バス２０の
アクセス順序付けと、オンボード・アクセス時間若しく
はオフボード・バヌ時間遅延のカウントアウトとを制御
するたＶに必要な出力信号を発する。

ＦＰＬＡＩＯの圧力信号は、次の表Ｖに記載の通りであ
る。マイクロプロセッサ６０のシーケンスの 間、ＦＰＬＡ７Ｏは、出力ＭＲＤ，ＭＷＴ，ＩＲＤ及び
ＩＶ／Ｔから２つの異なる機能を供給するために多重化
される。

入力ＷＡＩＴＩＮＧか偽であることにより形成される命
令の初期相では、これらの出力が、局在するＲＡＭ６６
またはＰＲＯＭ６８に対するアクセス時間遅延、または
オフボード・アクセスのためのバス時間遅延を与える。

なお、入力信号の或る組合せによつて決定されるのだが
、それが発せられる場合、該アクセスは内部１／０サイ
クル５であり、遅延は必要とされない。ＥＸＴＬｌ／０
，ＥＸＴＩＮＴ，０ＦＦＢ０ＲＤがいずれも発せられな
い場合、ＦＰＬＡ７Ｏは、そのＲＡＭ及びＲＰＯＭの入
力に問合せて、これらのメモリーのうち１つがアクセス
を受けてい１０るかどうかを確認する。

ＲＡＭかＰＲＯＭのいずれかが、アクセスされているな
らば、問合せ中の当該ＦＰＬＡ出力は、アクセスされて
いる特定メモリーのアクセス時間に適したカウント値を
与える。このカウント値は、カウン１５夕１５０にロー
ドされる（第５図参照のこと）。

カウンタ１５０へのロード後、ＦＰＬＡ７Ｏは、カウン
タ１５０が内部に保持する特定カウント値からカウント
・ダウンし始めるようにフリップ・フロップ１５２の状
態を変２０えさせるラインＺＷＡＩＴ上の真信号によつ
て示される待機状態にマイクロプロセッサ６０を置く。
一担カウンタ１５０がタイム・アウトすると、該カウン
タ１５０は、ＦＰＬＡ７Ｏの入力に信号ＣＮＴＤＮを供
給する。その時、２５ＦＰＬＡ７０は、マイクロプロセ
ッサ６０を待機状態でなくすることによつてこれに応答
する。ＦＰＬＡ７Ｏに印加される０ＦＦＢ０ＡＲＤ入力
信号の状態により決定されるオフボード動３０作の場合
、汎用の出力ライン１０８は、カウンタ１５０にバス時
間切れ遅延を与える。

本実施例では、バス時間切れ遅延は、約８マイクロ秒で
あるが、これは、従属モジュールの１つが特定のどんな
演算でも完了し得る最大３５可能時間に選定されている
。また、第４図について説明すると、バス●インターフ
ェース７６がシステム・バス２０上にＢＵＳＹ信号を発
する部位まで進行している場合、フリップ・フロップ１
４４のＱ出力は、ゲート１５４θ６の状態を変えさせる
。ゲート１５６の出力は、ＦＰＬＡ７ＯをラインＦＰＬ
ＡＭＯＤで指示される第２モードへと切換えさせる。フ
リップ・フロップ１４４のＱ出力はまた、フリップ・フ
ロップ１５８及び同１６０の状態をも制御する。

出力信号ＬＡＴＥＢＵＳＹ及びＢＵＳＣＤＥＮは、ゲー
ト１５６の出力信号ＤＢＥＮと同様に、アドレス駆動装
置７８，８０、データ駆動装置たるバッファ回路６４、
コマンド駆動装置であるバッファー回路１１６をして、
バス書込サイクルに対して第８図にバス読取サイクルに
対して第９図に示したタイム●シーケンスでシステム●
バス２０上にそれぞれアドレス信号、データ信号、及び
コマンド信号を置かせるために協働する。

しかし、これに先立つて、バス●インターフェース出力
ラインＢＵＳＲＱは、Ｋ入力がフリップ・フロップ１４
４のＱ出力と接続しているフリップ・フロップ１３２の
状態の変化によつて低くなる。さて、第５図について説
明すると、バスがアクセスされた場合、カウンタ１５０
は、ゲート１６２を介して能動化され、従前モードにお
いてＦＰＬＡ７Ｏによりロードされたバス時間切れ遅延
カウント値からのカウントダウンを開始する。

ゲート１６２は、ＡＮＤゲート１６３若しくはＡＮＤゲ
ート１６５が能動化された時は何時でも０Ｒゲート１６
２が能動化されるというＡＮＤ／０Ｒ反転ゲートである
。オンボード◆メモリー・アクセスの間、オンボード演
算中にシステム●バス２０へのアクセスが行なわれない
ことによりＲＱＢＵＳ入力（インバータ１６７で反転さ
れている）が真となることがないため、．ＡＮＤゲート
１６３は、フリップ・フロップ１５２の、Ｏ出力信号（
ＷＡＩＴＩＮＧ）が高レベルである限り４メガヘルツの
クロック速度で能動化される。フリップ・フロップ１５
２のＯ出力は、以上ＺＩＯＬＱ及びラインＺＭＲＥＱ上
の低レベル信号によつて示されるようにマイクロプロセ
ッサ６０が遊休状態にある時、常時低レベルである。従
つて、カウンタ１５０は、該カウンタ１５０のロード入
力ＬＮに結合されたフリップ●フロップ１５２の低いＯ
出力にり、ライン１０８上のカウント信号をロードされ
る。マイクロプロセッサ６０がＩ／０またはメモリー動
作を開始すると、ＺＩＯＲＱまたはＺＭＲＥＱは、高い
レベルとなつてフリップ●フロップ１５２をセットする
。その後間もなくして、ＦＰＬＡ７Ｏは、低時間状態の
ＡＩＡＩＴ信号を発する。

フリップ・フロップ１５２の出力は、次続の心４クロッ
ク信号を受取るとすぐにその状態を変える。その時、フ
リップ・フロップ１５２のＯ出力は、高レベルとなり、
これによつてライン１０８上の最終カウンタ１５０にロ
ックする。ＷＡＩＴＩＮＧライン上の高レベルは、次続
仙４ク罎ンク信号受信によりゲート１６３を起動し、よ
つてゲート１６２も起動する。

ゲート１６２は、カウンタ１５０のカウント・プロセス
を開始するように制御するカウタ１５０のクロック入力
と接続している。本実施例では、カウンタ１５０は、製
品番号７４ＬＳ１９１の，製品である。カウンタ１５０
がゼロまでカウントダウンした場合、カウンタ１５０は
ＦＰＬＡ７Ｏにカウント終了信号ＣＮＴＴ）Ｎを供給す
る。

オフボード動作の場合には、カウンタ１５２０がバス時
間切れ遅延をロードされる点と、カウントを能動化する
ゲート１６２が、バス◆アドレス能動化信号ＬＡＴＥＢ
ＵＳＹと２メガヘルツ・クロック信号のＡＮＤ演算並び
にＷＡＩＴＩＮＧ信号により能動化される点とを２−除
き、同じ基本シーケンスが待機状態及びバス時間切れ論
理装置１１０で発生する。

このようにして、システム・バス２０が一旦アクセスさ
れ、従前ロードされたバス時間切れ遅延だけ経過すると
、カウンタ１５０はその力３Ｃウント●プロセスを開始
する。通常の動作条件下では、アドレスされた従属モジ
ュールがシステム◆バス２０上に演算承認信号０ＰＡＣ
Ｋを発する。

第６図は、従属モジュールで使用できる演算承認信号発
生回３５路１７１の１実施例を示している。演算承認信
号発生回路１７１は、システム・バス２０のアドレス・
バスに接続したデコーダ１６４を含む。アドレスを復号
するとデコーダ１６４は、ＡＮＤゲート１６６に選択信
号４０（ＳＥＬＥＣＴ）を発する。

全体を参照符号１６８で示したシステム●バス２０上の
複数のバス・コマンドのいずれかを受信次第、ゲート１
７０は、ゲート１６６の別の入力に信号を供給する。従
属モジュールが特定コマンドによる演算を完了するのに
要する時間に関連した所定時間経過後、コマンド遅延回
路１７２は出力信号ハＤＤＬＹを出力する。コマンド遅
延回路１７２の細部は、各従属モジュール毎で異なるが
、その実施形態は当業者にとつて明白なものである。コ
マンド遅延回路１７２による時間を経過すると、該コマ
ンド遅延回路１７２は、出力がＡＮＤゲート１６６に繋
がるフリップ・フロップ１７４をセットする。ＡＮＤゲ
ート１６６は、フリップ・フロップ１７６に出力信号を
与える。次に、フリップ・フロップ１７６の出力は、次
のバス・クロック信号ＢＣＬＫの際に高レベルとなり、
ここでの例ではＴＣＰＵ２２のような源の装置にシステ
ム・バス２０を介して演算承認信号０ＰＡＣＫを送り返
す。ＬＥＤｌ７８は、保守の操作員がシステム・エラー
の原因箇所を確認する際助けとなるように０ＰＣＫ信号
の状態を指示する。メモリー読取動作またはＩ／０読取
動作中に従属モジュールからのデータをシステム・バス
上に置くために、ゲート１８０及び同１８２のような部
材を設けてある。再び第４図に戻ると、システム・バス
を介して従属モジュールから送られた演算承認信号は、
バス・インターフェース７６のフリップ・フロップ１８
４セットする。

フリップ・フロップ１８４のＯ出力信号とフリップ・フ
ロップ１８６のＱ出力信号とは、ゲート１８８にＢＵＳ
ＤＯＮＥ信号を出力させ、このＢＵＳＤＯＮＥ信号は、
システム制御装置であるＦＰＬＡ７Ｏに送り返される。

再び第５図を参照するが、総てが通常の動作通りに進行
する楊合、該ＢＵＳＤＯＮＥ信号は、カウンタ１５０の
時間切れにより待機状態及びバス時間切れ論理装置１１
０から供給されるカウント終了信号ＣＮＴＤＮの前にＦ
ＰＬＡ７Ｏによつて受信されるだろう。もしそうならば
、ＦＰＬＡ７Ｏは、バス要求信号ＲＱＢＵＳを取り消し
それはフリップフロップ１３２の状態を変えそのバス優
先ラインＢＰＲＯの主張を取り消させる。取り消された
ＲＱＢＵＳ信号は、フリップ●フロップ１８６をセット
する。このようにして、フリップ●フロップ１８６のＯ
出力は、コマンド駆動装置能動化信号ＢＵＳＣＤＥＮ及
びデータ・バス能動化信号ＤＢＥＮを取消させる。次に
、もはやゲート１６６（第６図）がコマンドを受信して
いないので、従属モジュールは、その０ＰＡＣＫ信号を
取消す。この５停止しているゲート１６６は、フリップ
●フロップ１７６をクリアし、もつてその０ＰＡＣＫ出
力信号を取消させる。

演算承認信号が取消されると、バス・インターフェース
７６のフリップ●フロップ１８１０４（第４図）は、ゲ
ート１８９が能動化されるように状態を変える。

その結果、フリップ◆フロップ１４４は、アドレス駆動
装置能動化信号ＬＡＴＥＢＵＳＹをフリップ●フロップ
１５８を介して取消させている状態を変え１５る。

システム・バス２０を渡つての制御の放棄は、フリップ
●フロップ１５８のＱ出力部と接続しているゲート１９
２を介してＢＵＳＹ信号を取消すことによつて為される
。なお、ＢＵＳＹ信号の取消しは、バス優先ライン信号
２ＣＢＰＲ０１アドレス能動化信号ＬＡＴＥＢＵＳＹｌ
データ能動化信号ＤＢＥＮｌ制御装置能動化信号ＢＵＳ
ＣＤＥＮｌ及び演算承認信号０ＰＡＣＫに関し取消され
らるべき最終バス・ラインであることに注意されたい。
もしも、従属装置が２ｊコマンドに応答してその演算承
認信号を出力し、コマンドの取消後に該演算承認信号を
取消さないならば、バス・サイクル中にバスの「ハング
（Ｈａｎｇ）ョ状態が発生するだろう。この場合、当該
従属モジュールの演算承認を３（示すＬＥＤｌ７８（第
６図）及ひＣＰＵ（７）ＢＵＳＹ信号を示すＬＥＤｌ７
９（第４図）は、発光し続け、し（ス・ハングョ状態が
存在することと、その特定従属モジュールとプロセッサ
とに問題が生じていることとを操作員に知ら３せる。一
旦ＦＰＬＡ７Ｏがバス要求ラインＲＱＢＵＳを取消すと
、マイクロプロセッサ６０はもはやバス●アクセス動作
に関与しないということを理解することが重要である。

マイクロプ４口セッサ６０は早期にシステム・バス２０
と遮断されるから、バス・インターフェース７６のバス
●アクセス●サイクルの終了に先立つて別のサイクルを
要求することが可能となる。このようにして、フリップ
●フロップ１８６は、新動作開始に先立つて旧動作を終
了させるためアドレスの相を区別する１新サイクル／旧
サイクルョ固定装置として機能する。

しかし、マイクロプロセッサ６０及びシステム制御装置
たるＦＰＬＡ７Ｏの観点から、バス・アクセスの動作は
、バス要求信号ＲＱＢＵＳに応答するＢＵＳＤＯＮＥ信
号の帰還によつて限定される。

バス●インターフェース７６からのＢＵＳＤＯＮＥ信号
に先立ち待機状態及びバス時間切れ論理装置１１０から
カウント終了信号ＣＮＴＤＮが発生した場合、ＦＰＬＡ
７Ｏは、その出力ラインの１つにＳＥＴＡＢＯＲＴ信号
を出力する。

第１２図に示すように、このＳＥＴＡＢＯＲＴ信号は、
フリップ●フロップ２００を切換える。

従つて、フリップ・フロップ２００の間出力は、バス時
間切れ状態ビット信号ＢＵＳＴＯを誤りレジスタ９０に
印加する。第１２Ｃ図の下部に示すように、このバス時
間切れ状態ビット信号ＢＵＳＴＯは、マスク不能割込信
号ＮＭＩをマイクロプロセッサ６０に送る。マスク不能
割込信号ＮＭＩに応答して、マイクロプロセッサ６０は
、すぐに、誤りレジスタ９０を読取る割込みサービス・
ルーチンに入る。バス時間切れ信号ＮＭＩまたはいずれ
かのＮＭＩが検知されると、マイクロプロセッサ６０は
、ＴＣＰＵ２２のプログラム・カウンタの現存内容をス
タック、例えばＲＡＭ６６のスタックに格納する。この
ようにして、本発明装置では、誤り状態の検知以前に実
施される筈であつた演算を記録し、従つて、誤りを訂正
または記入するために多種多様のユーザー・プログラム
化割込サービスを実施できるようにする。ベクトル化割
込論理回路 従属モジュールのあるもの、具体的には、デイスケツト
制御装置３８、局地中央群インターフェース２８、及び
遠隔通信インターフェース３２は、ベクトル化割込機能
を備えている。

第１３図は、これらのモジュールに装備されたベクトル
化割込論理回路の１実施例を示している。また、第１４
図は、本発明の教示に従つて実施されたバス割込承認サ
イクルのタイミング図である。まず。

第１３図について説明すると、ベクトル化割込論理回路
２１０は、ベクトル化割込機能を有する他のモジュール
と雛菊花輪状に結合された割込優先ライン２１２を含む
。従つ、入力１ＰＲＩＮは先行のモジュールの出力と結
合し、出力１ＰＲ０は優先順位の低い次続のモジュール
の入力と接続している。割込優先ライン２１２が論理値
ゼロ．レベルであれば他の従属モジュールはその時点で
ベクトル割込過程中にないということと、ＩＮＩＡコマ
ンドの検知に際しベクトル化割込サイクルを実施するこ
とが特定従属モジュールにとつて好機であるということ
を意味する点で論理値のゼロ・レベルが真状態であるこ
とに注意すべきである。 Ｊバス割込サ
イクルは、ベクトル化割込を要求する信号ＲＱＶＩを発
する従属モジュールによつて開始される。このＲＱＶＩ
信号は、非同期割込状態記憶装置として機能するフリッ
プ・フロップ２１４のＤ入力に印加される。フリップ●
フ２口ノブ２１４のＣ入力に現われる適当なりロック信
号によりクロックされた後、高いＱ出力は、ベクトル化
割込要求信号１ＮＴ−■を発するインバータ２１６を介
してシステム・バス２０に接続される。第３図に戻つて
説明すると、こ２．のベクトル化割込要求信号１ＮＴ−
Ｖは、システム・バス２０を経てライン２１８で受信さ
れ、マイクロプロセッサ６０の割込信号１ＮＴを生じさ
せる。該ベクトル化割込要求信号１ＮＴ−Ｖは、３ＣＦ
ＰＬＡ７０に接続しているフリップ・フロップ２２８を
セットする。

フリップ・フロップ２２８のＯ出力は、システム・バス
２０上に割込承認信号１ＮＴＡを発する駆動装置２３０
を介してシステム・バス２０を経てベクトル化割込論理
３５回路２１０に戻る。該割込承認信号１ＮＴＡは、機
械クロック信号ＭＩの発生後所定時間経過するとＴＣＰ
Ｕ２２から出力される。再び第１３図について説明する
と、インバータ２２２による反転後の機械クロック信号
ＭＩ４Ｏの立上がりエッヂは、割込のフリップ・フロッ
プ２２４をクロックする働きをする。

フリップ・フロップ２２４のＤ入力は、割込要求信号の
初期発生時の先行セッティングにより高レベルにあるフ
リップ●フロップ２１４のＱ出力と接続しているため、
優先フリップ・フロップ２２４のＱ出力は、今や高レベ
ルとなる。ラインＩＲＦＦ上の高レベルは、優先ゲート
２２６を能動化し、論理値１即ちラインＩＰＲＯを高出
力に形成させる。従つて、該要求信号を発する従属モジ
ュールが最上位優先装置である場合、当該花輪を形成す
る他の総てのモジュールではその割込優先ライン２１２
が論理値１レベルとなり、これによつてより上位の優先
装置が割込要求を主張していることを示す。機械クロッ
ク信号ＭＩでフリップ・フロップ２２４をクロックする
ことにより、当該雛菊花輪状の優先回路は安定化される
。ゲート２３２は、一緒にＡＮＤ演算される複数の入力
を有する。

第１の入力は優先フリップ・フロップ２２４からの信号
１ＲＦＦであり、第２の入力は割込優先ライン２１２上
の信号レベルの反転信号であるＭＹＰＲＩＯＲＩＴＹ信
号であり、第３の入力は信号ＭＩの反転信号であり、第
４の入力はインバータ２３４で反転された割込承認信号
１ＮＴＡである。，ＡＮＤゲート２３２の出力は、０Ｒ
ゲート２３６を介してバッファー回路２３８の能動化入
力部（ＥＮ）と結合される。能動化状態時にバッファー
回路２３８は、ラッチ回路２４０の内容をシステム・バ
ス上に送る。ラッチ回路２４０は、装置全体の始動時に
予めロードされたマルチビット・データ語を保持する。
ラッチ回路２４０のデータ・ベクトルは、ＴＣＰＵ２２
によつて読取られ且つ割込モジュールからのベクトルと
関連した命令を該ＴＣＰＵ２２に実行させるような情報
を貯蔵しているのが望ましい。換言すれば、ベクトル化
割込サイクル中にシステム・バス２０に置かれたベクト
ルは、ＴＣＰＵ２２を該ベクトルに関連する所定のメモ
リー位置までジャンプさせ、そこで、該ＴＣＰＵ２２が
割込装置にサービスするための命令から始まる割込サー
ビス・ルーチンを進行するようにする。本発明のベクト
ル化割込優先構成は、ＡＮＤゲート２３２の全人力が以
下の条件を満たす時に限りバッファー回路２３８を能動
化する点に注意されたい。

即ち１）割込フリップ・フロップ２２４が既にセットさ
れていること、２）バス優先ライン２１２の状態が、土
位優先装置による割込要求のないことを示していること
、３）バス割込承認信号１ＮＴＡが既に受信されている
こと、及び４）バス機械クロック信号ＭＩが既に受信さ
れていること、である。始めの３つの条件は重要なもの
であるが、最後の条件はシステムの動作上の確実性を増
すのに役立つだけである。従つて、一旦割込承認信号１
ＮＴＡがシステム・バス２０を介して従属モジュールに
よつて受信されると、予めセットされた割込フリップ・
フロップ２２４を有する従属モジュールだけがラッチ回
路２４０からの割込ベクトルをシステム・バス２０上に
伝達することができ、従つてＴＣＰＵ２２のマイクロプ
ロセッサ６０に割込むことができる。一旦特定従属モジ
ュールがベクトル化割込要求を始動し、且つそのサイク
ルがフリップ・フロップ２２４のセットされる状態にま
で進行してしまうと、たとえ上位優先装置であつても、
次に受信されるべき割込承認信号１ＮＴＡが発せられる
時間までは、上記条件の総てを満足させることはできな
い、ということに留意されたい。下記の表■は、フリッ
プ●フロップ２２４の状態に関連してベクトル割込優先
ライン２１２上の各種の状態を示す真理値表である。

ここで割込みを受けたマイクロプロセッサのＴＣＰＵ２
２は、割込従属装置上のバス・インターフェースによつ
て発せられた演算承認信号０ＰＡＣＫを検知した後に、
データ・ベクトルを読取る。

このサイクルは、０ＰＡＣＫ信号を取消す割込装置と、
そのＭＩライン及びＩＮＴＡラインとを取消し、更に適
当な遅延の後前述の如く自らのバス・インターフェース
から発せられるＢＵＳＹ信号を取消す制御プロセッサと
によつて完了される。該制御プロセッサは、その割込サ
ービス●ルーチンにおいて、従属モジュールのベクトル
化割込論理回路２１０を再初期設定する信号ＣＬＲＩＮ
ＴＦＬＧを供給するＩ／０書込サイクルを形成するのが
好ましい。第１３図の実施例において、これは、クリア
割込標識信号ＣＬＲＩＮＴＦＬＧをゲート２４８を介し
てフリップ●フロップ２１４及び同２２４のリセット入
力に印加することにより達成される。また、０Ｒゲート
２３６に印加される読取ベクトル信号ＲＤＶＥＣＴＯＲ
によつてバッファー回路２３８を独立に能動状態にして
ラッチ回路２４０中のベクトルを読取れるような構成に
することもできる。

ｒプロセッサ間通信 本発明の別の特徴に基づくプロセッサ間通信構成を具体
例に基づき詳細に説明する。

この例では、ＴＣＰＵ２２がＥＣＰＵ２４（第１図）と
の通信を試みるものと仮定する。第１５図は、プロセッ
サ間通信で実施されるステップのシーケンスを示す流れ
図である。第１ステップは、呼出プロセッサ（ここでは
ＴＣＰＵ２２）がそれ自体の応答ボート（ＲＰ）●アド
レスを目標プロセッサ（ここではＥＣＰＵ）の応答ボー
ト（ＲＰ）に書込むステップである。

各プロセッサは、第１２図に示すように、各々応答ボー
ト３００及び割込レジスタ３０２として機能する２つの
バス・アドレス可能１／０レジスタを含む。なお、第２
図乃至１２図に示した構成概略の総ては、後述の第６図
と同様に、ＴＣＰＵ２２及びＥＣＰＵ２４に共通のもの
であることに留意されたい。応答ボート●アドレスを目
標プロセッサの応答ボート３００に書込むため、呼出プ
ロセッサは、目標ＣＰＵの応答ボートのアドレスをバス
●アドレス●ラインＢＡＯ−ＢＡ７に書き、１／０書込
コマンド信号１０ＷＣを出力し、そして自らの応答ボー
ト・アドレスをバス・データ・ラインＢＤＯ−ＢＤ７に
置く。

第１６図に関し説明すると、アドレス・ラインＢＡＯ−
ＢＡ７は、ＰＲＯＭ（７）Ｉ／０アドレス・デコーダ３
０４によつて復号される。Ｉ／０アドレス・デコーダ３
０４からの出力ライン３０６は、選択回路３０８及び同
３１０の能動化入力と接続している。１／０アドレス・
デコーダ３０４の出力ライン３１２は、選択回路３０８
及び同３１０の各々の一方の選択入力と接続している。

選択回路３０８の他方の選択入力は、Ｉ／Ｏ読取コマン
ド信号１０ＲＣと結合し、一方、選択回路３１０の他の
選択入力は、Ｉ／０書込コマンド信号１０ＷＣと結合す
る。このようにして、選択回路３１０は、Ｉ／Ｏ書込コ
マンド信号１０ＷＣとバス・データ・ラインＢＡＯ−Ｂ
Ａ７を介して目標プロセッサの応答ボート●アドレスを
受信したことを示す出力ライン３１２上の適当な信号と
を受信すると、書込応答ボート信号ＷＲＲＰを出力する
。書込応答ボート信号ＷＲＲＰは、第１２図のフリップ
・フロップ３１６に印加される。

フリップ●フロップ３１６は、他のプロセッサ間通信の
意図に従つてセットされていない限りその状態を変える
だろう。フリップ・フロップ３１６のｎ出力は、ライン
３１８を介して応答ボート３００の能動化入力と接続す
る。このようにして、もしも応答ボート３００がその中
に既にアドレスを保有しているならば、呼出プロセッサ
からの新アドレスは受容されない。さもない２と、呼出
プロセッサの応答ボートのアドレスが目標ＣＰＵの応答
ボート３００に書込まれてしまうことになる。この実施
例では、応答ボート３００は、製品番号７４ＬＳ３７３
のラッチである。次のステップは、呼出プロセッサ（Ｃ
ＰＵ）２，の応答ボート・アドレスが目標ＣＰＵの応答
ボート３００によつて受容されたかどうかを決定するた
め、呼出ＣＰＵが目標ＣＰＵの応答ボートの内容を読取
るステップである。これは、選択回路３０８（第１６図
）に読取応答ボート信号３ＣＲＤＲＰを出力させるＩ／
０読取コマンド信号１０ＲＣをシステム●バス２０上に
置くことによつて達成される。この読取応答ボート信号
ＲＤＲＰは、応答ボート３００（第１２図）の出力能動
化入力と結合し、その結果、呼出プロセ３５フサはバス
・データ・ラインＢＤＯ＝ＢＤ７上に応答ボート３００
の内容を読出すことができる。

応答ボート３００に入力する筈であつたアドレスを読取
れなかつた場合、呼出プロセッサは、再び目標プロセッ
サへの割込みを試みなければ４０ならない。正しいアド
レスを読取つた場合、呼出プロセッサ（ＣＰＵ）は、該
呼出ＣＰＵが目標プロセッサの割込レジスタ３０２に８
ビット●ベクトルを配置する次のサイクル部分に進む。
これは、目標ＣＰＵの割込レジスタ３０２のアドレスを
バス●アドレス●ラインＢＡＯ−ＢＡ７上に置き、Ｉ／
０書込コマンド信号１０ＷＣを供給し、そして割込ベク
トルをバス・データ・ラインＢＤＯ−ＢＤ７に置くこと
により達成される。第１６図の選択回路３１０は該情報
を翻訳し、書込割込レジスタ信号ＷＲＩＲを出力する。
この書込割込レジスタ信号ＷＲＩＲは、該ベクトルが同
じくＮＯ．７社Ｓ３７３のラッチである割込レジスタ（
第１２Ｂ図）に保持されるよう、割込レジスタ３０２の
能動化入力に印加される。そのマルチビットのベクトル
は、割込のタイプを指定するための４ビットと、ＴＣＰ
Ｕ２２とＥＣＰＵ２４の双方からアクセスできる共通の
展開メモリー２６（第１図）のパケット（Ｐａｃｋｅｔ
）を指定するための４ビットとを含む。第１７図は、Ｔ
ＣＰＵ２２とＥＣＰＵ２４の双方上でのメモリー・マッ
プ用のＰＲＯＭ７４のメモリー・アドレスの配置を示し
ている。本図から、ＴＣＰＵ２２かＥＣＰＵ２４のいず
れかにおけるマイクロプロセッサが特定領域のアドレス
を発したならば、内蔵のメモリー・マップ用のＰＲＯＭ
７４は、オフボードの展開メモリー２６の選択記憶部を
アドレスするということが判る。書込割込レジスタ信号
ＷＲＩＲもまた、マイクロプロセッサ割込信号１ＮＴを
出力するインバータ３２２に出力１ＰＩＮＴが接続して
いるフリップ・フロップ３２０（第１２Ｃ図）に入力さ
れる。

その結果、マイクロプロセッサ６０は、割込みを行ない
、既にプロセッサ間割込信号ＩＰＩＮＴによつてロード
されている状態レジスタ９８（第１２Ｂ図）の状態を読
取る。

次に、目標ＣＰＵは、その割込レジスタ３０２の内容を
読取り、割込レジスタ３０２の内容に関連した割込サー
ビス・ルーチンを実行する。この割込サービス・ルーチ
ンの終了時、該ルーチンは、目標ＣＰＵをしてフリップ
・フロップ３１６のリセット入力とＤ入力とに繋がるプ
ロセッサ間割込能動化信号１ＰＩＥを出力させる。従つ
て、フリップ◆フロップ３１６のＯ出力は、低レベルと
なり、応答ボート３０２が新しいプロセッサ間割込サイ
クルを信号化した新データを受容できるように応答ボー
ト能動化ラインを解放する。本発明のこの特徴は、分布
処理方式を用いるマルチプロセッサ・システムにおいて
特に有用である。

ここでの例は、唯２個のプロセッサによるプロセッサ間
通信を示すに止まるが、独立のプロセッサ●モジュール
を３個以上有するシ５ステムにも容易に適用できるもの
である。システム内のプロセッサの数とは無関係に、目
標プロセッサの応答ボート３００から自からの応答ボー
ト・アドレスを読取つたプロセッサのみが、該目標プロ
セッサの割込レジスタ３０２にＩＣ入力されるベクトル
を続いて出力する。換言すれば、一度目標ＣＰＵの応答
ボート３００がクロックされると、その他のプロセッサ
間割込みは認められない。■ エミユレータ●エンハン
スメント １！本発明の望ましい実施例では、
ＥＣＰＵ２４が、周知のＮＯＶＡコンピュータ・システ
ムなどのような上位システムをエミユレートするエミユ
レータ・プロセッサとして使用されている。

ＮＯＶＡシステムでは、１６ビット命令コード様式２（
を用いているのに対し、ＥＣＰＵ２４では８ビットのマ
イクロプロセッサ６０を用いている。従つて局地中央群
インターフェース２８のデータ端末マルチプレクサ３０
を介して端末装置１０に接続しているＮＯＶＡホスト・
コンピュータか２らの１６ビット命令の制御下で該端末
装置１０を動作させることもできる。その代わりに、デ
イスケツト制御装置３８を介して端末装置１０に接続し
ているフロッピー●メモリー１８上の１６ビットＮＯＶ
Ａ命令コードによつて端末装置１０３を駆動してもよい
。このようにすると、ＮＯＶＡコンピュータをプログラ
ムするために用いるソフトウェアと実質的に同じもので
端末装置１０をプログラムすることができ、従つて、同
一ソフトウェアを両装置で共用できるから、コストの低
減を図ることができる。いずれの楊合でも、１６ビット
ＮＯＶＡコード命令は、デイスケツト制御装置３８にロ
ードされ、ＲＡＭである展開メモリー２６内の２つの連
続した８ビット・アドレス位置に置かれる。

ＥＣＰＵ（７）概略構造は、概ね、ＴＣＰＵ２２のそれ
と同じてあり、唯１の例外は、第２図及び１２図に最も
明瞭に示してある割込ベクトル・レジスタ９２の代わり
に第１８図のエンハンスメント回路４００を用いている
点である。エンハンスメント回路４００は、入力部が８
ビット内部１／０データ・バス１００と接続している２
つの８ビットデータ・ラッチ回路４０２及び同４０４を
有する。ラッチ回路４０２及び同４０４の出力部は、フ
ィールド・プログラム可能論理アレイ（ＦＰＬＡ）４０
６と接続する。ＦＰＬＡ４Ｏ６の８本の出力ラインは、
Ｉ／Ｏデータ・バス１００と再び結合している。動作に
おいて、ＥＣＰＵ２４は、エミユレートされたＮＯＶＡ
プログラム・カウンタの状態を決定する。

その状態に基づき、マイクロプロセッサ６０は、展開メ
モリー２６内の２つの隣接する８ビット命令を何処に置
くかを決定する。第１の８ビット・アドレス位置はＮは
、１６ビット命令の内の８ビットをＩ／０データ・バス
上に置くこととＩ／０マッピングのデコーダ８４（第１
１図）の発する書込マイクロ高信号ＷＭＤＨとによつて
ラッチ回路４０２にロードされるＩ／０書込命令を連続
的に発するマイクロプロセッサ６０のアキュムレータ（
図示せず）にロードされる。

次に、マイクロプロセッサ６０は、アキュムレータにロ
ードされたアドレス位置Ｎ＋Ｌにメモリー読取命令を与
える。その後、１６ビット●コードの内の第２の８ビッ
ト部分をラッチ回路４０４にロードするため、１／Ｏ命
令ＭＷＤＬが発生する。続いて、マイクロプロセッサ６
０は、デコーダ８４を介して、フリップ・フロップ４０
８をセットする書込マクロ命令ＷＭＤＸを出力する。フ
リップ・フロップ４０８の寛出力は、ラッチ回路４０２
及び同４０４の出力が同時にＦＰＬＡ４Ｏ６の入力に印
加されるようにラッチ回路４０２に及び同４０４の出力
能動化入力と接続する。ラッチ回路４０２及び同４０４
に保有される１６ビット命令コードの関数として、ＦＰ
ＬＡ４Ｏ６が８ビット・ベクトルを出力する。このよう
にして該１６ビット・コードは、ＦＰＬＡ４Ｏ６によつ
て、ＥＣＰＵ２４における８ビット・マイクロプロセッ
サ６０に適合できる８ビット様式に変換される。フリッ
プ・フロップ４０８がセットされると、マイクロプロセ
ッサ６０をしてそのプログラム●カウンタの現時の内容
をスタック上に置かせる割込信号１ＮＴが発生する。

マイクロプロセッサ６０のＩレジスタ（図示せず）の現
有内容は、Ｉ／０データ・バス１００の８ビット●ベク
トルと連なり、従つて特定の１６ビットＮＯＶＡコード
に関連する命令を実行するため、マイクロプロセッサ６
０を特定のアドレス位置（オフボード又はオンボード）
に向ける。ただし、この命令は、原初命令が１６ビット
言語であるにも拘わらず、８ビット．マイクロプロセッ
サ６０に適合した８ビット言語を用いて実行される。割
込サービス・ルーチンの完了後、割込に先立つて中断し
た箇所からマイクロプロセッサ６０の通常演算を再関す
るためのホップ命令が出される。このようにして、エン
ハンスメント回路４００は、希望する場合に、これが無
ければ１６ビットＮＯＶＡ命令を復号するために必要と
なるソフトウェアの大幅な追加も伴わずに、端末装置１
０が１６ビット命令て操作され得るようにする。

この代わりに、本発明のこの特徴によれば、このような
能力を備えるに当り、簡単に利用できるラッチ回路４０
２，４０４と、ラッチ回路４０２及び同４０４の出力を
復号して、８ビット・ベクトルを形成するＦＰＬＡ４Ｏ
６を装備するだけでよい。ＦＰＬＡ４Ｏ６の記憶内容を
変えるだけで、端末装置１０は、広範囲に亘る種々な１
６ビット・ソフトウェア・コードを利用することができ
る。

【図面の簡単な説明】

第１図は、本発明の望ましい実施例のブロック．図てあ
る。 第２Ａ及び２Ｂ図は、第１図の装置に使用されているＣ
ＰＵボード上の回路構成素子のブロック図である。第３
Ａ，３Ｂ及び３Ｃ図は、第２図のＣＰＵボードで使用さ
れるマイクロプロセッサ及び関連回路の細部を示す構成
図である。３第４図は、バス●インターフェースの１実
施例の構成図である。 第５図は、待機状態・バス時間切れ論理装置の１実施例
の構成図である。第６図は、演算承認信号発生回路の１
実施例の構成図である。第７図は、汎用のバス・タイミ
ング◆シー４ケンスに対するタイミング図である。第８
図は、バス書込サイクルに対するタイミング図である。
第９図は、バス読取サイクルに対するタイミング図であ
る。第１０図は、オンボード・メモリー・フィールド・
デコーダの１実施例の構成図である。第１１図は、Ｉ／
０マップ装置及びボート・デコーダの１実施例の構成図
である。第１２Ａ，１２Ｂ及び１２Ｃ図は、ＣＰＵボー
ド上の内部１／０データ・レジスタの１実施例の構成図
である。第１３図は、ベクトル化割込インターフェース
論理回路の１実施例の概略図である。第１４図つは、ベ
クトル化割込サイクルのタイミング図である。第１５図
は、プロセッサ間通信中に実施されるステップのシーケ
ンスを示すフロー●チャートである。第１６図は、プロ
セッサ間アドレス・デコーダ及びストローブ発生装置の
１実施例の構成７図である。第１７図は、端末プロセッ
サ及びエミユレータ●プロセッサに対するメモリー・ア
ドレス位置の配置を示す論理的及び物理的なメモリー・
マップを示す図である。第１８図は、エミユレータ●プ
ロセッサに使用されるマクロ命令デコ−ダの１実施例の
構成図である。１０・・・端末装置、１２・・・ＣＲＴ
表示装置、１４・・・キーボード、１６・・・プリンタ
、１８・・・フロッピー●メモリー、２０・・・システ
ム●バス、２２・ＴＣＰＵｌ２４・・・ＥＣＰＵｌ２６
・・・展開メモリー、２８・・・局地中央群インターフ
ェース、３０・・・データ端末マルチプレクサ、３２・
・・遠隔通信インターフェース、３６・・・表示制御装
置、３８・・・デイスケツト制御装置、４０，４２，４
４，４６・・・バス・インターフェース、５４，５６，
５８・・・割込ベクトル●インターフェース論理回路、
６０・・・マイクロプロセッサ、６２・・・データ・バ
ス、６４，１０２，１１３，２３４・・・バッファー回
路、６０・ＲＡＭｌ６８，７４，８２・・・ＰＲＯＭｌ
７Ｏ，４Ｏ６・・・ＦＰＬＡｌ７６Ｏ？・バス●インタ
ーフェース、７８，８０・・・駆動装置、８６・・・コ
マンド・レジスタ、８８・・・制御レジスタ、９０・・
・誤りレジスタ、９２・・・割込ベクトル・レジスタ、
９４・・・並列キーボード●インターフェース・ボート
、９６・・・並列プリンタ・ボート、９８・・・状態レ
ジスタ、１１０・・待機状態・バス時間切れ論理装置、
１１８・・・割込制御論理装置、１７１・・・演算承認
信号発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数の分離した機能ハードウェア回路モジュールを
   具備するモジュール型データ処理装置であつて、各回路
   モジュールは、そのモジュールに適合するバス・インタ
   ーフェースを介して共通のシステム・バス２０に接続し
   、これらモジュールの１つは中央処理装置２２の主機能
   を具備すると共に、他のモジュールは従属機能を具備し
   、主モジュールのバス・インターフェース４０は、シス
   テム・バス２０を介して従属モジュールにアドレス信号
   、データ信号及びコマンド信号を供給するようにされ、
   従属モジュールのバス・インターフェース４４は、その
   従属モジュールが特定のコマンド演算を完了するのに必
   要な時間に関連した所定遅延時間を与える遅延時間発生
   回路１７２を有する演算承認信号発生回路１７１を具備
   し、当該演算承認信号発生回路は更に、システム・バス
   ２０上のコマンド信号、その特定従属モジュールに対応
   するアドレス及び当該遅延時間発生回路１７２の出力を
   検知すると演算承認信号（ＯＰＡＣＫ）を出力する信号
   発生回路１７６を起動する手段を有し、主モジュール２
   ２はマイクロプロセッサ６０、システム制御装置７０、
   待機状態・バス時間切れ論理装置１１０、メモリ及びメ
   モリ・マップ手段７４を具備し、メモリ・マップ手段７
   ４は、マイクロプロセッサ６０によつてアクセスの望ま
   れているアドレスがＣＰＵと同じモジュールか又は異な
   るモジュールかを示す従属モジュール選択信号（ＯＦＦ
   ＢＯＡＲＤ）をシステム制御装置７０に供給し、そのシ
   ステム制御装置は、ＯＮＢＯＡＲＤ演算ではアクセスさ
   れるオン・ボード・メモリに依存する適当なアクセス遅
   延時間を待機状態・バス時間切れ論理装置１１０に与え
   、ＯＦＦＢＯＡＲＤ演算では、特別のバス時間切れ遅延
   を待機状態・バス時間切れ論理装置１１０に供給し、両
   演算においてマイクロプロセッサ６０に待機コマンドを
   供給し、そして、ＯＦＦＢＯＡＲＤ演算によりマイクロ
   プロセッサ６０にマスク不能割込を生じさせるＳＥＴＡ
   ＢＯＲＴ信号を供給することを特徴とするモジュール型
   データ処理装置。 ２ 前記遅延時間発生回路１７２が、システム・バス２
   ０上のコマンド信号の検知で始動され、コマンド信号の
   受信から所定時間経過後出力を発生する特許請求の範囲
   第１項に記載の装置。 ３ 所定時間後前記演算承認信号（ＯＰＡＣＫ）を取り
   消す手段を前記演算承認信号発生回路１７６に接続して
   ある特許請求の範囲第２項に記載の装置。 ４ ＣＰＵバス・インターフェース４０が、他のモジュ
   ールがバスへのアクセスを得ることを妨げるバス多忙信
   号発生回路１４６と、従属モジュール２４、２６、２８
   、３２、３６からの演算承認信号（ＯＰＡＣＫ）の取消
   後にのみバス多忙信号を取り消し、もつて別のバス演算
   を許容する手段とを具備する特許請求の範囲第３に記載
   の装置。 ５ 前記ＣＰＵ２２が、当該ＣＰＵ２２によりアクセス
   の望まれているアドレスがＣＰＵ２２と同じモジュール
   か又は異なるモジュール２４、２６、２８、３２、３６
   のいずれにあるかを示す従属モジュール選択信号（ＯＦ
   ＦＢＯＡＲＤ）を供給する手段を有する特許請求の範囲
   第１項乃至第４項のいずれか１項に記載の装置。