JPS6112303B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理システムに関し、特に共
通の入出力バスで行われるデータ処理動作に関す
る。

共通バスにわたり連結された複数個のデバイス
を有するシステムにおいては、情報の双方向伝送
を前記デバイス間に提供できる整然としたシステ
ムを設けなければならない。この問題は、その様
なデバイスが、例えば１つ以上のデータ・プロセ
サ、１つ以上のメモリー装置、および磁気テープ
記憶デバイス、デイスク記憶デバイス、カード読
取り装置等の如き種々の周辺デバイスを含む場
合、更に複雑になる。

この様なシステムを結合する為の種々の方法お
よび装置は従来の技術において周知である。この
様な従来技術は、共通のデータバス経路を有する
ものから、各デバイス間に特別な経路を有するも
の迄ある。又、この様なシステムは、バスのタイ
プと関連して同期動作又は非同期動作のいずれか
の能力を有するものでも良い。この様な各デバイ
スが接続されあるいは作動される態様とは独立
に、これ等のシステムのあるものは、例えば伝送
がデータ・プロセサ以外の他のデバイス間で行わ
れる場合でさえ、バス上のこの様なデータ伝送の
データ・プロセサによる制御を必要とする。更
に、この様なシステムは、通常各種のパリテイチ
エツク装置、優先順位装置、および割込み構成を
含んでいる。この様な構成の１つが米国特許第
3866181号に示されている。別のものが米国特許
第3676860号に示されている。共通バスを使用す
るデータ処理システムは、米国特許第3815099号
に示されている。アドレス指定がこの様なシステ
ムにおいて設けられる方法は、例えばこれ等デバ
イスのいずれかがデータ伝送を制御出来る方法と
共に、システムの編成、即ち共通バスがあるかど
うか、その動作が同期、非同期のいずれかである
か、等に依存している。システムの応答、および
スループツト能力は、これ等の各構成に大きく依
存している。

従つて、本発明の主な目的は、共通バスに接続
されたデータ・プロセサを含む複数個のデバイス
を有する改良されたデータ処理システムの提供に
ある。

本発明の上述した目的は、複数の装置の何れか
２つの装置間で情報を伝送する共通電気母線によ
つて結合されている複数の装置を有するデータ処
理システムを設けることにより得られる。本シス
テムは少くとも第１、第２及び第３の装置を有
し、第１装置は少くとも第２及び第３の装置によ
つて共有される資源を備えている。第１装置には
第２の装置又は何れか他の装置からのロツク信号
を受信する装置が設けられ、ロツク信号はこのロ
ツク信号を発生する第２の装置又は何れか他の装
置が第１の装置の資源へ割込されないアクセスを
所望していることを表示する。更に第１の装置に
はロツク信号が受信されていることの表示を記憶
するロジツクが設けられる。また第１の装置に
は、双安定素子による如き記憶中の表示に応答し
て、資源へのアクセスを所望しておりかつ第１の
装置が受信するロツク信号を発生する第３の装置
又は何れか他の装置によるアクセスを否定又は禁
止するロジツクが含まれている。

本発明の装置が構成される態様およびその動作
モードについては、添付図面に関して以下の詳細
な記述から良く理解出来よう。

本発明のデータ処理バスは、システムにおける
２つの装置間に通信路を与えるものである。この
バスは、設計上非同期的で、バスに接続された各
種の速度の諸装置を駆動させて同じシステムにお
いて効率良く動作させる。本発明のバスの設計
は、メモリー伝送、割込み、データ、状態、指令
の伝送を含む通信を可能にする。典型的なシステ
ムの全体的な構成は、第１図に示されている。

このバスは、共通（共用）の信号経路を介し
て、ある時間どの２つの装置でも相互に通信させ
るものである。通信を希望する任意の装置は、バ
ス・サイクルを要求する。このバス・サイクルが
許される時、その要求装置は、マスターとなつて
システム内のどの他の装置もスレーブとしてアド
レス指定出来る。殆んどの伝送は、マスターから
スレーブへの方向である。バス交換のあるタイプ
は、応答サイクルを要求する（例えば、メモリー
の読出し）。応答サイクルが要求される場合は、
要求例は、マスターの役割をとり、応答を要求す
る旨を表示し、それ自体をスレーブに対して識別
する。要求した情報が利用可能となる時、（スレ
ーブの応答時間に依る）、スレーブは今度はマス
タの役割をもつて要求側装置に対する伝送を開始
する。これで、この場合２つのバスサイクルを使
用した交換作用を完了する。これ等２つのサイク
ルの間に介在する時間は、これ等２つの装置と関
係しない別のシステム情報転送の為に使用出来
る。

マスターは、バスにおける他のどんな装置でも
スレーブとしてアドレス指定出来る。これは、ス
レーブ・アドレス・リード線に出す事により行
う。例えば、24のアドレス・リード線が可能で、
その24ビツトコードは、メモリー照合信号
（BSMREF−）と呼ばれる付随制御回線の状態に
依存して２つのフオーマツトのいずれかで解釈さ
れる。もしこのメモリー照合信号が２進数零であ
る場合は、アドレス・リード線は第２図のフオー
マツトで解釈され、この場合23番目のリード線が
最下位ビツトとなる。本明細書では、用語２進数
零および２進数１は電気信号の低（Ｌ）および高
（Ｈ）の状態を表示する為にそれぞれ使用され
る。もしメモリー照合信号が２進数１である場合
は、第３図に示される如き24ビツトに対するフオ
ーマツトが24ビツト・アドレスラインに適用す
る。このメモリーがアドレス指定される第２図の
フオーマツトが適用されるとき、バスは、2²⁴バ
イト迄の直接アドレス指定を可能にする。複数の
装置が制御情報、データ、又は割込みを転送し合
つても第３図のフオーマツトが適用されるとき、
それ等装置はチヤンネル番号により相手をアドレ
ス指定する。このチヤンネル番号（10ビツト）
は、2¹⁰迄のチヤンネルアドレスを可能とする。
チヤンネル番号と共に６ビツトの機能コードが転
送される。この機能コードは、送が2⁶の可能な機
能の間この転送の関係すす特定の機能を指示す
る。

マスターがスレーブからの応答サイクルを要求
する時、マスターは、BSWRITE−と名づけられ
た制御リード線を１の状態（読出し指令）により
そのことをスレーブに対し表示する（制御リード
線の他の状態は応答を要求しない、即ち書込み指
令を表わす）。更に、マスターは、それ自身の識
別（身元）をチヤンネル番号によりスレーブに与
える。バスのアドレス線と並行するデータ線は第
４図のフオーマツトに従つてコード化され、スレ
ーブからの応答が要求される時、マスターの識別
表示を与える。この応答サイクルは非メモリ参照
の伝送により要求側に向けられ、２番目の半バ
ス・サイクル（BSSHBC−）として表示される
制御線はこの応答サイクルが待ち望まれたサイク
ル（他の装置から要求されない伝送と比較して）
である旨を表示する。

各装置に配備されたタイブレーク回路網は、バ
スサイクルの使用に対する同時要求を解決する。
優先順位はバスに沿つた物理的位置に基いて付与
され、最高優先順位はバスに沿つて最初の装置に
与えられる。タイブレーク機能を行うロジツクは
第８図に示され、このロジツクはバスに接続され
た全ての装置に配備される。典型的なシステムに
おいては、メモリに最高優先順位が与えられ、中
央プロセサには最も低い優先順位が与えられ、そ
の他の装置の優先順位はその性能要件に基いてバ
スに接続された優先順位に従つて決まる。

第１図に示される本発明の典型的なシステムは
メモリ１−２０２乃至Ｎ−２０４に接続された多
回線バス２００を含む。これ等のメモリは最高優
先順位を有し、一方中央プロセサ２０６は最低優
先順位を有する。バスには更に、例えば科学演算
ユニツト２０８および各種のコントローラ２１
０，２１２，２１４が接続される。コントローラ
２１０は、例えば４つのユニツト記録周辺装置２
１６を制御するように接続される。コントローラ
２１２は、モデム（変調／復調装置）を介して通
信制御を行うために使用され、コントローラ２１
４はテープ周辺装置２１８又はデイスク周辺装置
２２０の如き大容量記憶デバイスを制御するため
に使用される。既に述べた様に、バス２００に結
合されるいずれの装置もバスを介してメモリその
他の任意の装置をアドレスできる。従つて、例え
ばテープ周辺装置２１８は、コントローラ２１４
を介してメモリ２０２をアドレスできる。後述す
るように、バスに直接接続される装置のいずれ
も、第８図に示すようなタイブレーク・ロジツク
を含む。更に、装置コントローラ・アドレスロジ
ツクには第９図に示すようなアドレスロジツクが
含まれ、メモリ・アドレスロジツクには第１０図
に示すようなアドレスロジツクが含まれ、中央プ
ロセサ・アドレスロジツクには第１１図に示すよ
うなアドレス・ロジツクが含まれる。また、装置
２１６，２１８，２２０のようにバスに直接接続
されていない諸装置も、タイブレーク・ロジツク
を有する。

チヤンネル番号は、メモリアドレスにより識別
されるメモリタイプの処理要素を除き、システム
内の全ての端末要素（装置）に割当てられる。全
２重装置と、半２重装置は２つのチヤンネル番号
を割当てられる。出力専用又は入力専用の装置は
１つのチヤンネル番号を割当てられる。これらの
ヤンネル番号は容易に変更可能であり、１つまた
はそれ以上の16進ロータリー・スイツチ（つまみ
輪スイツチ）を用いて各装置のアドレスを表示も
しくはセツトしてよい。このように、システムが
構築されるときに適当な仕方でチヤンネル番号が
バスに接続された各装置に割当てられる。一般に
多重入出力（Ｉ／Ｏ）ポートを有するユニツトに
は、１ブロツクの連続的なチヤンネル番号を必要
とする。例えば、４ポートのユニツトの場合、チ
ヤンネル番号の上位７ビツトでそのユニツトを識
別し、残りの下位３ビツトでポート番号を規定し
て各入力または出力ポートを識別する（従つて下
位３ビツト分の８つの連続的なチヤンネル番号が
その４ポートのユニツトに割当てられることにな
る）。スレーブユニツトのチヤンネル番号は、第
３図に示すような非メモリ転送に対するアドレス
バスに現われる。各ユニツトは、その番号とそれ
自身の内部に記憶された番号（ロータリー・スイ
ツチにより内部に記憶されたもの）とを比較す
る。比較一致が生じたユニツトは、定義によつて
スレーブであり、そのサイクルに応答しなければ
ならない。一般に、１つのシステムにおいて２つ
の要素（装置）が同じチヤンネル番号に割当てら
れる事はない。第３図に示される如く、特定のバ
ス即ちＩ／Ｏ機能は、非メモリ転送に対するバ
ス・アドレス線のビツト１８乃至２３により指示
される如く実行され得る。機能コードは、出力又
は入力操作を指示してよい。全ての奇数機能コー
ドは出力伝送（書込み）を示し、全ての偶数機能
コードは入力伝送要求（読出し）を指示してよ
い。中央プロセサは、入出力指令に関する６ビツ
ト機能コード・フイールドの最下位ビツト２３を
検査し、バス線を用いてその方向（入力か出力
か）を示す。

出力および入力機能には各種のものがある。出
力機能の１つは、１つのデータ量例えば16ビツト
をバスからチヤンネルにロードする指令である。
個々のデータ・ビツトの意味はそれぞれ特定の機
能を示すが、データ量はその特定の機能に従つて
データが記憶、送り、伝達等されるべきことを意
味する様に扱われる。この様な出力機能の別のも
のは、例えば24ビツトの量をチヤンネル・アドレ
ス・レジスタ（図示せず）にロードする指令であ
る。このアドレスは、メモリ・バイト・アドレス
であり、チヤンネルがデータの入力又は出力を開
始するメモリの記憶位置を指示する。他の出力機
能には、特定の伝送の為チヤンネルに割当てられ
たメモリバツフアのサイズを規定する出力レンジ
指令と、その個々のビツトにより特定の応答を惹
起する出力制御指令と、印字指令の如き出力タス
ク機能指令と、ターミナル速度、カードリーダー
モード等の如き諸機能を指示する為の指令である
出力態様指令と、第５図に示す如きフオーマツト
を用いて例えば16ビツトのワードをチヤンネルに
ロードする指令である出力割込み制御指令等があ
る。最初の10ビツトは中央プロセサ・チヤンネル
番号を示し、ビツト１０乃至１５は割込みレベル
を示す。割込み時に、中央プロセサ・チヤンネル
番号はアドレス・バスに戻され、割込みレベルは
そのデータ・バスに戻される。

入力機能は、入力データがデバイスからバスに
伝送される点を除いて出力機能に類似した諸機能
を含んでいる。すなわち、入力機能には、タスク
態様指令と割込み指令だけでなく入力データ指令
入力アドレス指令および入力レンジ指令も含まれ
る。更に、チヤンネルがバスに対してその装置識
別番号を出すための装置識別指令が含まれる。又
状態ワード１又は状態ワード２をチヤンネルから
バスに出すための２つの入力指令が含まれる。

状態ワード１は、例えば特定の装置が動作して
いるかどうか、バスからの情報を受取る用意があ
るかどうか、エラー状態があるかどうか、アテン
シヨンが要求されているかどうか等を表示する。
状態ワード２は、例えばパリテイ表示、訂正不可
能なメモリエラーあるいは訂正されたメモリエラ
ーがあるかどうか、強制指令があるかどうかある
いは例えば非存在装置又は資源があるかどうか、
を表示する。

前述の如く、単一の装置識別番号が、バスに接
続される各種の装置に割付けられる。この番号は
入力装置識別と呼ばれる入力機能指令に応答して
バスに与えられる。この番号は、第６図に示され
るフオーマツトでデータバスに出される。便宜の
為、この番号は、装置を識別する13ビツト（ビツ
ト０乃至１２）と、装置の機能性を識別する３ビ
ツト（ビツト１３乃至１５）とに必要に応じて分
割される。

中央プロセサへの割込みを望むユニツトはバ
ス・サイクルを要求する。バス・サイクルが付与
される時、このユニツトはその割込みベクトルを
バスに出す。この割込みベクトルは、中央ブロセ
サのチヤンネル番号と割込みレベル番号とを含ん
でいる。この様に、このユニツトは、割込みベク
トルとしてマスターのチヤンネル番号とその割込
みレベル番号とを与える。もしこれが中央プロセ
サのチヤンネル番号であれば、中央プロセサは、
与えられたレベルが現在の内部的中央プロセサ・
レベルよりも数値的に小さく、かつ中央プロセサ
が別の割込みを受入れていない場合に、この割込
みを受入れる。受入れはバスACK信号
（BSACKR−）により表示される。もし中央プロ
セサがこの割込みを受入れられない場合、NAK
信号（BSNAKR−）が戻される。NAK（ある時
は、NACKと呼ばれる）信号を受取るデバイス
は、再開通常割込みを示す信号（BSRINT−）を
中央プロセサ（CP）から受けた時に再トライす
る。中央プロセサは、レベル変化を完了した時に
この信号を発し、これによつてもう一度割込みを
受入れ可能とする。マスターのチヤンネル番号
は、２つ以上のチヤンネルが同じ割込みレベルに
なり得るから、ベクトルで使用に供される。割込
みレベル０は、ユニツトが割込みしてはならない
事を意味する様に規定されるため、特殊な意味を
有している。第７図はバス・タイミング図を例示
しており、これについては以下に更に詳細に論議
しよう。然しながら、一般にこのタイミングは、
次の如くである。このタイミングは、マスターユ
ニツトからバスに接続されたスレーブユニツト迄
の全ての伝送に適用する。伝送が生じ得る速度
は、システムの構成に依存している。即ち、バス
に接続されるユニツトが多くバスが長ければ、伝
播の遅延のためバス上の通信が長くかかる。他
方、バスに接続されるユニツトが少なければ、応
答時間も減少する。従つて、このバスのタイミン
グは性質的に非同期である。バス・サイクルを望
むマスターはバス要求を行う。信号BSREQT−
はバス上の全てのユニツトに共通で、もし２進数
零であれば、少くとも１つのユニツトがバス・サ
イクルを要求している事を示す。バス・サイクル
が与えられる時、信号BSDCNN−は２進数零と
なり、第８図に関して更に詳細に述べるタイブレ
ーク機能が完了して今や特定の１つのマスターが
バス制御を有している事を示す。信号BSDCNN
−が２進数零になる時、マスターは伝送されるべ
き情報をバスに与える。バス上の各ユニツトは信
号BSDCNN−から内部ストローブを生成する。
このストローブは、BSDCNN−信号の２進数零
状態を受取つてから例えば約60ナノ秒丈遅延す
る。この遅延がスレーブにおいて完了する時、バ
ス伝播時間の変動が抑えられ、各スレーブユニツ
トはそのアドレス（メモリ−アドレス又はチヤン
ネル番号）を識別出来る事になる。アドレスされ
たスレーブは、ACK、NACK又はWAIT信号、
更に詳細にはBSACKR−、BSNAKR−又は
BSWAIT−の３つの信号のいずれか１つをこの
時作る事が出来る。この応答はバス上に送り出さ
れて、スレーブが要求された動作を認識したこと
を示す信号としてマスターに作用する。次いで、
制御回線は第７図に示される如きシーケンスで２
進１状態に戻る。この様に、バスのハンドシエー
クは完全に非同期であり、各遷移は先行する遷移
が受取られた時にのみ生じる。従つて、個々のユ
ニツトは、ストローブとACK等の間に異なる時
間長を要し、遷移はその内部の機能性に依存して
いる。バス時間切れ機能は、生じ得る渋滞を防止
する為に存在する。

バス上を伝送される情報は、例えば50信号即ち
50ビツトを含むことが出来、その内訳は下記の如
くである。即ち、24アドレス・ビツト、16デー
タ・ビツト、５制御ビツト、および５保全ビツト
である。これ等各種の信号は、後に記述される。

第８図に示すタイブレーク機能は、異なるユニ
ツトからの同時的サービス要求を解決し位置的優
先順位システムに基いてバスサイクルを与えるも
のである。前に述べた如く、メモリは最高優先順
位を有し、中央プロセサは最低優先順位を有し、
これ等はバス２００の両端に物理的に接続してい
る。他の装置は、中間の位置を占め、バスのメモ
リー端に近づくにつれ増大する優先順位を有す
る。第８図の優先順位ロジツクは、タイブレーク
機能を実施する為、バスに直接接続された各種ユ
ニツトのそれぞれに含まれる。この様なユニツト
優先順位ネツトワークは、付与フリツプフロツプ
を備える。いずれの時点においても、１つの特定
付与フリツプフロツプがセツトされ、当該ユニツ
トが定義によりこの特定バス・サイクルに対する
マスターとなる。どのユニツトも、任意の時間に
ユーザ要求をしてそのユーザ・フリツプフロツプ
をセツトする。従つて、多くのユーザ・フリツプ
フロツプがセツトされることがあり、各フリツプ
フロツプは将来のバス・サイクルを表示する。更
に、バス上の各ユニツトは要求フリツプフロツプ
を含む。全てのユニツトをまとめて考える場合、
それらの要求フリツプフロツプは要求レジスタと
考えて良い。どんなに多くの要求が出されていよ
うとも、唯１つの付与フリツプフロツプをセツト
する様機能するタイブレーク・ネツトワークを与
えるのは、この要求レジスタの出力である。特
に、もし要求がなければ、要求フリツプフロツプ
はセツトされないであろう。最初にセツトされる
ユーザ・フリツプフロツプは、その要求フリツプ
フロツプをセツトさせる事になる。これは、更に
後述する短い遅延の後、他のデバイスがそれらの
要求フリツプフロツプをセツトするのを禁止す
る。この様に、全てのユーザ要求のスナツプシヨ
ツトが与えられた時間期間（遅延時間）の間行わ
れる。この結果、多くの要求フリツプフロツプ
が、この遅延時間の間にセツトされ得ることにな
る。この要求フリツプフロツプの出力を安定させ
る為、各ユニツトは、この様な安定が生じた事を
保証する為にその様な遅延作用を有する。各付与
フリツプフロツプは、これと関連するユニツトが
その要求フリツプフロツプをセツトして遅延時間
が経過しかつより高い優先順位のユニツトがバ
ス・サイクルを要求しない場合に、セツトされ
る。次いで、別の遅延時間の経過後ストローブ信
号が生成され、マスターがスレーブユニツトから
ACK、NACK又はWAIT信号を受取つたとき付
与フリツプフロツプがクリア（リセツト）され
る。

前に述べた如く、３つの可能なスレーブ応答、
即ちACK、WAIT又はNACK信号がある。更
に、応答が全くない第４の状態がある。バス上の
どのユニツトも自分にアドレスされた伝送である
と識別しない場合は、応答が現れない。次いで時
間切れ（タイムアウト）機能が生じ、NACK信号
が受けられてバスをクリアする。スレーブがマス
ターからのバス転送を受入れる事が可能で、かつ
そうする事を望むときには、ACK信号がスレー
ブから発生される。もしスレーブが一時的にビジ
ー（busy）でありその時のバス転送を受諾でき
ないときには、WAIT応答がスレーブから発生さ
れる。マスターは、WAIT信号を受取ると次に与
えられたバス・サイクルにおいてサイクルを再ト
ライし、成功する迄これを続ける。スレーブから
WAIT応答が出される場合は、中央プロセサがマ
スターであつて、例えばメモリーがスレーブであ
りかつメモリが別の装置からの要求に応答してい
る時や、あるいはコントローラがスレーブであつ
て、例えばコントローラがメモリからの応答を待
機中であるか、あるいはコントローラが未だ前の
入出力指令を処理していない時である。コントロ
ーラがマスターであり中央プロセサがスレーブで
ある時、中央プロセサは、コントローラに対し
ACK又はNACK信号で応答できるが、WAIT信
号では応答できない。更に、メモリーは、自分が
マスターであるときにはスレーブユニツトが中央
プロセサであろうと又はコントローラであろうと
待たされることはない。スレーブにより表示され
るNACK信号は、スレーブがこの時伝送を受入れ
られない事を意味する。マスターユニツトは、
NACK信号を受取るとマスターは直ちに再トライ
せずにマスターのタイプに依つて特別な動作をと
る。

既に一般的に述べた様に、バス上にはハンドシ
エーク機能を行う基本的なタイミング信号があ
る。既に述べた様に、これ等５つの信号は、２進
零状態のときバス上の１つ以上のユニツトがバ
ス・サイクルを要求している事を表示するバス要
求信号（BSREQT−）と、２進零状態のとき特
定のマスターがバス伝送を行なつておりかつ特定
のスレーブによる使用の為バス上に情報を与えた
ことを示すデータ・サイクル現在信号
（BSDCNN−）と、スレーブからマスターに対し
て発生され、２進零状態のときスレーブが伝送を
受入れていることを示すACK信号（BSACKR
−）と、スレーブからマスターに対して発生さ
れ、２進零状態のときスレーブがマスタに対して
この伝送を拒否していることを表示するNAK信
号（BSNAKR−）と、スレーブからマスターに
対して発生され、２進零状態のときスレーブが伝
送を拒否していることを表示するWAIT信号
（BSWAIT−）とである。

更に又、前述した如く、各バス・サイクルの情
報内容として伝送される情報信号が50個もある。
これ等の信号は、ストローブ信号の前縁部でスレ
ーブによる使用のために有効になる。以下の全て
の説明は例示の為であり、ビツトの数は機能が異
なると共に変化する事を了解されたい。而して、
データに対しては16リード線即ち16ビツト、詳細
には信号BSDT００−乃至BSDT１５−が設けら
れる。アドレスに対しては24リード線、詳細には
信号BSAD００−乃至BSAD２３−が設けられて
いる。２進零状態のときアドレス・リード線がメ
モリー・アドレスを含むことを示すメモリー照合
信号（BSMREF−）に対して１ビツトが与えら
れる。メモリー照合信号が２進１状態であると
き、それはアドレス・リード線が第３図に示すよ
うなチヤンネル・アドレスおよび機能コードを含
んでいる事を示す。又、２進零状態のとき現時の
伝送が１ワードが２バイトからなるワード伝送で
はなく１バイト伝送であることを示すバイト信号
（BSBYTE−）も与えられる。又、２進１状態の
とき、スレーブがマスターへの情報供給を要求さ
れていることを示す書込み信号（BSWRIT−）
もある。別のバス伝送が、この情報を与える。更
にマスターにより使用されてスレーブに対しこれ
が先に要求された情報である事を示す第２の半バ
ス・サイクル（BSSHBC−）が与えられる。バ
ス上の１対のユニツトが（信号BSWRIT−で指
示される）読出し動作を開始したときから第２の
サイクルが生じる迄、（BSSHBC−で指示される
ような）転送を完了するため、双方のユニツトは
バス上の他の全ての装置に対してビジーとなる。

種々のエラーおよびパリテイ信号に加えて、バ
ス上の50の情報信号の内にロツク信号も含まれて
いる。ロツク信号（BSLOCK−）はロツク動作
を生じさせるのに用いられる。これはマルチサイ
クル・バス伝送であり、これにより１つのユニツ
トがメモリの１ワード又はマルチワード区域の読
出し又は書込みを行うことができ、その間他のど
のユニツトも別のロツク指令によりその動作に介
入する事が出来ない。これは、多重処理システム
への接続を容易にする。ロツク動作の効果は、あ
るタイプの動作に関しメモリ・サイクルの持続時
間を超えてビジー状態を延長させる事である。最
後のサイクルが完了する以前にロツク信号を開始
させようとする他のユニツトは、NACK応答を受
取るであろう。しかしメモリは、他のメモリ要求
に対しても依然として応答する。ロツク動作の１
例は、読出し変更書込みサイクルであり、その３
つのバスサイクルは以下の如きものである。最初
のバスサイクルの間、アドレス・バスはメモリ
ー・アドレスを保有し、データ・バスはオリジネ
ータのチヤンネル番号を保有し、信号BSWRIT
−は応答が要求される事を示す２進零状態であ
り、信号BSLOCK−は当該動作がロツクされる
動作である事を示す２進零状態であり、更に
BSMREF−信号は２進零状態であり、信号
BSSHBC−は２進１状態である。読出し変更書
込み動作の２番目のバス・サイクルの間、アドレ
ス・バスはオリジネータのチヤンネル番号を含
み、データ・バスはメモリー・データを含み、
BSSHBC−信号は読出し応答を示す２進零状態
であり、BSMREF−信号は２進１状態である。
第３のバス・サイクルの間、アドレス・バスはメ
モリー・アドレスを含み、データ・バスはメモリ
ー・データを含み、BSLOCK−信号は読出し変
更書込み動作の完了を表示する２進零状態であ
り、BSMREF−信号は２進零状態でBSSHBC−
信号は２進零状態である。更に、BSWRIT−信
号は２進１状態である。他の全ての動作における
如く、読出し変更書込み動作の３つのバス・サイ
クルの間に介在するバス時間は、この伝送に関与
しない他の諸ユニツトにより使用出来る。

他の制御信号に加えて、バスに与えられている
のは、バス・クリア（BSMCLR−）信号で、こ
れは通常２進１状態で、中央プロセサの保守パネ
ルに位置するマスター・クリア・ボタンが押され
ると、２進零状態となる。このバス・クリア信号
は又例えばパワーアツプ・シーケンスの間２進零
状態となる。再割込み信号（BSRINT−）は、中
央プロセサがレベル変化を完了する時は常に、こ
のプロセサにより出される短時間のパルスであ
る。この信号が受取られると、先に割込みを行な
つて拒絶された各スレーブユニツトは再び割込み
を行う。

第７図のタイミング図を参照して、コントロー
ラのアドレス・ロジツク回路、メモリおよび中央
処理装置に関して更に詳細に説明する。

第７図のタイミング図において、各バス・サイ
クルには、３つの識別可能な部分、詳細には最高
優先順位を要求する装置がバスを獲得する期間
（７−Ａ乃至７−Ｃ）と、マスターユニツトがス
レーブユニツトを呼出す期間（７−Ｃ乃至７−
Ｅ）と、スレーブが応答する期間（７−Ｅ乃至７
−Ｇ）とがある。バスがアイドル状態のとき、バ
ス要求信号（BSREQT−）は２進１状態であ
る。バス要求信号の時点７−Ａで負になる縁部
は、優先順位ネツト・サイクルを開始する。優先
順位ネツトサイクルを解決し（時点７−Ｂにおい
て）かつバスのマスター・ユーザを選択するため
システム内で許される非同期遅延がある。バス上
の次の信号はBSDCNN−、即ちデータ・サイク
ル現在信号である。BSDCNN−信号の時点７−
Ｃにおける２進零状態への転移は、バス使用がマ
スターユニツトに与えられた事を意味する。次い
でバス動作の第２のフエーズは、マスターが選択
されてバス２００のデータ、アドレスおよび制御
リード線に関する情報をスレーブユニツトに自由
に転送できる状態にあることを意味する。

スレーブユニツトは、ストローブ即ち
BSDCND−信号の負方向縁部で開始するバス動
作の第３のフエーズを初期化する用意をする。こ
のストローブ信号は、例えば第８図の遅延線２５
によりBSDCNN−信号の負方向縁部から60ナノ
秒遅れる。時点７−ＤにおけるBSDCND−信号
の負方向縁部が現われると、スレーブユニツト
は、これがそのスレーブユニツトのアドレスであ
るかどうか、またそのスレーブ装置がどんな応答
を生成すべきかの決定プロセスを開始するべきで
あるかどうかを知るためのテストが出来る。典型
的には、これによつて確認信号（BSACKR−）
がスレーブ装置から発生されるが、そうでない特
別な場合は、BSNAKR−又はBSWAIT−信号が
発生され、あるいは全く無応答（存在しないスレ
ーブの場合）のこともある。時点７−Ｅにおける
確認信号の負方向縁部は、マスターユニツトに受
取られると、マスタのBSDCNN−信号を時点７
−Ｆにおいて２進１状態にする。ストローブ信号
は、時点７−Ｆから遅延線２５により与えられる
遅延時間の経過後の時点７−Ｇにおいて２進１状
態に戻る。この様に、バス動作の第３のフエーズ
において、バス上のデータおよびアドレスがスレ
ーブユニツトに記憶され、バスサイクルはオフに
なり始める。このサイクルの終り、即ち
BSDCNN−が２進１状態になるとき、次の優先
順位ネツト解決が動的に可能になる。この時、バ
ス要求信号が発生され、これが受取られない場
合、これはバスがアイドル状態に戻り、従つて
BSREQT−信号は２進１状態になる事を意味す
る。もしこのバス要求信号がその時存在するな
ら、即ち図示の如く２進零状態であれば、この信
号は非同期優先順位ネツト選択処理を開始させ、
これに続いて時点７−Ｉにおいて点線で示すよう
にBSDCNN−の別の負方向縁部が可能化され
る。この優先順位ネツト解決は、即ち時点７−Ｈ
における確認信号の正方向縁部によりトリガーさ
れる必要はないが、実際にはその後あるユニツト
がバス・サイクルを所望する場合バスのアイドル
状態への転移の直後に時点７−Ｆにおいてトリガ
ーされる事がある。このプロセスは、非同期的態
様で繰返す。

次に第８図の優先順位ネツト・ロジツクにおい
ては、優先順位ネツト・サイクルは最初アイドル
状態にあり、ライン１０のバス要求信号
（BSREQT−）は２進１状態である。このバス要
求信号が２進１状態であるとき、レシーバ（反転
増巾器）１１の出力は２進零状態になる。レシー
バ１１の出力はゲート１２の１つの入力に結合さ
れている。ゲート１２に対する他の入力は、通常
２進１であるバス・クリア信号と通常２進１であ
るゲート２６の出力である。従つてゲート１２の
出力は、バス・アイドル状態の間２進零であり、
又この為遅延線１３の出力は２進零である。２進
零である遅延線１３の入力および出力は、NOR
ゲート１４（BSBSY−）の出力を２進１にす
る。バスに接続される各ユニツトの１つがバス・
サイクルを望む時、そのユーザー・フリツプフロ
ツプ１５をそのＱ出力が２進１となる様に非同期
的にセツトする。

この様に、バスがアイドル状態にある時、バス
がビジー状態になる際生じる第１の事象は、ユー
ザがそのユーザー要求フリツプフロツプ１５をセ
ツトする事である。ゲート１６に対する両入力が
２進数１の状態である時、その出力は２進零であ
る。これは、そのＱ出力（MYREQT＋）が２進
１となる様に要求フリツプフロツプ１７をセツト
する。この様に、非同期的態様において、要求フ
リツプフロツプ１７のＱ出力は２進１となる。こ
の動作は、バスに接続された他の各ユニツトの同
様なロジツクで同時的に生じ得る。

MYREQT＋信号の２進１状態は、ドライバ１
８を介して２進零としてバスの回線１０に出され
る。こうして、第７図のタイミング図において、
BSREQT−信号は、負即ち２進零の状態にな
る。バスに接続される各ユニツトの要求フリツプ
フロツプ１７のいずれか１つからのシステムに対
する要求はどれも、この様に回線１０を２進零の
状態に保持する。この遅延線１３は、要素14、16
および17が遭遇する伝播の遅延を補償する為の十
分な遅延を与える。この様に、あるデバイスがそ
の要求フリツプフロツプ１７をセツトしても、こ
れは、バス・サイクルを別に要求しているより高
い優先順位の装置が次のバス・サイクルをとらな
い事を意味しない。例えば、もしより低い優先順
位の装置がその要求フリツプフロツプ１７をセツ
トする場合、回線１０の２進零信号は、より高い
優先順位の装置を含む全ての装置に供給され、こ
のより高い優先順位の装置は更にそのゲート１２
の出力に２進１状態を生成してそのゲート１４の
出力に２進零状態を生成して、これにより実際に
この様なより高い優先順位の装置のユーザー・フ
リツプフロツプ１５が即にセツトされていなかつ
た場合、この様な他のより高い優先順位の装置の
要求フリツプフロツプ１７のセツテイングを消勢
する。いつたん例えば20ナノ秒の遅延時間が過
ぎ、そしてこの様なより高い優先順位の装置の回
線１３の出力が現在２進数１の状態であると、次
いでゲート１４の出力は２進数零の状態となり、
その結果この様なより高い優先順位の装置のユー
ザー・フリツプフロツプ１５がセツトされている
かどうかの如何に拘らず、ゲート１６の出力は２
進数１となり、これにより要求フリツプフロツプ
１７のセツテイングを消勢する。この様に、この
時間フレームにおいては、全ての装置は、実際に
これ等がそのユーザー・フリツプフロツプ１５の
セツテイングにより表示される如くサービスを要
求している場合、それ等の要求フリツプフロツプ
１７をセツトする。最初にバス・サイクルを要求
する装置の要素13により与えられる遅延時間の
後、その要求フリツプフロツプ１７をセツトさせ
なかつたデバイスは、そのバス・サイクルが完了
した後までこれを行う事が出来ない。この様に、
より高い優先順位のデバイスは、そのユーザー・
フリツプフロツプが、より低い優先順位のデバイ
スがそのフリツプフロツプをセツトしてから数ナ
ノ秒後にセツトされる場合ですら、そのバスを獲
得する。

この様に、バス・サイクルを要求する装置用の
要求フリツプフロツプ１７の全ては、遅延回線１
３の遅延回路構造により示される如き時間間隔の
間においてセツトされる事になる。バスと接続さ
れたこの様な各装置の多くのものが、この様な時
間間隔中にその要求フリツプフロツプをセツトさ
せることができるものに拘らず、唯１つのこの様
な装置がその付与フリツプフロツプ２２をセツト
できるのである。その付与フリツプフロツプ２２
をセツトする装置は、バス・サイクルを要求する
最高優先順位の装置となる。バス・サイクルを要
求するこの最高優先順位のデバイスがそのバス・
サイクル中その動作を完了した時、それらの要求
フリツプフロツプをセツトさせている他のデバイ
スは、再びこの様な次のバス・サイクルを求める
事になる。要求フリツプフロツプのＱ出力は、ド
ライバ１８に与えられる他に、更にANDゲート
１９の１つの入力に接続されている。フリツプフ
ロツプ１７の出力はANDゲート２０の１つの
入力に接続される。ゲート１９に対する他の入力
はより高い優先順位のデバイスから、詳細には例
えば９つの先行するより高い優先順位の装置から
受取られる。これらより高い優先順位の装置から
受取つたこれ等の信号は、信号BSAUOK＋乃至
BSIUOK＋として第８図の左側から受取られる事
が示されている。もしこの様な９つの信号のいず
れか１つが２進零である場合、これは、より高い
優先順位のデバイスがバス・サイクルを要求して
いることを意味し、従つてこれは現在の装置がそ
の付与フリツプフロツプ２２をセツトするのを禁
止し、これによりその現在の装置が次のバス・サ
イクルをとるのを不可能にする。

ゲート１９により受取られる他の入力は、遅延
回線１３の出力およびNORゲート２１の出力か
らのものである。遅延回線１３の出力は２進１で
あり、もしゲート１９に対する他の全ての入力が
２進１である場合、付与フリツプフロツプ２２が
セツトされる。ゲート２１からの他の入力は、バ
スがアイドル状態にある時、２進１である。
NORゲート２１に対する入力は、BSACKR＋信
号、BSWAIT＋信号、BSNAKR＋信号、および
BSMCLR＋信号である。これ等信号のいずれか
１つが２進数１である場合、このバスはビジーの
状態にあり、フリツプフロツプ２２はセツト出来
ない。

もし付与フリツプフロツプ２２がセツトされた
ていると、Ｑ出力信号は２進１であり、インバー
タ２３により２進零に反転され、次いで信号回線
BSDCNN−上のバスに出される。これは、
BSDCNN−信号が２進数１から２進零の状態に
なる時、第７図のタイミング図に示されている。
この様に、バス・サイクルの優先順位サイクルが
完了する。

更に、もしある装置がサービスを要求し、最高
優先順位の装置である場合、遅延線１３及び
BSAUOK＋優先順位回線からゲート１９が受取
られる２つの入力は２進１となるが、フリツプフ
ロツプ１７の出力は２進零となり、これにより
BSMYOK＋信号を２進零にセツトして、次のよ
り低い優先順位の装置とそれに続くより低い優先
順位の装置に対して、次のバス・サイクルを使用
することを要求しているより高い優先順位のデバ
イスがあることを示し、これにより次のバス・サ
イクルを全てのより低い優先順位の装置が使用す
るのを禁止する。より高い優先順位のデバイスか
ら受取る９つの優先順位回線は信号BSBUOK＋
乃至BSMYOK＋として１位置だけずれた態様で
伝送されることに注意されたい。この様に、装置
が受取る信号BSAUOK＋は、次のより低い優先
順位の装置が受取る信号BSBUOK＋に対応す
る。

優先順位サイクルを完了し、そして現在２進零
の状態をBSDCNN−回線上にセツトすると、こ
の信号は第８図に示される如きロジツクの全ての
レシーバ２４により受取られる。これは、２進１
の状態をレシーバ２４の出力に発生させ、２進零
をNORゲート２６の出力に発生させることによ
りANDゲート１２が２進１の状態を発生するの
を禁止する。更に、レシーバ２４の出力における
２進１状態は、例えば持続時間が60ナノ秒である
遅延線２５により受取られる。遅延線２５の出力
は、NORゲート２６の他の入力でも受取られて
ストローブが生成される時ゲート１２を禁止させ
続ける。この様に、遅延線２５により設定された
遅延回線期間の終りにおいて、ストローブ
（BSDCND＋）信号が生成され、その反転、即ち
BSDCND−信号が第７図のタイミング図に示さ
れるようになる。このストローブ信号の使用につ
いては以下に詳述する。この様に、遅延線２５に
より発生された60ナノ秒の期間は、第８図の優先
順位ネツトワークが機能するのを禁止して、バス
使用について勝利を得た装置即ち最高優先順位要
求装置が妨害なしに次のバス・サイクルを使用す
るのを可能にする。遅延線２５の出力に発生され
るストローブは、同期信号として潜在的なスレー
ブにより使用される。

もしストローブ信号が伝達されたならば、スレ
ーブとして指示されるユニツトは、ゲート２１の
入力の１つに受取られる信号ACK、WAIT又は
NACKのいずれか１つで応答する。典型的な場合
として例えばACKが受取られる場合、あるいは
この様な応答信号のいずれかが受取られる場合、
これは、付与フリツプフロツプ２２をリセツトす
る。この応答は第７図のタイミング図に示され、
この場合BSACKR−信号がスレーブから受取ら
れる様に示され、これにより付与フリツプフロツ
プ２２のリセツトによつてBSDCNN−信号を２
進１の状態に変更する。BSACKR＋信号の論理
的等価信号は、他の２つの信号と同様に、
BSACKF＋信号としてゲート２８により受取ら
れる。この様な信号間の唯一の差異は、数ナノ秒
の遅れである。これは、フリツプフロツプ１７を
リセツトする。このBSACKF＋信号と他の２つ
の信号は、勝利を得たユニツトによつてのみ受取
られ、その要求フリツプフロツプ１７とそのユー
ザー・フリツプフロツプ１５がリセツトされる。
フリツプフロツプ１５は、もし付与フリツプフロ
ツプ２２がセツトされている場合か、あるいは他
の２つのフリツプフロツプ１７と２２における場
合の如く、バス・クリア信号がバス上に受取られ
る場合、NORゲート２９を介してリセツトされ
る。この様に、このプロセスは、非同期的態様で
ユニツトについて継続して、バスに接続されたこ
の様な各ユニツトの１つが次のバス・サイクルを
使用するのを可能にする。

第９図に示す如き典型的なコントローラ・アド
レス・ロジツクは、コントローラに接続される４
つ迄のサブユニツト即ち周辺装置を有するコント
ローラの一例である。要素70は、一方がメモリー
照合信号（BSMREF−）用であり、他方がそれ
ぞれバス・アドレスBSAD０８−乃至BSAD１４
−用である回線レシーバを含んでいる。第９図に
おけるこのロジツクが非メモリ・コントローラ用
である為、メモリー照合信号は、要素70の入力と
インバータ７１の出力の双方において、２進数１
である。

スイツチ７２は、７つのアドレス・リード線を
直接に受取るとともにインバータ７８を介して反
転されたそれらリード線を受取る様に接続されて
いる。このスイツチ７２は、バス２００に接続さ
れた殆んどの装置・コントローラに配備されてお
り、特定のユニツトのアドレスにセツトされてい
る。このスイツチ７２には14本のリード線が受け
とれその内の７本がスイツチの出力で多数入力
NANDゲート７３に結合されている。要素70の入
力側におけるバス・アドレス・リード線は、所望
のユニツトの適正なアドレスを反映するこれ等ビ
ツトに対して２進零である。従つて、要素70によ
り与えられる反転を用いて、２進１信号は、バス
２００において２進零として受取られたアドレス
のこれ等のビツトに対してスイツチ７２の非反転
入力に与えられる。同様に、インバータ７８から
の７つの出力リード線は、アドレス・ビツトがバ
ス２００の入来アドレス・ビツトにおいて２進１
であるこれ等の位置に対して２進１を有する。互
いに補数となるスイツチ７２の２つの入力の信号
によつて、16進スイツチあるいは複数個のトグ
ル・スイツチ、更に詳細には非集団７極２位置ス
イツチが可能であるスイツチ７２内のスイツチ
は、正しい装置のアドレスに対して全ての２進１
の信号がスイツチ７２の７つの出力に現われる様
に、セツトされる。この様に、ゲート７３は、全
ての２進１の信号を受取り、もしこれが適正な装
置・アドレスであり、かつこれが以下に説明する
様にメモリ・サイクルでない場合は、その出力に
２進零を与える。スイツチ７２は、コンパレータ
機能を与えそしてゲート作用の少くとも１レベル
に対する必要を除き、それによつてその為の関連
する伝播の遅延を除くように構成される。更に、
このスイツチは、特定の装置のアドレスを変更す
る為の容易な装置を提供し、これによりシステム
が構成される方法を簡単にする。

ゲート７３の出力は、MYCHAN−信号と呼ば
れ選択されたスレーブに関して２進零である。こ
のMYCHAN−信号は３つのNORゲート７４，７
５及び７６の各々の１入力に結合され、以下で判
る様に、ACK、WAIT又はNAK信号を生成する
為に用いられる。ゲート７４，７５および７６に
対する他の入力は下記の如く受取られる。

マルチプレクサ７７は、第９図に示す如く特定
のコントローラー・ロジツクに接続された４つま
でのサブ装置即ち周辺装置の夫々からの４つの信
号を受取る様に結合されている。マルチプレクサ
７７の入力で受取られるこれ等の信号は、特定の
サブ装置が存在するかどうか、即ちシステム内に
組込まれているかどうかをそれぞれ表示する。即
ち、この様なサブユニツトの１つ以上が接続され
る。もし唯１つのサブユニツトがこの様に接続さ
れるならば、この様な信号の僅か１つがサブユニ
ツトの存在を表示する事になる。サブユニツトが
存在する事を表示するこれ等の信号は、
MYDEVA−、MYDEVB−、MYDEVC−、およ
びMYDEVD−信号として表示される。以下に記
述するマルチプレクサ８８だけでなく、マルチプ
レクサ７７は、部品番号74S151を有するテキサ
スインストルメント社により製造されるデバイス
で良い。この様な信号の２進零の状態は、サブユ
ニツトがこのシステム内に存在する事を表示す
る。このマルチプレクサ７７は、図示しない反転
増巾器即ちレシーバを介してバス２００から受取
られるアドレス信号BSAD１５＋およびBSAD１
６＋により付勢される。これと同じ２つのアドレ
ス信号がマルチプレクサ８８を付勢する様に接続
されている。これ等の２つのビツトは、図示され
た４つ迄のサブユニツトのどれがアドレス指定さ
れているかを表示する。マルチプレクサ７７の出
力は、MYDEVP−信号であり、これは２進零で
ある時、このアドレス指定されたデバイスが存在
する事を表示する。この様に、ゲート７４，７５
および７６の各々がマルチプレクサ７７からの出
力を受取り、従つて特定のコントローラからの応
答が、コントローラのチヤンネル番号の存在によ
り、又このコントローラが実際に本システム内に
取り付けられかつ存在するサブユニツトを有して
いるという事実により管理される。以下に論議さ
れる様に、この構成は、更にメモリ・アドレス・
ロジツクに関して特に論議する方法により１サブ
ユニツトと次のサブユニツトとの間のアドレスに
おける連続性を許容する。然しながら、一般に、
第１図に示す如き２個以上の基本デバイス・コン
トローラ２１０に関して、異なるタイプの周辺装
置を制御するように結合されたそのような各コン
トローラ２１０に関して、あるいは同じタイプの
周辺装置２１６を制御する様に結合されたそのよ
うな全てのコントローラ２１０に関して、この様
な周辺装置２１６を選択的にコントローラ２１０
に配置する事によりこの様なサブユニツト即ち周
辺装置の各々に対するアドレスが隣接する様に出
来る。更に、この様なアドレスは、システムの大
小を問わず、特定のアドレスがこれと関連するい
かなるタイプの周辺装置も有する様に構成出来
る。

他のマルチプレクサ８８は、４つのサブユニツ
トの任意の１つからの表示を受取る様に結合され
ており、例えば実際にこの様なサブユニツトがデ
ータの送受の用意ができている事を表示する。こ
の様に、マルチプレクサ８８により受取られる準
備信号は、マルチプレクサ７７により受取られる
存在信号とは異なつている。存在信号は特定のサ
ブユニツト即ち周辺装置がシステム内に組込まれ
て存在しているかどうかを表示するが、準備信号
は、関連するサブユニツトの準備ができておりデ
ータの送受が可能であるかどうかを動的に表示す
る。これ等の準備信号は、MYRDYA−、
MTRDYB−、MYRDYC−およびMYRDYD−と
呼ばれる。マルチプレクサ８８のストローブ入力
におけるMYFCO１＋信号の受取りは、マルチプ
レクサ８８の通常の動作の例外であり、これにつ
いては以下に記述する。

MYRDYS−とラベルされたマルチプレクサ８
８の出力は、論理零である時、ゲート７４，７５
および７６において受取られた他の信号の状態に
依存して、WAIT信号又はACK信号のいずれか
を生成させる。もし２進零がマルチプレクサ８８
のMYRDYS＋出力に生成されるならば、NAK信
号が生成されてアドレス指定されたサブ装置が実
際に準備できていない事を表示する。

ゲート７５と７６は別の信号を受取り、ゲート
７５は以下に説明する様にBDRBSY−信号を、
ゲート７６はゲート８４の出力からMYACKA−
信号を受取る。これ等の２つの信号は、フリツプ
フロツプ８０と８１により与えられる諸機能に関
して説明される。各コントローラにおいては、バ
ス２００からデータを受取るバツフア即ちレジス
タがある。もしこのデータ・バツフアがビジーの
時即ち既に消去出来ない情報がその内部に記憶さ
れている場合は、バツフアがビジーである旨の表
示が出て、これはＤタイプのフリツプフロツプ８
０のＤ入力で受取られ、そのＤ入力は、この場合
バスからドライバーを介して受取られた
BSDCNN＋信号であるクロツク信号の受取り時
にそのＱ出力に反映される。従つて、データ・サ
イクル現在信号即ちBSDCNN−信号が第７図に
示す如く２進零になる時点においては、もしこの
特定のコントローラと関連するバツフアが実際に
ビジーである場合は、フリツプフロツプ８０のＱ
出力側即ちBDRBSY＋信号は２進１となり、こ
れはNANDゲート８５を介して２進零となる。
NORゲート８４の入力に結合されたこの２進零
の状態はその出力に２進１を生成し、これは次い
でゲート７６のACK信号生成を禁止する。然し
ながら、フリツプフロツプ８０の出力即ち
BDRBSY−信号は２進零となり、これはゲート
７５の１つの入力に与えられ、ゲート７５はもし
全ての入力が２進零である時WAIT信号を生成す
る。この様に、もしバツフアがビジーでなく他の
条件が存在するならば、ACK信号が生成され
る。もしこのバツフアがビジーであれば、WAIT
信号又はNAK信号のいずれかが他の条件に従つ
て生成される。

フリツプフロツプ８１は、これが２番目の半読
出しサイクル動作であるかどうかを表示するのに
用いられる。前述の様に、BSSHBC−信号はマ
スターにより使用されてスレーブに対してこれが
前に要求された情報である事を表示する。バスと
結合された１対の装置が読出し動作を開始した時
（BSWRIT−で表示）から伝送を完了するため２
番目の半サイクルが生じる（BSSHBC−で表
示）まで、両方の装置はバス上の他の全ての装置
に対してビジーとなる。この様に、フリツプフロ
ツプ８１の入力を見れば、MYDCNN＋信号はフ
リツプフロツプをクロツクして、この様な信号は
マスターとなつている装置の付与フリツプフロツ
プ２２のＱ出力に結合されかつこの出力と論理的
に等価である。フリツプフロツプ８１のＤ入力に
受取られるのはMYWRIT−信号で、この信号
は、これがメモリ−の読出しサイクルを開始した
特定の装置であつた事、およびこの装置が現在メ
モリーからの読出しを待合せている事、及びこの
装置がメモリーがこのサイクルを完了する時メモ
リーにより２番目の半読出しサイクルが後で生成
されるべき事を期待している事を意味する。

この２番目の半読出しサイクルの履歴フリツプ
フロツプ８１は、そのリセツト入力として
MYACKR＋とBSMCLR＋信号を有し、その相方
はNORゲート８２を介してリセツト入力に結合
されている。このBSMCLR＋信号は、他の各種
のフリツプフロツプについて説明した如くフリツ
プフロツプ８１をリセツトする様に作用し、
MYACKR＋信号は２番目の半読出しサイクルが
完了した事を表示する。この様に、もしフリツプ
フロツプ８１がセツトされる場合、このセツト条
件はフリツプフロツプ８１のＱ出力から結合され
て部分的にANDゲート８３の１つの入力を付勢
する。ANDゲート８３を完全に付勢する為に
は、BSSHBC＋信号がメモリーにより生成され
ねばならず、この信号はこれが前に要求された情
報である事を表示する。この様に、バスを介して
メモリーから来るデータを用いて、この信号は作
動され、NORゲート８４を介して、MYACKA−
信号の負になる縁部が生成され、これは、ゲート
７６を付勢しそして要素79を介してドライバ９０
を経てACK信号を発生させることにより特定の
装置にこのバス・サイクルを確認させる。更に、
前に示した様に、ACK確認は又、実際にこれが
２番目の半バスサイクルでなくかつバツフアがビ
ジーでない場合に生成される。この表示は、
ACK信号を生成する為にゲート８５によりゲー
ト８４を介して与えられる。

この様に、もし特定のコントローラがその２番
目の読出し履歴フリツプフロツプ８１をセツトし
てバス・サイクルを待合せている場合、２番目の
半バス・サイクル信号（BSSHBC＋）の受取り
のみがこの特定のデバイスに関して応答され得
る。もしこの特定のデバイスが２番目の半バス・
サイクルを待合せておらず、その時バツフアがビ
ジーでない、即ちこのバツフアにおいて有効な情
報がもはやない場合、その時ACK信号が生成さ
れる。

更に、２番目の半バス・サイクル信号
（BSSHBC＋）は、ゲート７５だけでなくゲート
７４の１つの入力で受取られる。２番目の半読出
しサイクルのフリツプフロツプ８１がセツトされ
ている場合、もしこれがゲート７６における入力
により示される如く正しいチヤンネル番号等であ
る場合に得る事の出来る唯一の出力が、ACK信
号である。これは、バツフアがフリツプフロツプ
８０により示される様にビジーであるかどうかに
は独立である。この様に、NACK信号又はWAIT
信号は、もしこれが２番目の半バス・サイクル信
号でない場合即ち信号BSSHBC＋が２進零であ
る場合、ゲート７４及び７５により生成される。
更に説明すれば、コントローラにより受取られる
２番目の半バス・サイクルは、コントローラの観
点から、メモリーからのみ来る事が出来、そして
このメモリーがデータをコントローラに戻す用意
が出来る時NAK又はWAIT信号のいずれも生成
出来ず、むしろ確認信号のみが生成出来る。この
様に、もしBSSHBC＋信号が２進１である場
合、NAK又はWAIT信号のいずれも生成出来な
い。

前に示した如く、情報がメモリーから伝送され
つつある時、このメモリーはNAK又はWAIT信
号を決して受取る事が出来ない。これは、本発明
の装置の固有の優先順位構成の故である。このメ
モリーは最高優先順位の装置である。もしある装
置が情報を送る様にメモリ要求している場合、こ
の装置はある時点でこの情報を期待出来る。もし
この装置がメモリに対してWAIT又はNAK信号
を生成するならば、その時このメモリーが最高優
先順位の装置である為、メモリは、そのデータ伝
送を要求した特定のコントローラとアクセスを得
るようにトライし続けることができ、そしてバス
を切ることができる、即ちメモリが最高優先順位
の装置である為前に要求したコントローラがその
要求したデータを受けるまでバスが更にデータ伝
送するのを効果的に不可能にすることができる。
この様に、確認信号のみが、データを受入れるよ
うにメモリからの要求に応答して作られ得る。然
しながら、コントローラは、NAK又はWAIT信
号を他のコントローラ、又は中央プロセサに対し
て生成することが許されている。更に、一般的な
規則は、もし１つのコントローラがより高い優先
順位のあるコントローラから情報を要求する場
合、この要求コントローラはこの情報を受入れる
用意がなければならず、従つて、ACK信号で応
答しなければならない事である。

準備マルチプレクサ８８に関しては、前に示し
た如く、もし装置が準備できていない場合で他の
条件が満されれば、NAK信号が生成される。
WAIT信号ではなくてNAK信号が生成される理
由は、主として、もしコントローラ２１０の如き
あるコントローラがビジーである場合、ターミナ
ルが数ミリ秒間ではなく数マイクロ秒程度ビジー
となる事実の為である。この様に、サイクル時間
は、マスターに対する表示がマスターがトライを
続けている事である場合、消耗される。むしろそ
の表示は、不必要にバス・サイクルを使用してこ
れによりシステムの全体の応答を遅延させるので
はなく、要求ユニツトはデータ処理を続行するこ
と、であるべきである。要求ユニツトがなすべき
事の全ては、都合に応じて目的のユニツトをリト
ライする事である。

前にも述べた如く、マルチプレクサ８８のスト
ローブ入力は、MYFCO１＋信号として識別され
た信号をゲート８６から受取る。この信号は、こ
の様な機能フオーマツト・コードは特に第３図に
示されるが、NORゲート８６の入力で受取られ
た諸信号の機能コードの組合せであつて、ビツト
BSAD２３＋を使用しないビツトBSAD１８＋乃
至BSAD２２＋として識別される。これ等のビツ
ト内では、機能コードが表示されてその結果バス
に接続された各装置が前に述べた如くあるコード
と指令を識別する。全て２進零の機能コードは、
コントローラに対して、これが特権機能コードで
ある事、及び無条件にこのコントローラにより現
在行われつつある動作が停止されねばならず、そ
してコントローラが初期化されねばならない事、
を表示する。ある意味では、これは緊急機能コー
ドであり、この為、コントローラはその準備状態
の如何にかかわらず動作しなければならない。こ
の様な場合、マルチプレクサ８８はその
MYRDYS＋出力リード線上に２進１を生成し、
これによりACK又はWAIT信号のいずれかを、
バツフアがビジーであるかどうかを示す
BDRBSY−信号の状態に依つて生成するが、
NAK信号は決して生成しない。もしバツフアが
ビジーであるならば、WAIT信号が生成され、も
しビジーでなければ、ACK信号が生成される。
一例として、中央プロセサは、もし例えば２秒が
経過してもアドレス指定された装置から何の応答
も受取らなかつたならば、この全ての２進零即ち
緊急コードを機能フイールドに生成し得る。然し
ながら、アドレス指定された特定の装置が唯一の
影響をうけたものであり、３つの他の装置が実際
にまだ動作しており、従つてこれは、特定のコン
トローラに接続された全体のシステムのクリア動
作ではない事は理解すべき事である。この様に、
緊急機能コードに対する応答が何故バツフアがビ
ジーであるかどうかに依存するかの唯一の理由
が、この特定のコントローラに接続されかつその
共通して占められたバツフアに情報を有するその
他の３つの装置の任意の１つがその情報をセーブ
する十分な機会を有すること、を保証することで
ある。

要約すれば、NAK信号（BSNAKR−）は、ゲ
ート７４の完全付勢により、かつBSDCND＋信
号が要素７９のＤタイプ・フリツプフロツプをク
ロツクする時、要素７９の各Ｄタイプ・フリツプ
フロツプからドライバ９２を介して生成されるの
である。ゲート７４は、チヤンネル番号を受取る
時、かつ装置アドレスが、装置に実際に組込まれ
ている事、この装置が準備できていない事、およ
びこれが２番目の半バス・サイクルでない事の表
示を与えるとき、完全に付勢される。WAIT信号
（BSWAIT−）は、ゲート７５が完全に付勢され
る時、要素79に含まれるＤタイプ・フリツプフロ
ツプからドライバ９１を介してバス上に与えられ
る。ゲート７５は、チヤンネル番号を受取る時、
かつ装置アドレスが、装置が実際に組込まれてい
る事実際に準備できている事、これが２番目の半
バスサイクルではない事、及びバツフアがビジー
である事、の表示を与えるとき、完全に付勢され
る。確認（BSACKR−）信号は、ゲート７６が
完全に付勢される時、要素79に含まれるＤタイプ
のフリツプフロツプに応答してドライバ９０によ
りバス上に与えられる。ゲート７６は正しいチヤ
ンネル番号が受取られる時、かつ組込まれた装置
アドレスが与えられる事、アドレス指定されたこ
の装置が実際に準備できている事、バツフアがビ
ジーでない事を示す表示が与えられるとき、完全
に付勢される。然しながら、２番目の半読出しサ
イクル信号が受取られるならば、ACK確認信号
は、バツフアがビジーであるかどうかに関わりな
く生成される。要素79における各フリツプフロツ
プは、インバータ８９を介して第８図に示された
ゲート２６の出力から受取つたBSDCNB−信号
に応答してクリヤされる。

コントローラ２１２だけでなく、コントローラ
２１０又は２１４の如き典型的なコントローラの
アドレス・ロジツクについて記述したが、メモリ
ー・コントローラに対する典型的なアドレス・ロ
ジツクについて以下に論議する。第１０図のメモ
リー・コントローラ・ロジツクは多くの点で第９
図のロジツクに類似している。バスから要素４０
により受取られたアドレス信号は、第２図に示さ
れる如きフオーマツトでバス・アドレス信号
BSAD００＋乃至BSAD０７＋として伝送され
る。レシーバ４０からのアドレス信号はまた、以
下に記述されるパリテイ・チエツカ４７の入力で
受取られる。レシーバ４０からのアドレス信号お
よびインバータ４１の出力のアドレス信号は、第
９図について示されるものと同じ態様でスイツチ
４２により受取られる。もしメモリ照合信号
（BSMREF＋）が２進１であり、かつスイツチ４
２により比較されるアドレスがスイツチ４２の出
力に全て２進１を生成する場合、NANDゲート４
３は完全に付勢されて、各NAK、WAIK、およ
びACK信号を生成する為に使用される３つの
NORゲート４４，４５および４６の各々の１つ
の入力で受取られるMYMADD−回線に２進零信
号を与える。メモリは、実際にBSMREF＋信号
が正しい２進の状態になければ、アドレス指定出
来ない。

前に示した様に、アドレス指定されたビツトは
パリテイ・チエツカ４７の入力で受取られ、前記
チエツカは更にバス上で受取られたアドレス・パ
リテイであるBSAP００＋ビツトを受取る。パリ
テイ・チエツカ４７は９ビツトのパリテイ・チエ
ツカを行い、そのＱ出力にMYMADP−とラベル
された信号を生成し、これがもし２進零であるな
らば、ゲート４４，４５および４６を部分的に付
勢して、これによりこのパリテイが正しい事を示
す。

ゲート４４，４５および４６に対する３番目の
入力は第９図のマルチプレクサ７７と類似のマル
チプレクサ４８から受取られる。マルチプレクサ
４８は、例えばMYMOSA−乃至MYMOSD−と
ラベルされた４つの入力を受取り、これ等の入力
は、この特定のコントローラに接続された全てあ
るいはいずれか１つのメモリ・モジユールが本シ
ステムに実際に存在しているかどうかを表示す
る。これは、メモリに完全なメモリ・モジユー
ル・アレーを持たせるか、あるいはこの様なメモ
リ・モジユールの僅かに１つが本システム内に接
続され得る部分的アレーを持たせる。これ等４つ
のメモリ・モジユールは、更にアドレス指定さ
れ、マルチプレクサ４８を介してテストされてこ
れ等が２つのバス・アドレス信号BSAD０８＋と
BSAD０９＋により組込まれているかどうかを決
定する。

この様に、異つた構成を有するシステムに対し
ては、１つの特定のメモリ・コントローラに１つ
のメモリ・モジユールが接続でき、又は２つのこ
の様なモジユールが別のこの様なコントローラに
接続でき、実際には異なるコントローラに接続さ
れる異なるメモリ・モジユールは異なつたタイプ
のものが可能である。例えば、この様に、半導体
メモリが１つのコントローラに接続出来、、一方
磁気コア・メモリが別のコントローラに対して接
続出来る。更に、メモリ・モジユールは、異なる
サイズ、即ち記憶容量が異なるものが使用出来
る。更に、メモリ・モジユールを異なるコントロ
ーラに配設する事により、異なる速度のメモリが
使用出来、これによりシステムの応答速度を増加
させる。又、任意の与えられたコントローラに対
しても、通常はある与えられた電力容量およびタ
イミング能力が存在し、通常の場合は、前記コン
トローラはこれに接続出来る各メモリの個性を確
立する。従つて、例えばコアと半導体メモリ間の
如く異なるタイプのメモリ速度又は異なるタイプ
のタイミングが要求される場合、異なつたコント
ローラを各タイプに対して使用しなければならな
い。更に、異なるコントローラの使用により、各
メモリが同じバスに接続されていても相互に時間
的に実質的に並行して動作出来る為、各メモリは
更に速く動作出来るが、１つのバスにおいては一
時に唯１つの伝送が行えるのみであり、要点は、
実際にアクセス時間が既に生じている為、アクセ
ス時間を要する事なく情報がメモリ内で準備でき
る事である。

前に示した如く、各コントローラはメモリ用か
あるいは別の周辺装置用の如何を問わずそれ自身
の特定のアドレスを有する。この様に、異なるメ
モリ・コントローラに接続された１そろいのメモ
リ・モジユールを有するそれら異なるメモリ・コ
ントローラに対しては、隣接するメモリ・アドレ
スが与えられる。詳細には、各メモリ・コントロ
ーラがこれに接続された４つのメモリ・モジユー
ルを有し、かつこの様な各モジユールが約8000ワ
ードの記憶容量を有するものと仮定すれば、各メ
モリ・コントローラは32000ワードの記憶に対す
るアクセスを与える事が出来る。１そろい32000
ワードの記憶を各メモリ・コントローラに対して
システム内に接続すれば、それらメモリのアドレ
スは隣接する。動作の観点からは、隣接するメモ
リ・アドレスは、システムのアドレス指定の目的
のみでなくシステムにおける応答の増大からも重
要である。前に述べた如く、代表的にはこのメモ
リ・コントローラは、ある特性のメモリに対する
サービスのみを提供出来、即ちこれは磁気コアメ
モリは、これに関連する基本的なタイミングの差
異の故に、半導体メモリと同じメモリコントロー
ラに対しては接続出来ない。同じ事が通常異なる
速度又は電力要求のメモリについても妥当する。
この様に、再び各メモリ・コントローラが32000
ワードのメモリに対してサービスを提供するもの
と仮定すると、もし16000ワードのみが低速メモ
リとして使用され、他の16000ワードが高速メモ
リとして使用される場合、これは２つのメモリ・
コントローラが使用されねばならない事を意味す
る。然しながら、これは、主として高速と低速メ
モリ間のメモリ・アドレスは、このメモリ・コン
トローラのアドレスが32000ワード離れている故
に隣接しない事を意味する。この場合、相方のメ
モリ・コントローラに同じアドレスを持たせる事
により、隣接するメモリ・アドレスを提供する事
が可能である。然しながら、これも又、２つのコ
ントローラの各メモリ・モジユールのポジシヨン
が各コントローラの同じロケーシヨンに相方共占
められ得ない事を意味する。詳細には、第１のコ
ントローラは、MYMOSA−およびMYMOSB−
信号により示される如きメモリ・モジユール・ポ
ジシヨンＡおよびＢにおいて２つの8000ワードの
記憶ロケーシヨンを使用する事になる。他方のコ
ントローラは、他の２つのメモリ・モジユール・
ポジシヨンを使用し、その存在はMYMOSC−お
よびMYMOSD−信号により表示される事にな
る。この様に、これ等２つのコントローラは、あ
たかもこれ等が１つのコントローラであるかの様
にシステム内において見える。更に事例として、
１つのこの様なコントローラは１つのモジユール
の形態でこれに接続されたこの様なメモリの8000
ワードを有することができ、一方同じアドレスを
有する他のメモリ・モジユールは他の３つのポジ
シヨンにおいて３つまでのこの様なメモリ・モジ
ユールと結合でき従つて24000ワードのメモリ記
憶を提供する。この構成は、必らずしも異なるタ
イプのメモリに限定されず、実際にはコントロー
ラに接続された欠陥のあるメモリ・モジユールの
問題に取りくむことが出来る。例えば、ある冗長
メモリ・モジユールが別のコントローラと結合出
来、そのデバイス・アドレスは、この様なメモ
リ・モジユールにおける故障の検出時に充てられ
る様にセツト出来る。

再びゲート４４，４５および４６の付勢に関し
て、これ等の各ゲートは、付勢されてこの特定の
メモリ・コントローラから応答を許容する為、そ
のメモリ・コントローラのアドレスと、アドレス
指定されたモジユールが本システム内に存在する
表示と、パリテイ・チエツカ４７により表示され
る如きアドレス・パリテイが正しいと云う表示と
を受取らねばならない。NORゲートに対する他
の入力は、今説明するビジー・ロジツクとロツク
履歴ロジツクの組合せからサービスされる。

メモリ・コントローラ・ビジー信号は、フリツ
プフロツプ４９により与えられ、このコントロー
ラに接続されたメモリ・モジユールのいずれか１
つが実際にビジーである事を示す。このＤタイ
プ・フリツプフロツプ４９は、BSDCNN＋信号
によりクロツクされる。もしメモリ・モジユール
がビジーである場合、WAIT信号が生成される。
この様に、フリツプフロツプ４９の出力の
MYBUSY−信号が２進零である場合、もし他の
条件が満されれば、これはゲート４５を完全に付
勢して要素56における関連するフリツプフロツプ
をセツトさせ、BSDCND＋信号が要素56のクロ
ツク入力で受取られる時これが行われる事に注目
されたい。この点においては、このフリツプフロ
ツプ要素56が、第９図の要素79に対する動作と同
じ様にBSDCNB−信号が受取られる時、インバ
ータ６３を介してクリアされる。確認信号は、ゲ
ート４６の１つの力に結合されたMYBUSY＋信
号により表示される如きフリツプフロツプ４９の
Ｑ出力に２進零が生成される時、生成される。再
び、WAIT信号は、メモリが依然としてビジーで
ある為、非常に短かい遅延がある事を意味する事
に留意すべきである。

ACK、NAK、WAIT信号のどれが生成される
べきかを示す他の条件は、前述の如く、マルチサ
イクル・バス伝送からなるロツク信号であり、こ
れにより１つの装置は、他のどんなロツクされた
ユニツトもその動作に介入出来ない様にして、特
定のメモリ・ロケーシヨンにアクセス出来る。こ
のロツクされた動作の効果は、メモリ・コントロ
ーラのビジー状態をある種の動作用の単一のサイ
クルの完了を超えて延長する事である。このシー
ケンスの最終サイクルが完了する前にロツク動作
を開始しようとする各装置は、NAK信号を受取
る。然しがら、このメモリは、ここに説明される
様にメモリ要求に対して依然として応答する。こ
の等のサイクル間の時間がこの伝送に含まれない
他のユニツトにより使用出来る事が知られる。ロ
ツクされた動作は、例えばメモリの如き、同じ資
源を共用する事が２つ以上のユニツトあるいは装
置にとつて望ましい様な場合に主として使用され
る。どんな数のバス・サイクルでも含む事の出来
るこのロツクされた動作は、共有資源の制御を有
している特定のユニツトよりロツクを解除され
る。共有資源がロツクされる間、共有資源をアク
セスしたい他のユニツトは、もしこの様な他の装
置がロツク制御信号を与える場合に、ロツク・ア
ウトされる。もしロツク制御信号が与えられない
場合、この様な他のユニツトにとつては、例えば
緊急の要求又は手続きを処理する場合における如
く共有資源に対するアクセスを得る事が可能であ
る。ロツク制御信号を与える任意のユニツトが共
有資源に対するアクセスを得る以前に、このユニ
ツトは資源がロツクされた動作に関与しているか
どうかを知る為に資源をテストし、次に同じバ
ス・サイクルの間、もし資源がロツクされた動作
に関与していない場合は、この装置は資源に対す
るアクセスを得る。

この様に、資源を共有する為のロツク動作は、
適当な制御即ちロツク制御信号を発する各ユニツ
ト間で有効であり、例えば情報の表が記憶される
メモリの一部を共用する際に使用出来る。更に、
これ等ユニツトの１つが共有資源における情報を
変更する事を望む場合、他のユニツトはこれが一
部しか変更されていない情報に対してアクセスを
行わないようにロツク・アウトされ、そしてこの
変更が全部行われた後にのみアクセスが許容され
る。読出し変更書込み動作はこの場合に含まれ
る。このロツクされた動作の使用により、多重処
理システムが支持出来る事が判るであろう。例え
ば、２つの中央処理ユニツトが同一のバス２００
に接続されている場合、その双方は、もしロツク
動作が用いられるならば、干渉する事なくバスに
接続されたメモリ装置を共用出来る。

ロツク動作用のBSSHBC−信号は、判る様に
これ迄論議されたものとは少し異なる方法で使用
されること、に留意されたい。ロツクされた動作
の間、BSSHBC−信号が資源を共有しようとす
るユニツトにより発生されて、テスト及びロツク
手続により共有される資源に対するアクセスを
得、そしてそのロツク動作が完了した時共有資源
のロツクを解除する。

この様に、第１０図から判る様に、ロツク履歴
フリツプフロツプ５０が設けられ、もしセツトさ
れる時は、ロツクされた動作が進行中である事を
示し、これによりNAK信号をドライバ５９を介
して要求するユニツトに対して与えさせる。第１
０図のロジツクが共有資源に対するバス２００の
インターフエイス・ロジツクを表わすものと仮定
すれば、BSLOCK＋信号（２進１の状態）が
ANDゲート５２と要素５６のフリツプフロツプ
Ｄ３の双方により受取られる。これにより要素５
６は、ANDゲート５１の１つの入力で受取られ
るMYLOCK＋信号を生成する。もしロツク履歴
フリツプフロツプがセツトされないとき、
NAKHIS＋信号は２進零となり、これによりゲー
ト５２に対する他の２入力の状態とは無関係に、
ゲート４６の１つの入力に２進零を生成する。も
しゲート４６の全ての入力が２進零を受取るなら
ば、これによりこのユニツト及び装置用の現在の
アドレスが受取られた事、および共通の要素即ち
バツフアがビジーでない事を示し、その時ACK
信号は、BSLOCK＋信号に応答して、要素５６
とドライバ６１を介して生成される。このACK
信号はANDゲート５１を完全に付勢して、ロツ
クされた動作の開始においてBSLOCK＋信号の
２進１の状態と共に受取られた履歴フリツプフロ
ツプ５０のＤ入力におけるBSSHBC−信号の２
進１の状態に応答して履歴フリツプフロツプ５０
をセツトさせる。この様に、テスト及びロツク動
作は同じバス・サイクルの間に実施される。

上記動作は第１４図Ａのタイミング図から一層
よく理解されよう。すなわち、他のユニツトによ
り割込みされないアクセスを所望するところの第
１の信号（BSLOCK＋＝“１”、BSSHBC−＝
“１”）を受信したこととフリツプフロツプ５０の
第２の状態（NAKHIS＋＝“０”）とに応答して
BSACKR−が発生するときのタイミングおよび
BSACKR−（MYACKR＋＝“１”）とMYLOCK＋
（BSLOCK＋）に応答してフリツプフロツプ５０
が第２の状態から第１の状態（NAKHIS＋＝
“１”）へ転移するタイミングが理解されよう。

もしフリツプフロツプ５０が既にBSLOCK＋
およびBSSHBC−信号の２進１の状態の受取り
の時にセツトされている場合は、２進１の信号が
ANDゲート５２の出力に生成され、これにより
インバータ５８の出力に２進零の状態を生成して
ANDゲート４４を付勢し、他の全ての条件が満
されているときNAK信号を生成する。この様に
テスト及びロツク動作はNAK応答を発生して他
のユニツトによる共有資源の使用を禁ずる。

この動作に関しては第１４図Ｂを参照された
い。第１の信号（BSLOCK＋＝“１”、BSSHBC
−＝“１”）を受信したこととフリツプフロツプ５
０の第１の状態（NAKHIS＋＝“１”）とに応答し
てBSNAKR−が発生するときのタイミングが理
解されよう。

共有資源を使用するユニツトがその動作を一た
ん完了すると、このユニツトは資源のロツクを解
除しなければならない。これは、ユーザのユニツ
トからBSLOCK＋信号の２進１の状態と、
BSSHBC−信号の２進零の状態を受取る事によ
り行われる。これは、第１０図のロジツクに
ACK応答を発生させてゲート５１を付勢し、こ
れにより、BSSHBC−信号の２進零の為に履歴
フリツプフロツプ５０を有効にリセツトする。こ
の共有資源は現在地のユニツトに対してACK応
答を自由に行う。

この共有資源は、BSLOCK＋信号の２進１の
状態を与える他のユニツトをロツクアウトするの
みである。例えば、１つのユニツトが、その履歴
NAKHIS＋となるように履歴フリツプフロツプを
セツトして共有資源にアクセスを得ることを望ん
でいる場合、そのときもしBSLOCK＋信号が２
進零ならば、ANDゲート５２の出力が２進零と
なり、これによりNAK応答を消勢しかつ他の条
件に依つてWAITとACKの応答のいずれかを付
勢する。この様に、１つのユニツトは、それがロ
ツクされた動作に関与していても共有資源に対し
てアクセスを得る事が出来る。

この様に、コントローラの任意の１つからの
WAIT信号の生成は、より高い優先順のデバイス
あるいはコントローラがバス・サイクルのシーケ
ンスへ介入して必要に応じてバスを使用すること
を許す。サービスを要求しているより高い優先順
位のユニツトがない場合、確認信号がマスターに
より受取られこれによりWAIT状態を終了させる
まで、特定のマスター／スレーブ構成が維持され
る。これに続いて、他のユーザがバスの使用を許
される。この様に、BSDCNN＋信号は、スレー
ブがNAK、WAIT又はACK信号の３つの応答の
いずれか１つを生成するのを許す。これ等の応答
のいずれかの終りにおいて、新らしい優先順位ネ
ツト・サイクルが生じ、この特定装置はバスに対
するアクセスを得るか、他のより高い優先順位の
装置がバスを獲得する。この時点において、バス
上の信号状態は、そのユニツトの内部に示される
これ等の信号とは逆の２進状態である事を理解す
べきである。例えば、このメモリ照合信号は、例
えばドライバ５９，６０又は６１とレシーバ４０
との間の如く、バス上においては一方の状態であ
りそしてコントローラ自体内においては逆の状態
である。更に、前に示した様に、バス上に接続さ
れたコントローラの任意のものの間の４番目の応
答は、全く応答がない事である。この様に、マス
ターの１つがメモリからのサービスを求めており
かつこのメモリがシステム内に組込まれていない
場合、当技術に周知のタイムアウト素子は、例え
ば５マイクロ秒の如きある時間の後信号を生成し
て、それによりNAK信号を生成する。この時、
中央プロセサは、割込みルーチン又はトラツプ・
ルーチンの如き動作を行う事が出来る。

メモリ・ビジー・フリツプフロツプ４９の動作
に関して、そのデータ入力は、バス動作に対して
非同期であるMOSBSY＋信号を受取る様に結合
されている。この信号は、任意のコントローラに
対してバス上に生じる動作に無関係にいつでも受
取られる。BSDCNN＋信号がフリツプフロツプ
４９のクロツク入力でマスターから受取られる
時、メモリの状態に関する履歴即ちその時メモリ
がビジーであるかどうかについて記憶される。こ
の様にこれは、バス・サイクルへの応答における
混乱を除去する。フリツプフロツプ４９により与
えられる履歴の保持がなければ、WAIT状態にあ
るバスサイクルを開始してこの同一のバス・サイ
クルをACK状態を生成する状態にする事が可能
となつてしまうであろう。この様に、両方の応答
が同一のバス・サイクル中に行われ、これは従つ
てエラー状態である。メモリービジーフリツプフ
ロツプ４９の使用により、応答は、BSDCNN＋
信号が受取られる時にコントローラがおかれてい
る状態に関して固定され、これにより非同期的応
答を可能にしかつメモリの速度における公差即ち
差異に無関係にする。

次に、第１１図の典型的な中央プロセサのバス
結合ロジツクに関して、信号は要素９９に含まれ
るレシーバによりバスから受取られる。メモリ照
合信号BSMREF−はこの様なレシーバの１つに
より受取られ、インバータ１００により反転され
コンパレータ１０３の１つの入力に与えられて、
もし受取られたアドレスがメモリ・アドレスでな
い場合、このコンパレータを付勢する。コンパレ
ータ１０３による比較の為の入力の１つはデー
タ・プロセサのアドレス・ビツトであり、このア
ドレス・ビツトはこの場合には例えば４つあり、
BSAD１４＋乃至BSAD１７＋信号として表示さ
れる。コンパレータ１０３の１つの入力で受取ら
れるこのアドレスは、例えばデータ・プロセサ自
体内の16進スイツチによりセツトされたアドレス
と比較される。受取つたアドレスとスイツチ１０
１が与えるアドレスとが比較されて等しい事が判
つた時、コンパレータ１０３はITSMEA＋信号
を生成し、これはゲート１０６と１０７を部分的
に付勢する。

別のアドレスビツトBSAD０８＋乃至BSAD１
３＋がコンパレータ１０４の入力で受取られ、コ
ンパレータ１０４はこれ等のビツトが全て零であ
るかどうかを決定する。もし全て零であれば、
ITSMEB＋信号はゲート１０６と１０７を部分的
に付勢する様に生成される。ゲート１０６と１０
７のいずれかの別の入力の付勢は、要素１１３に
おいて各フリツプフロツプを有効にセツトする。

ゲート１０６への他の入力は２番目の半バス・
サイクルBSSHBC＋信号であり、これはインバ
ータ１１６を介してゲート１０６に結合される。
この２番目の半バス・サイクルは更にANDゲー
ト１０９の１つの入力で受取られる。ゲート１０
９への他の入力は、２番目の半読出し履歴フリツ
プフロツプ１１０のＱ出力からのものである。こ
の２番目の半読出し履歴フリツプフロツプは、デ
ータ・プロセスがそのMYDCNN＋信号を発生し
たこと即ちこのユニツトの付与フリツプフロツプ
２２のセツテイングしたこと、及びデータ・プロ
セサがスレーブからの応答サイクルを期待してい
る事を意味するMYWRIT−と呼ばれる信号を中
央プロセサが送つた事を記憶する為に使用され
る。従つて、この様な２サイクルの動作に関し
て、２番目のこの様なサイクルは中央プロセサに
対して期待されたデータを与え、フリツプフロツ
プ１１０は、このデータを、履歴フリツプフロツ
プ１１０がそのＱ出力にMYSHRH＋信号を生成
している事実により中央プロセサが要求したデー
タとして識別する。フリツプフロツプ１１０は、
もしバス・クリア信号BSMCLR＋が受取られる
か、あるいは２番目の半バス・サイクルが
MYSHRC＋信号により示される如く完了された
ならば、NORゲート１１１を介してリセツトさ
れる。このMYSHRC＋信号は、以下に論議する
要素１１３の出力の１つから得られる。

この様に、ANDゲート１０７は、これに対す
る入力の２つがこれがアドレス指定されたデバイ
スである事、及びその他の入力によりANDゲー
ト１０９を介して履歴フリツプフロツプ１１０か
ら示される如く２番目の半バス・サイクルがある
事を示す場合、完全に付勢される。この様に、
ANDゲート１０７の付勢により、MYSHRC−信
号は生成されてNORゲート１１４の１つの入力
に結合される。NORゲート１１４は、ドライバ
１１５を介してACK信号（BSACKR−）を与え
る。

ゲート１０６は、適正なユニツトのアドレスが
受取られる時かつもしこれが２番目の半バス・サ
イクルでない場合、完全に付勢され、これにより
要素１１３に含まれる各フリツプフロツプの出力
にMYINTR＋信号としてラベルされる正のパル
スを生成する。MYINTR＋信号により、第１１
図のロジツクはACK又はNACK信号が生成され
るかどうかを決定する。この様な信号のどちらが
生成されるかは、処理時間をシークするデバイス
の割込みレベルと比較して現在システム内で動作
中の割込みレベルに依存する。

この割込みレベルが十分であるかどうかに関す
る決定は、コンパレータ１１７により決定され、
これはＡ入力がＢ入力よりも小さいかどうかを決
定する為のコンパレータである。コンパレータ１
１７のＡ入力はBSDT１０＋乃至BSDT１５＋信
号を受取り、これら信号は、第５図に示されたフ
オーマツトで、データ処理時間をシークするバス
に結合されたデバイスの割込みレベルを表示す
る。本システムにおいては、複数個の割込みレベ
ルが設けられている。割込みレベル数０は、デー
タ処理時間に対する最も高いアクセス能力を与え
られ、従つて割込み不可能である。この様に、割
込みレベル数が小さければ小さい程、この様な装
置の進行中の処理が割込みを受ける機会が少くな
る。この様に、もしコンパレータ１１７のＡ入力
で受取るレベル数が、ブロツク１１８内のレベル
数により示される如きデータ・プロセサにおいて
動作中の現存レベルよりも小さい場合は、入力Ａ
で受取られる信号により示される如く割込みをシ
ークするデバイスは実際に割込みをする事が出来
る。もし入力Ａが入力Ｂと等しいかあるいはこれ
より大きければ、LVLBLS＋信号は生成されず、
NAK信号は、以下に記述する如くドライバ１０
８とフリツプフロツプ１２０により発生される。

この様に、コンパレータ１１７の入力Ａで受取
る割込みレベルが入力Ｂで受取られるものより低
い場合は、LVLBLS＋信号は２進１となり、両方
のフリツプフロツプ１２０と１２１のＤ入力へ結
合される。尚、フリツプフロツプ１２０のＤ入力
は反転である。もしＡ信号がコンパレータ１１７
により示されるようにＢ信号に等しいかあるいは
これより大きい場合は、２進零の信号が、フリツ
プフロツプ１２０の否定入力で受取られる
LVLBLS＋信号として生成される。これは、もし
MYINTR＋信号が要素113の各フリツプフロツプ
のセツテイングによりフリツプフロツプ１２０の
クロツク入力で受取られる場合、NAK信号を生
成する。このレベルが十分であつたならば、即ち
Ａ入力がコンパレータ１１７に示される如くＢ入
力より低かつた場合、２進１がLVLBLS＋信号と
して生成され、従つてMYINTR＋信号は、NOR
ゲート１１４の１つの入力へのフリツプフロツプ
１２１の出力側に対してこのLVLBLS＋信号を
クロツクし、NORゲート１１４はドライバ１１
５を介してACK信号を生成する。この様に、も
しMYNAKR＋信号が２進１である場合、NAK信
号が生成され、もしMYINTF−信号が２進零で
ある場合、ACK信号が生成される。要素113にお
けるフリツプフロツプは、類似のフリツプフロツ
プタイプの要素について既に述べたと同じ方法
で、インバータ１２５によりクロツクされかつク
リアされる。尚、実際にこれが２番目の半バス・
サイクルの第２の部分であるならば、コンパレー
タ１１７による表示とは無関係にACK信号が生
成される事を留意すべきである。この様な場合、
要素１１３のフリツプフロツプの１つにおける
MYSHRC−信号は、ACK信号を生成させてこれ
によりフリツプフロツプ１２１からのどんな表示
をも無視するよう、NORゲート１１４の他の入
力へ２進零の状態で結合される。

既に示した様に、インバータ１２５を介する
BSDCNB−信号は、フリツプフロツプ１２１を
リセツトし、そして更にフリツプフロツプ１２０
をセツトして、これによりバスサイクルに続いて
それらフリツプフロツプを初期化する。更に、フ
リツプフロツプ１２０はフリツプフロツプ１２７
と関連するロジツクによりリセツトされ、前記フ
リツプフロツプ１２７は、タイム・アウト状態即
ち存在しない装置がアドレス指定された事、およ
び実際にNAK、ACKあるいはWAITのいかなる
応答も潜在スレーブ・デバイスにより生成されて
いない事を表示するBTIMOT−信号を生成す
る。従つて、例えば５マイクロ秒の期間を有する
様にセツト出来る１シヨツトのマルチバイブレー
タ１２６が設けられている。このマルチバイブレ
ータ１２６は、バツフア１１９の入力で受取られ
るBSDCND＋信号即ちストローブ信号の受取り
により、トリガーされる。マルチバイブレータ１
２６のタイミングが作用している為、もしバス・
サイクルの終りを表示するBSDCNB＋信号が受
取られない場合は、マルチバイブレータ１２６に
よりセツトされる期間の後、フリツプフロツプ１
２７のＤ入力で受取られるBSDCNN＋信号のク
ロツク作用を介してBTIMOT−信号がフリツプ
フロツプ１２７の出力に生成される。尚、この
BSDCNN＋信号はバス・サイクルが依然として
進行中である事を表示する。BTIMOT−信号は
フリツプフロツプ１２０に対して作動してNAK
信号を生成する。もし他方においてマルチバイブ
レータ１２６によりセツトされた期間の終了前に
BSDCNB＋信号が終了する場合、マルチバイブ
レータ１２６のタイミングは終了されて、フリツ
プフロツプ１２７は信号BTIMOT−を生成する
のを阻止される。

第１１図におけるデータ・プロセサ・ロジツク
はNAK又はACK信号のいずれかを生成するが、
WAIT信号はデータ・プロセサ・ロジツクにより
生成されない事に注意されたい。その理由は、こ
のデータ・プロセサが常時最も低い優先順位を有
する為で、従つて、もしこれがWAIT信号を生成
するならば、データ・プロセサへサービス要求を
生成する他の装置は、もし例えば中央プロセサが
WAIT信号で応答したマスターがより高い優先順
位の装置である場合、おそらくバスの停滞を経験
する事になろう。この様に、より高い優先順位の
装置が最も低い優先順位の装置即ち中央プロセサ
を待合せている故に、他の装置はバスの使用を不
可能にされる。

本発明を更に説明すると、バス上を伝送される
情報の保全は、バス上を伝送される情報の各バイ
トに対してパリテイ・ビツトを追加する必要なく
して保証出来る事が判るであろう。この保全は、
それらの間に情報を伝送するいかなる装置につい
ても与えられる。詳細には、これは、マスターユ
ニツトがその要求においてスレーブユニツトから
の応答を期待する如き場合において容易になされ
る。この様に、この様なデータ伝送の保全は、２
つのバス・サイクルが双方向のバス伝送において
用いられる場合に最も容易になされる。これは、
例えばマスターがメモリから情報を要求しそして
後のバス・サイクルの間その情報を受取る如きメ
モリ読取り動作において、特に利点を有するもの
である。例えば、２つのバス・サイクルを必要と
する読出し動作中、かなりの数のデータ伝送がメ
モリと別のデバイスとの間に生じ、従つて本発明
のデータ保全の特徴はこの様な場合に特に重要な
事が判明した。

基本的には、この保全ユニツトは、マスターが
別のユニツト例えばメモリあるいはテープ又はデ
イスク周辺ユニツトに情報を求めてアドレス指定
する時、マスターは、バス上のアドレス・リード
線にスレーブユニツトのアドレスをそしてデー
タ・リード線にそれ自身のアドレスと機能コード
を設定する、と云う利点をもたらす。スレーブが
応答し、そしてその様に応答するのがマスターで
ある時、スレーブはアドレス・リード線上に要求
ユニツトのアドレスをそしてデータ・リード線上
にデータを設定する。この様に、要求ユニツトの
アドレスが、最初データ・リード線上にあつたそ
のアドレスの伝送とは逆にアドレス・リード上で
戻される。次いで、この要求ユニツトはそのアド
レス、即ちデータ・リード線上に伝送されたその
アドレスをアドレス・リード線上で現在受取られ
たアドレスと比較する。もしこの比較が行われる
と、これは、実際に少くともその装置・アドレス
がスレーブにより適正に受取られた事を保証し、
又更にもしOPコードも又戻つて取られる場合、
このOPコードが満足に受取られた事を保証す
る。この様に、第４図のフオーマツトで示される
如き１６ビツトの情報については、２つまでのパ
リテイ・ビツトが本システムにおけるデータ転送
の保全を維持したまま除去される。

次に第１２図において、データ転送の保全を保
証する為の本発明の冗長検査が詳細に示される。
例示として、第１２図は、この冗長検査が、デー
タプロセサがメモリから情報を要求する時行われ
る方法を特に示す。更に、詳細にはマスター、こ
の場合は中央プロセサ２０６が、スレーブである
メモリ２０２から情報を読出す事を所望する時、
マスターは、バス・アドレス・リード線上を第２
図のフオーマツトでメモリ・バイト・アドレスを
伝達し、そして更にその即ち中央プロセサのチヤ
ンネル・アドレス番号（バス・データ・リード線
のビツト零乃至９）と、そのOPコード即ち機能
コード（バス・データ・リード線のビツト１０乃
至１５）を伝送する。このバス・アドレス・リー
ド線およびバス・データ・リード線上の情報は、
スレーブにより受け取られ、そしてバス・アドレ
ス・リード線上のアドレスに応答して周知のメモ
リ・データ・アクセス・ロジツク３００を介しデ
ータをアクセスする。このアクセスされたデータ
は次にレジスタ３０２に記憶される。スレーブの
レジスタ３０４により受取られるバス・データ・
リード線上の情報は、スレーブがACK信号を用
いてこの要求を確認してこれによりこの様なデー
タを記憶するようにレジスタ３０４を付勢しなけ
れば、記憶されない。

レジスタ３０４内のデータは、実際にメモリが
第８図に示される付与フリツプフロツプ２２のセ
ツテイングによりその優先順位ロジツクを介して
バスに対するアクセスを得て、これによりその
MYDCNN＋信号を生成する迄は、バス・アドレ
ス・リード線を逆に伝送される事はなく、またレ
ジスタ３０２からのデータがバス・データ・リー
ド線上を伝送させる事もない。この様に、
MYDCNN＋信号が生成されると、ゲート３０６
と３０８は付勢されて、マスターにより使用され
る様にデータをデータ・リード線上をマスターの
レシーバ９９へ伝送し、そしてバツフアー３１０
を介して情報をバス・アドレス・リード線上をマ
スターの受取りロジツクへ伝送する。

基本的には16ビツトを含むビツト８乃至２３の
みが使用されるが、その理由はこれがデータ伝送
の保全を確保する為にマスターにより検査出来る
情報である為である。これは、実際に、その特定
の情報がデータ・リード線上をマスターからスレ
ーブに対して伝送され、そして現在アドレス・リ
ード線上で受取られつつある為である。従つて、
第３図のフオーマツトに従う宛先のチヤンネル番
号が第１１図に示されるロジツクのコンパレータ
１０３と１０４により受取られる。第３図に示さ
れるフオーマツトのビツト・ロケーシヨン１８乃
至２３にあつた機能コードは、コンパレータ３１
２により受取られる。コンパレータ３１２により
受取られるこの情報は、第４図のフオーマツトの
機能コード・ビツト１０乃至１５においてマスタ
ーにより送られた最後の機能コード３１４と一致
するならば、付勢信号が生成されて本システムに
その通常の動作を実施させる。代わりとして、戻
つて受取られた機能コードは、単にこれが適法か
つ有効なコードである事を確認する為チエツクさ
れる。もしコンパレータ１０３と１０４が第１１
図に関して詳細に示した如き等しい条件を示すな
らば、同じく第１１図に示されるゲート１０７
は、ACK確認信号を付勢する。ゲート１０７の
他の入力は、２番目の半読出し履歴フリツプフロ
ツプ１１０の前のセツテイングだけでなく、ゲー
ト１０９の他の入力で受取つた信号BSSHBC＋
により示される如き２番目の半バス・サイクルの
完了である旨のスレーブから受取つた表示によ
り、セツトされる事になる。そのとき、ゲート１
０９の出力はゲート１０７を完全に付勢する。こ
の様に、コンパレータ３１２，１０３および１０
４は、バスのアドレス・リード線に結合された第
１２図に示された関連するロジツクと共に、デー
タ・リード線上のマスターにより前に送られた情
報と、アドレス・リード線上のスレーブから戻つ
て受取られた情報と、を比較するコンパレータを
有効に提供して、これにより実質的に両方のデー
タ伝送の保全を確保し、かつ余分なパリテイ・ビ
ツトの必要性を除去する。

本発明の装置が、速度、タイプ即ち磁気コア又
は半導体か、および他の特性に基ずくメモリ・タ
イプの混在に関わらず、隣接するメモリ・スペー
スのアドレス指定を可能にする方法は、更に第１
３図に関して説明される。バス２００は、コント
ローラ２１０の如き他のコントローラや中央プロ
セツサ２０６だけでなく、メモリ・コントローラ
２０２，２０３，２０４に結合する様に図示され
ている。前に述べた様に、例示のため、各メモリ
コントローラは数にして４個迄のメモリ・モジユ
ールをアドレス指定出来る。これ等のモジユール
は、各メモリ・コントローラの位置Ａ，Ｂ，Ｃ，
Ｄに接続出来る。各メモリ・コントローラは、そ
れ自身のアドレスだけでなく、これに関連するモ
ジユールのアドレスを受取る。このモジユール・
アドレスは、第１０図に示される如きBSAD０８
＋及びBSAD０９＋と呼ばれるビツトの如きバス
２００上の２つのビツトとして受取られる。この
メモリ・コントローラのアドレスは、ビツト
BSAD００＋乃至BSAD０７＋として受取られ
る。この様に、そのコントローラがアドレス指定
されるメモリ・モジユールのみが応答する。従つ
て、通常の場合において判る様に、メモリ・コン
トローラ２０４は、その位置Ａ，Ｂ，Ｃ、及びＤ
に接続された、メモリ・モジユールＡ−３５８、
メモリモジユールＢ−３６０、メモリモジユール
Ｃ−３６２、およびメモリモジユールＤ−３６４
を有する。もしメモリ・コントローラ２０４がア
ドレス指定され、かつ２ビツトのサブ・アドレス
が例えばモジユールＣ−３６２を指定するなら
ば、モジユールＣが応答する。

前に示した様に、もし例示として前述の諸特性
により示された如きメモリ・タイプが混在してお
り、かつこの様な混在が、例えば32000ワードの
記憶容量を有し各モジユールが8000ワードの記憶
量を含む１そろいのメモリ・コントローラより少
ない場合は、隣接するメモリアドレスは利用不可
能である。その理由は、将来システムのメモリ容
量の増大を可能にする為に、各メモリ・コントロ
ーラに対して、32000ワードのメモリのアドレ
ス・スペースが残されて利用可能でなければらな
い為である。第１３図から判る様にこの様な隣接
するアドレス指定を提供する為、この様なメモ
リ・コントローラの各々の一部のみを使用する事
が可能である。

この様に、第１３図において、モジユールＡ−
３５０とモジユールＢ−３５２は１つのメモリタ
イプのものであり、モジユールＣ−３５４とモジ
ユールＤ−３５６は別の１つのメモリタイプのも
のであるものと仮定すると、メモリ・コントロー
ラ２０２はモジユールＡとＢのアクセスを制御す
る様に接続出来、メモリ・コントローラ２０３は
モジユールＣとＤのアクセスを制御する様に接続
出来る。この様な場合、メモリ・コントローラ２
０２とメモリ・コントローラ２０３は同じアドレ
スを有する。この様な構成においては、コントロ
ーラ２０２の位置ＣとＤ、およびコントローラ２
０３の位置ＡとＢは、システムが完全に再構成さ
れなければ、利用不可能である。この様に、相方
のメモリ・コントローラ２０２と２０３がそれ等
のアドレス、即ち同じアドレスを見る時、これ等
コントローラは、バス２００で受取られた２つの
モジユール・アドレス・ビツトBSAD０８＋およ
びBSAD０９＋によりどのモジユールＡ，Ｂ，Ｃ
又はＤがアドレス指定されるかに依存して、応答
するようシークする。

前述の事柄は例示の目的のみのもので、例えば
４つ以上のかかるモジユールをコントローラに結
合しても良く、又例えばコントローラ２０２も唯
１個のモジユールＡに接続しても良く、コントロ
ーラ２０３は同じ各位置においてモジユールＢ、
Ｃ、Ｄに接続しても良い事は理解されよう。又、
本例によれば、もし第３のモジユールがコントロ
ーラ２０２の位置Ｃに接続され、モジユールＣ−
３５４がコントローラ２０３に接続され、又この
モジユールＣがアドレス指定され、コントローラ
２０２と２０３が同一のアドレスを有しているも
のとすれば、この相方のコントローラはその同じ
アドレスとモジユールＣアドレスの受取りに応答
して、これによりエラー状態を発生する事も判ろ
う。この様にして、隣接のアドレスがシステム内
に結合されたメモリの特性に拘わりなく本発明の
採用によつていかにして得られるかが明らかにな
つたであろう。

本発明は、その望ましい実施態様に特定して記
述し図示したが、当業者にとつては、形態および
詳細な点については前記の変更およびその他の変
更が本発明の主旨および範囲から逸脱する事なく
可能である事は明らかである。

【図面の簡単な説明】

第１図は本発明の全体ブロツク図、第２図乃至
第６図は本発明の共通バスを伝送される各種の情
報のフオーマツトを示す図、第７図は本発明のバ
スの動作のタイミング図、第８図は本発明の優先
順位ネツトワークのロジツク図、第９図は本発明
のバスと結合された典型的なデバイス・コントロ
ーラのバス・インターフエース・ロジツクを示す
図、第１０図は本発明のバスと結合された典型的
なメモリ・コントローラのバス・インターフエー
ス・ロジツクを示す図、第１１図は本発明のバス
と結合されたデータ・プロセサのバス・インター
フエース・ロジツクを示す図、第１２図は本発明
に使用されるデータ保全ユニツトを示す図、第１
３図は本発明のアドレス指定手法を示す図、第１
４図は本発明によるロツク機能に関連した諸信号
のタイミング図である。 １０……回線、１１……レシーバ、１２……ゲ
ート、１３……遅延回線、１４……NORゲー
ト、１５……フリツプフロツプ、１６……ゲー
ト、１７……フリツプフロツプ、１８……ドライ
バ、１９，２１……ゲート、２２……フリツプフ
ロツプ、２４……レシーバ、２５……遅延回路、
２６……NORゲート、４０……レシーバ、４４
ANDゲート、４６……ゲート、４９，５０……
フリツプフロツプ、５１，５２……ゲート、５６
……要素、５９，６０，６１……ドライバ、７０
……要素、７２……スイツチ、７３……NANDゲ
ート、７４，７５，７６……ゲート、７７……マ
ルチプレクサ、８１……フリツプフロツプ、８２
……NORゲート、８３……ANDゲート、８４…
…NORゲート、８５……ゲート、８８……マル
チプレクサ、８９……インバータ、９０……ドラ
イバ、９９……要素、１００……インバータ、１
０３，１０４……コンパレータ、１０６，１０
７，１０９……ゲート、１１０……フリツプフロ
ツプ、１１１……ゲート、１１３……要素、１１
４……NORゲート、１１５……ドライバ、１１
７……コンバレータ、１１８……ブロツク、１２
０……フリツプフロツプ、２００……バス、２０
２，２０３，２０４，２１０……コントローラ、
２０６……中央プロセサ。

Claims (1)

1. 【特許請求の範囲】 １ 複数のユニツト２０２，２０４を含み、前記
   複数のユニツトのうちの第１のユニツトは前記複
   数のユニツトのうちの他のユニツトと共用可能な
   資源を備えるデータ処理システムにおいて、 前記他のユニツトのサブセツトのうちの１つの
   ユニツトが前記サブセツトのうちの残りのユニツ
   トにより割込みされない前記資源へのアクセスを
   所望して第１の信号（BSLOCK＋＝“１”、
   BSSHBC−＝“１”）を発生したこと、に応答し
   て割込みされない前記資源へのアクセスを条件付
   で与えるための装置であつて、 前記サブセツトのうちの１つのユニツトによる
   前記割込みされないアクセスのために前記資源が
   確保されたかどうかを表示するための記憶装置５
   ０を前記第１のユニツト内に設け、前記記憶装置
   は前記資源がそのように確保されたことを表示す
   るため第１の状態（NAKHIS＋＝“１”）に、およ
   び前記資源がそのように確保されなかつたことを
   表示するため第２の状態（NAKHIS＋＝“０”）に
   動作可能であり、 前記第１の信号を受信したことと前記記憶装置
   の第２の状態（NAKHIS＋＝“０”）とに応答し、
   前記記憶装置が前記第２の状態から前記第１の状
   態へ転移するのを制御（５１、MYACKR＋＝
   “１”、MYLOCK＋＝“１”）するとともに、前記
   第１の信号を発生した前記サブセツトのうちの１
   つのユニツトに対してそのユニツトが前記割込み
   されないアクセスを許されたことを知らせる信号
   （BSAKR−＝“０”）を発生する装置４６，５
   ２，５６を設け、 前記第１の信号を受信したことと前記記憶装置
   の第１の状態とに応答し、前記第１の信号を発生
   した前記サブセツトのうちの１つのユニツトに対
   してそのユニツトが前記割込みされないアクセス
   を許されなかつたことを知らせる信号
   （BSNAKR−＝“０”）を発生する装置４４，５
   ２，５６，５８，５９を設け、 前記残りのユニツトのいずれか１つが割込み可
   能モードで前記資源へのアクセスを要求している
   ことを表示する第２の信号（BSLOCK＋＝
   “０”、BSMREF＋＝“１”、BSAD00−07＋）を
   受信したことに応答し、前記第２の信号を発生し
   たユニツトに対してそのユニツトが前記資源の割
   込み可能なアクセスを許されたことを知らせる信
   号（BSACKR−＝“０”）を前記記憶装置の状態
   とは無関係に発生する装置４０，４２，４３，４
   ６，５６，６１を更に設け、 第３の信号（BSLOCK＋＝“１”、BSSHBC−
   ＝“０”）を受取つたことと前記記憶装置の第１の
   状態とに応答し、前記記憶装置が前記第１の状態
   から前記第２の状態へ転移するのを制御する装置
   を更に設けることを特徴とする前記割込みされな
   い資源へのアクセスを条件付で与えるための装
   置。