JPS61156338A - マルチプロセツサシステム - Google Patents

マルチプロセツサシステム

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JPS61156338A
JPS61156338A JP59278231A JP27823184A JPS61156338A JP S61156338 A JPS61156338 A JP S61156338A JP 59278231 A JP59278231 A JP 59278231A JP 27823184 A JP27823184 A JP 27823184A JP S61156338 A JPS61156338 A JP S61156338A
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bus
block
stop
signal
access
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Tetsuto Nishikawa
西川　哲人
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Toshiba Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1405—Saving, restoring, recovering or retrying at machine instruction level
    • G06F11/141—Saving, restoring, recovering or retrying at machine instruction level for bus or memory accesses

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  • General Physics & Mathematics (AREA)
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  • Hardware Redundancy (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は複数のプロセッサモジュールからなるマルチ
プロセッサシステムに係り、特に各プロセッサモジュー
ルがスタンバイあるいは自己診断可能な故障等によって
停止した場合にその後の動作を保証するようなマルチプ
ロセッサシステムに関する。
［発明の技術的前！］ １３図は従来のマルチプロセッサシステムの構成要素と
なる一つのプロセッサモジュールの構成を示すブロック
図である。図において、１はマルチマスタバス、２はマ
ルチマスタバスインターフェース信号群、３はマルチマ
スタバスの獲得状態を示すビイジー信号、４はバスコマ
ンド信号群、５はアドレスバス、６はデータバス、７は
クロック信号供給ブロック、８はバス調停ブロック、９
はバス制御ブロック、１０はアドレス出力プロツク、１
１はデータ入出カブロック、１２はバスアクセス要求信
号群、１３はアドレス／データバス、１４は演算処理ブ
ロックである。そしてそれぞれこのような構成のプロセ
ッサモジュールが上記マルチマスクバス１に対して複数
結合されている。
上記構成でなるプロセッサモジュールにおいて、演算処
理ブロック１４からバスアクセス要求が出されると、バ
ス調停ブロック８が他のプロセッサモジュール内のバス
調停ブロック８と調停を行なう。
このとき、他のプロセッサモジュールがマルチマスタバ
ス１に対してアクセスを行なっていない場合にはマルチ
マスタバス１の使用権が獲得され、ビイジー信号３がア
クティブにされてバス制御ブロック９が有効にされる。
この後はバス制御ブロック９の制御の下にアドレス出力
ブロック１０およびデータ入出カブ０ツク１１が６１１
＠されてアドレスおよびデータの入出力が演算処理ブロ
ック１４とマルチマスタバス１との間で実際に行われる
。
〔背景技術の問題点］ ところで、第３図に示すように構成されたプロセッサモ
ジュールを用いてクロック信号を停止させて０ＭＯ８構
成特有の低消費電力化を達成するスタンバイモードある
いは自己診断可能な故障等による動作の停止を考慮する
場合、上記のような停止状態がマルチマスタバス１のア
クセス中に生じると問題となる。寸なわら、一つのプロ
セッサモジュールがマルチマスタバス１のアクセス中に
停止し、次に他のプロセッサモジュールがマルチマスタ
バス１を獲得しようとするためには、いったんどのプロ
セッサモジュールもマルチマスタバス１を使用していな
い状態、つまりビイジー信号３がインアクティブにされ
ていなければならない。
しかし、あるプロセッサモジュールがマルチマスタバス
１のアクセス中に停止してしまうとビイジー信号３がア
クティブのままとなり、永久に他のプロセッサモジュー
ルがマルチマスタバス１を獲得できなくなってしまう。
従って、従来のマルチプロセッサシステムでは、緊急な
スタンバイ機能あるいは自己診断可能な故障による動作
停止を考慮したシステム設計ができないという欠点があ
る。
［発明の目的〕 この発明は上記のような事情を考慮してなされたもので
あり、その目的は緊急にクロック信号の供給を停止して
低消費電力化を達成するスタンバイニードを実現するこ
とができ、かつプロセッサモジュールの自己診断可能な
故障等によりシステム全体の動作を永久に停止させてし
まうことを避けることができるマルチプロセッサシステ
ムを提供することにある。
［発明の概要］ 上記目的を達成するためこの発明のマルチプロセッサシ
ステムにあっては、複数のプロセッサモジュール毎にそ
れぞれ、停止要求が発生した際に上記マルチマスタバス
とアクセスを行なっているプロセッサモジュールをマル
チマスタバスから切離す手段と、停止の直前に実行して
いた上記マルチマスタバスに対するアクセスの内容を記
憶する記憶手段と、停止要求が解除された後に上記マル
チマスタバスに対して停止の直前に行なっていたアクセ
スを上記記憶手段内の記憶内容に基づいて初めから実行
し、この後のプロセッサモジュールの処理実行に継続さ
せる制御手段とを設けている。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係るマルチプロセッサシステムの構
成要素となる一つのプロセッサモジュールの構成を示す
ブロック図であり、従来と対応する箇所には同じ符号を
付して説明する。図において、１はマルチマスタバス、
２はマルチマスタバスインターフェース信号群、３はマ
ルチマスタバスの獲得状態を示すビイジー信号、４はバ
スコマンド信号群、５はアドレスバス、６はデータバス
、７はクロック信号供給ブロック、８はバス調停ブロッ
ク、９はバス制御ブロック、１０はアドレス出力ブロッ
ク、１１はデータ入出カブロック、２１は停止制御ブロ
ック、２２は上記停止制御ブロック２１と上記バス調停
ブロック８およびバス制御ブロック９との間に設けられ
たバスアクセス要求信号肝、２３は上記停止制御ブロッ
ク２１と上記アドレス出力ブロック１０との間に設けら
れたアドレスバス、２４は上記停止制御ブロック２１と
上記データ入出カブロック１１との間に設けられたデー
タバス、２５は演算処理ブロック、２Ｇは上記演算処理
ブロック２５のバスアクセス要求を上記停止制御ブロッ
ク２１に供給するバスアクセス要求信号群、２７は上記
演算処理ブロック２５と上記停止制御ブロック２１との
間に設けられたアドレス／データバス、２８は停止要求
ブロック、２９は上記停止要求ブロック２ａから出力さ
れる停止要求を上記りＯツク信号供給ブロック７および
停止制御クロック２１に供給する停止要求信号、３０は
上記クロック信号供給ブロック７から出力されるクロッ
ク信号、３１は上記停止制御ブロックから出力される再
起動制御信号、３２は上記クロック信号３０および上記
再起動制御信号３１が供給され、その出力が上記演算処
理ブロック２５に供給されているアンド回路である。
上記クロック供給ブロック７は停止要求ブロック２＆か
らの停止要求信号２９に基づきそのクロック供給動作が
ＩＩＩ　ｌｉｔされるようになっており、さらに上記停
止！１ｔｌｌブロック２１は停止要求信号２９に基づい
てその動作が制御される。
そしてこの実施例のマルチプロセッサシステムではそれ
ぞれこのような構成のプロセッサモジュールが上記マル
チマスタバス１に対して複数結合されている。
このような構成において、先ず、故障あるいはスタンバ
イモード機能の必要性により、停止要求ブロック２８か
らの停止要求信号２９がアクティブにされると、クロッ
ク供給ブロック７はこの信号２９に基づきそのクロック
の供給を停止する。このとき、停止制御ブロック２１は
上記停止要求信号２９に基づき、ただちにバス調停ブロ
ック８およびバスＩＩＩＩｌｌブロック９に対するバス
アクセス要求をインアクティブにし、マルチマスタバス
１からこのプロセッサモジュールを切離す。これにより
、バス調停ブロック８はビイジー信号３をインアクティ
ブにする。
同時に停止１ｈＩＪＩＩｌプ０ツク２１は演算処理ブロ
ック２５からのバスアクセス要求のタイプと停止時の状
態を内部に記憶しておき、その記憶状態に対応したアド
レスおよびデータを記憶しておく。上記バスアクセス要
求のタイプとは、演算処理ブロック２５が停止直前に、
図示しないメモリ、Ｉ１０装置等に対して行なっていた
データ書込み動作、データ読出し動作等の動作の区別を
いい、停止時の状態とはそのタイプの動作がどの時点ま
で実行されたかをいう。
次に停止要求ブロック２８からの停止要求信号２９がイ
ンアクティブにされると、これに応答してりＯツク供給
ブロック７はりＯツク信号の供給を再開する。しかし、
上記信号２９がインアクティブにされても停止制御ブロ
ック２１は再起動制御信号３１を直ぐには出力しない。
従って、信号２９がインアクティブにされた直後では演
算処理ブロック２５にはクロック信号が供給されないの
で、演算処理ブロック２５における処理動作はまだ再開
されない・。
他方、停止する直前に演算処理ブロック２５で実行され
ていた処理は、予め停止ＩＩＩＪＩｌｌブロック２１に
記憶されていた前記演算処理ブロック２５からのバスア
クセス要求のタイプと停止時の状態とに基づき、この停
止制御ブロック２１の制御よってその処理の初めから実
行される。またこれと同時にバス調停ブロック８は他の
プロセッサモジュールとバス調停を行なった後、ビイジ
ー信号３を再びアクティブにする。そしてこの停止制御
ブロック２１による処理が前記停止時と同じ時点に達し
たならば、停止制御ブロック２１は始めて再起動制御信
号３１をアクティブにする。この信号３１がアクティブ
にされることによりアンド回路３２はりＯツク信号を演
算処理ブロック２５に出力する。これ以降の処理は演鐸
処理ブロック２５が停止制御ブロック２１を経由して続
行する。
第２図は上記動作を可能にする停止制御ブロック２１の
詳細な構成を示すブロック図である。前記演算処理ブロ
ック２５が通常の処理動作を行なっそいる場合、アドレ
ス／データバス２７上のアドレス、データおよびバスア
クセス要求信号群２６上のバスアクセス要求は、マルチ
プレクサ４１．４２および４３を経由してアドレスバス
２３．データバス２４およびバスアクセス要求信号群２
２に出力される。また、上記演算処理ブロック２５から
出力されたアドレス／データバス２７上のアドレスおよ
びデータは、アドレス／データ記憶制御部４４から出力
される記憶制御信号４５に基づき、アドレス記憶部４６
．データ記憶部４１にそれぞれ記憶される。上記アドレ
ス記憶部４６で記憶されたアドレスは上記マルチプレク
サ４１に供給されている。また上記データ記憶部４７で
記憶されたデータは、上記アドレス／データ記憶制御部
４４から出力されるデータ出力制御信号４８に応じて読
み出され上記アドレス／データバス２７上に出力される
。
前記停止要求ブロック２８からの停止要求信号２９がア
クティブにされると、そのときのバスアクセス要求信号
群２６に応じたバスアクセスのタイプおよび状態がバス
アクセスタイプ記憶部４９およびアクセス状態記憶部５
０にそれぞれ記憶される。さらに上記信号２９がアクテ
ィブにされると、アクセス要求制御部５１からは前記バ
ス調停ブロック８およびバス制御ブロック９に対するバ
スアクセス要求を停止させるための禁止信号５２が出力
される。この禁止信号５２がマルチプレクサ４３に入力
すると、信号が切替わりバスアクセス要求信号群２６は
バスアクセス要求信号群２２と１ＡＩＩｉされ、バスア
クセス要求信号群２２がインアクティブになることによ
り前記バス調停ブロック８はビイジー信号３をインアク
ティブにし、これによりこのプロセッサモジュールの動
作が停止される。
次に停止要求が解除されて停止要求信号２９がインアク
ティブにされると、先ず、アクセス要求制御部５１から
再開信号５３が出力される。この信号５３が入力するこ
とにより上記マルチプレクサ４１．４２および４３が切
替わり、マルチプレクサ４１にはアドレス記憶部４６で
記憶されているアドレスが、マルチプレクサ４２にはデ
ータ記憶部４７で記憶されているデータがそれぞれ必要
に応じて供給される。他方、上記バスアクセスタイプ記
憶部４９で記憶されていたタイプが上記再開信号５３に
基づき、再開時バスアクセス要求記憶部５４に転送され
、この記憶部５４の記憶タイプがマルチプレクサ４３を
介してバスアクセス要求信号群２２に出力される。従っ
てこの後はこの記憶部５４の記憶内容に基づいて、停止
前に行われていた処理が初めから実行される。この処理
の実行時に現在のアクセス状態がアクセス検出部５５で
検出され、この検出アクセス状態が比較部５６に供給さ
れる。一方、この比較部５６には前記停止時のアクセス
状態を記憶しているアクセス状態記憶部５０の内容も供
給されており、比較部５６は両者を比較することによっ
て処理の進み具合を調べる。そして両者が一致したなら
ば、比較部５６はアクセス要求制御部５１に対して一致
信号５７を出力し、これにより再開信号５３をインアク
ティブにさせてマルチプレクサ４１．４２および４３を
停止前の元通りのアドレスおよびデータの流れに戻させ
、かつ、前記再起動制御信号３１をアクティブにして演
算処理ブロック２５に対してその後の処理を続行させる
。
このように上記実施例によれば、ＣＭＯ８回路特有の低
消費電力化を実現するため緊急にりＯツク信号の供給を
停止するスタンバイモードの場合や、自己診断可能な故
障等によりある一つのプロセッサモジュールがマルチマ
スタバス１をアクセスしている途中で停止しても、ビイ
ジー信＠３が出力され続けることがなくなり、これによ
り低温’Ｒ１力化を達成することができ、かつ、システ
ム全体が停止してしまうという事態を避けることができ
る。
［発明の効果］ 以上説明したようにこの発明によれば、緊急にクロック
信号の供給を停止して低消費電力化を達成するスタンバ
イモードを実現することができ、かつ、プロセッサモジ
ュールの自己診断可能な故障等によりシステム全体の動
作を永久に停止させてしまうことを避けることができる
マルチプ、Ｏセッサシステムを提供することができる。
【図面の簡単な説明】
第１図はこの発明、の一実施例の構成を示すブロック図
、第２図はその一部を詳細を示すブロック図、第３図は
従来の構成を示すブロック図である。 ３・・・ビイジー信号１．７−・・り０ツク信号供給ブ
ロック、８・・・バス調停ブロック、９・・・バス制御
ブロック、１０・・・アドレス出力ブロック、１１・・
・データ入出カブロック、２１・・・停止制御ブロック
、２５・・・演篩処理ブロック、２８・・・停止要求ブ
ロック、４１．４２゜４３・・・マルチプレクサ、４４
・・・アドレス／データ記憶制御部、４６・・・アドレ
ス記憶部、４７・・・データ記憶部、４９・・・バスア
クセスタイプ記憶部、５０・・・アクセス状態記憶部、
５１・・・アクセス要求制御部、５４・・・再開時バス
アクセス要求記憶部、５５・・・アクセス検出部、５６
・・・比較部。

Claims (1)

    【特許請求の範囲】
  1. マルチマスタバスに結合された複数のプロセッサモジュ
    ールを備えたマルチプロセッサシステムにおいて、上記
    マルチマスタバスとアクセスを行なっているプロセッサ
    モジュールに停止要求が発生した際にそのモジュールを
    マルチマスタバスから切離す手段と、停止の直前に実行
    していた上記マルチマスタバスに対するアクセスの内容
    を記憶する記憶手段と、停止要求が解除された後に上記
    マルチマスタバスに対して停止の直前に行なっていたア
    クセスを上記記憶手段内の記憶内容に基づいて初めから
    実行し、この後のプロセッサモジュールの処理実行に継
    続させる制御手段とを上記複数の各プロセッサモジュー
    ル内にそれぞれ設けたことを特徴とするマルチプロセッ
    サシステム。
JP59278231A 1984-12-27 1984-12-27 マルチプロセツサシステム Granted JPS61156338A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP59278231A JPS61156338A (ja) 1984-12-27 1984-12-27 マルチプロセツサシステム
DE8585115523T DE3585511D1 (de) 1984-12-27 1985-12-06 Multiprozessorsystem.
EP85115523A EP0186006B1 (en) 1984-12-27 1985-12-06 Multiprocessor system
US06/808,180 US5021950A (en) 1984-12-27 1985-12-12 Multiprocessor system with standby function

Applications Claiming Priority (1)

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JP59278231A JPS61156338A (ja) 1984-12-27 1984-12-27 マルチプロセツサシステム

Publications (2)

Publication Number Publication Date
JPS61156338A true JPS61156338A (ja) 1986-07-16
JPS6362010B2 JPS6362010B2 (ja) 1988-12-01

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ID=17594443

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JP59278231A Granted JPS61156338A (ja) 1984-12-27 1984-12-27 マルチプロセツサシステム

Country Status (4)

Country Link
US (1) US5021950A (ja)
EP (1) EP0186006B1 (ja)
JP (1) JPS61156338A (ja)
DE (1) DE3585511D1 (ja)

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