JPH0719211B2 - クロック制御方式 - Google Patents
クロック制御方式Info
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- JPH0719211B2 JPH0719211B2 JP63252901A JP25290188A JPH0719211B2 JP H0719211 B2 JPH0719211 B2 JP H0719211B2 JP 63252901 A JP63252901 A JP 63252901A JP 25290188 A JP25290188 A JP 25290188A JP H0719211 B2 JPH0719211 B2 JP H0719211B2
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- processor
- clock
- arithmetic processor
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- G06F1/10—Distribution of clock signals, e.g. skew
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- G06F11/0793—Remedial or corrective actions
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2043—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant where the redundant components share a common memory address space
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサ方式の情報処理システムにお
けるクロック制御方式に関するもので，特に障害発生時
のクロック停止制御に関する。
けるクロック制御方式に関するもので，特に障害発生時
のクロック停止制御に関する。
従来の大型情報処理システムにおいては，複数の演算プ
ロセッサは予め用意されたシステム制御装置のポートに
１台ずつ接続する構成が一般的であり，各演算プロセッ
サの障害処理は独立に実施していた。例えば，任意の演
算プロセッサで障害が発生すれば，その演算プロセッサ
のみのクロックを停止させ，障害情報を採取後，該演算
プロセッサをシステムから論理的に切り離していた。こ
の間，他の演算プロセッサは支障なく処理の実行を続け
るわけである。
ロセッサは予め用意されたシステム制御装置のポートに
１台ずつ接続する構成が一般的であり，各演算プロセッ
サの障害処理は独立に実施していた。例えば，任意の演
算プロセッサで障害が発生すれば，その演算プロセッサ
のみのクロックを停止させ，障害情報を採取後，該演算
プロセッサをシステムから論理的に切り離していた。こ
の間，他の演算プロセッサは支障なく処理の実行を続け
るわけである。
近年，スーパーコンピュータのように，高速演算を行う
情報処理システムが出現して演算プロセッサの台数を増
加させる必要性が生じると，従来のようにシステム制御
装置に全ての演算プロセッサを接続することが困難にな
り，接続ポート数を限定して演算プロセッサを直列に接
続する方式が提案されてきている。このような場合に
は，障害が発生したプロセッサだけでなく，その外側に
接続されたプロセッサのクロックも停止させる必要が出
てくる。また，システム上で実行するジョブも巨大化す
る傾向があるので,1つのジョブを全演算プロセッサを使
用して実行しないと，その処理性能が上らない。このよ
うな場合には，任意のプロセッサの障害で全演算プロセ
ッサのクロックを停止させる必要がある。さらには，ユ
ーザも多様化しているため，上述した２つの場合のクロ
ック停止制御を動的に変更する手段も必要になる。しか
しながら，従来技術でこれらを満足させることは困難で
ある。
情報処理システムが出現して演算プロセッサの台数を増
加させる必要性が生じると，従来のようにシステム制御
装置に全ての演算プロセッサを接続することが困難にな
り，接続ポート数を限定して演算プロセッサを直列に接
続する方式が提案されてきている。このような場合に
は，障害が発生したプロセッサだけでなく，その外側に
接続されたプロセッサのクロックも停止させる必要が出
てくる。また，システム上で実行するジョブも巨大化す
る傾向があるので,1つのジョブを全演算プロセッサを使
用して実行しないと，その処理性能が上らない。このよ
うな場合には，任意のプロセッサの障害で全演算プロセ
ッサのクロックを停止させる必要がある。さらには，ユ
ーザも多様化しているため，上述した２つの場合のクロ
ック停止制御を動的に変更する手段も必要になる。しか
しながら，従来技術でこれらを満足させることは困難で
ある。
上述したように従来の情報処理システムにおける演算プ
ロセッサ内部障害発生時のクロック停止制御は，障害が
発生した演算プロセッサのみを対象としているので，演
算プロセッサを直列に接続した構成の情報処理システム
のように、障害が発生した演算プロセッサの物理的な位
置関係によって，他の演算プロセッサへの影響が異なる
場合は，演算プロセッサの位置関係に応じたクロック停
止制御ができないという欠点がある。
ロセッサ内部障害発生時のクロック停止制御は，障害が
発生した演算プロセッサのみを対象としているので，演
算プロセッサを直列に接続した構成の情報処理システム
のように、障害が発生した演算プロセッサの物理的な位
置関係によって，他の演算プロセッサへの影響が異なる
場合は，演算プロセッサの位置関係に応じたクロック停
止制御ができないという欠点がある。
本発明によるクロック制御方式は，システム制御装置の
少なくとも１つのポートの各々に複数の演算プロセッサ
を直列に接続した情報処理システムのクロック制御方式
において， 任意の演算プロセッサから見て，前記システム制御装置
に近い側に接続された演算プロセッサ群を内側演算プロ
セッサ群，遠い側に接続された演算プロセッサ群を外側
演算プロセッサ群とした場合に， 任意の演算プロセッサで障害が発生したときに，該障害
が発生した演算プロセッサ及び前記外側演算プロセッサ
群のクロックを停止させることを可能にする第１のクロ
ック停止制御手段と， 任意の演算プロセッサで障害が発生したときに，全ての
演算プロセッサのクロックを停止させることを可能にす
る第２のクロック停止制御手段と， 前記情報処理システムの保守診断プロセッサ又は任意の
演算プロセッサから指示で，第１又は第２の論理レベル
に変更が可能なクロック停止制御フラグとを具備し， 前記クロック停止制御フラグが第１の論理レベルに設定
されている場合は，前記第１のクロック停止制御手段を
有効にし，第２の論理レベルに設定されている場合は，
前記第２のクロック停止制御手段を有効にするように構
成する。
少なくとも１つのポートの各々に複数の演算プロセッサ
を直列に接続した情報処理システムのクロック制御方式
において， 任意の演算プロセッサから見て，前記システム制御装置
に近い側に接続された演算プロセッサ群を内側演算プロ
セッサ群，遠い側に接続された演算プロセッサ群を外側
演算プロセッサ群とした場合に， 任意の演算プロセッサで障害が発生したときに，該障害
が発生した演算プロセッサ及び前記外側演算プロセッサ
群のクロックを停止させることを可能にする第１のクロ
ック停止制御手段と， 任意の演算プロセッサで障害が発生したときに，全ての
演算プロセッサのクロックを停止させることを可能にす
る第２のクロック停止制御手段と， 前記情報処理システムの保守診断プロセッサ又は任意の
演算プロセッサから指示で，第１又は第２の論理レベル
に変更が可能なクロック停止制御フラグとを具備し， 前記クロック停止制御フラグが第１の論理レベルに設定
されている場合は，前記第１のクロック停止制御手段を
有効にし，第２の論理レベルに設定されている場合は，
前記第２のクロック停止制御手段を有効にするように構
成する。
第１図は本発明の一実施例によるクロック制御方式が適
用される情報処理システムの構成を示すブロック図であ
る。
用される情報処理システムの構成を示すブロック図であ
る。
システム制御装置１は演算プロセッサ30,31,演算プロセ
ッサ40,41及び保守診断プロセッサ５からの主記憶アク
セスの制御や，各プロセッサ間の通信を制御する。シス
テム制御装置１には，主記憶装置2,演算プロセッサ30,
演算プロセッサ40及び保守診断プロセッサ５が，それぞ
れ，信号線L1,L2,L4及びL6で接続され，演算プロセッサ
31及び演算プロセッサ41は直列には接続されていない。
このため，演算プロセッサ31及び41とシステム制御装置
１との間のデータ転送等は，それぞれ，演算プロセッサ
30,40を介して行われる。
ッサ40,41及び保守診断プロセッサ５からの主記憶アク
セスの制御や，各プロセッサ間の通信を制御する。シス
テム制御装置１には，主記憶装置2,演算プロセッサ30,
演算プロセッサ40及び保守診断プロセッサ５が，それぞ
れ，信号線L1,L2,L4及びL6で接続され，演算プロセッサ
31及び演算プロセッサ41は直列には接続されていない。
このため，演算プロセッサ31及び41とシステム制御装置
１との間のデータ転送等は，それぞれ，演算プロセッサ
30,40を介して行われる。
主記憶装置２は，演算プロセッサ30,31,40,41上で実行
されるソフトウエアプログラムや演算データ／結果，及
びシステムの管理情報等を格納している。
されるソフトウエアプログラムや演算データ／結果，及
びシステムの管理情報等を格納している。
演算プロセッサ30,31,40,41は，それぞれ，同一のプロ
セッサで，演算プロセッサ30と演算プロセッサ31は，信
号線L3,演算プロセッサ40と演算プロセッサ41は，信号
線L5で接続されている。従って，例えば，演算プロセッ
サ31の主記憶リクエストは，演算プロセッサ31→信号線
L3→演算プロセッサ30→信号線L2という経路で，システ
ム制御装置１に送られる。また，演算プロセッサ30,31,
40,41内部で発生した障害要因は，それぞれ，信号線L7,
L8,L9,L10により，保守診断プロセッサ５に送られる。
セッサで，演算プロセッサ30と演算プロセッサ31は，信
号線L3,演算プロセッサ40と演算プロセッサ41は，信号
線L5で接続されている。従って，例えば，演算プロセッ
サ31の主記憶リクエストは，演算プロセッサ31→信号線
L3→演算プロセッサ30→信号線L2という経路で，システ
ム制御装置１に送られる。また，演算プロセッサ30,31,
40,41内部で発生した障害要因は，それぞれ，信号線L7,
L8,L9,L10により，保守診断プロセッサ５に送られる。
保守診断プロセッサ５は，システム制御装置1,主記憶装
置2,演算プロセッサ30,31,40,41の保守診断を制御する
ためのプロセッサであるが，第１図においては，演算プ
ロセッサ30,31,40,41の障害時のクロック停止制御を示
す部分のみ記してある。フリップフロップ530は，クロ
ック停止制御フラグで，保守診断プロセッサ５の内部指
示，又は，システム制御装置１からのプロセッサ間通信
で更新される。L52,L6は，それぞれ更新指示用の信号線
である。フリップフロップ530の出力は，信号線L53によ
り，アンドゲート520,521,522,523及び524に入力され
る。
置2,演算プロセッサ30,31,40,41の保守診断を制御する
ためのプロセッサであるが，第１図においては，演算プ
ロセッサ30,31,40,41の障害時のクロック停止制御を示
す部分のみ記してある。フリップフロップ530は，クロ
ック停止制御フラグで，保守診断プロセッサ５の内部指
示，又は，システム制御装置１からのプロセッサ間通信
で更新される。L52,L6は，それぞれ更新指示用の信号線
である。フリップフロップ530の出力は，信号線L53によ
り，アンドゲート520,521,522,523及び524に入力され
る。
オアゲート510は，演算プロセッサ30,31からの障害要因
信号を信号線L7,L8を介して入力し，そのオア信号を信
号線L50に出力する。同様に，オアゲート511は，演算プ
ロセッサ40,41からの障害要因信号のオア信号を，信号
線L51に出力する。
信号を信号線L7,L8を介して入力し，そのオア信号を信
号線L50に出力する。同様に，オアゲート511は，演算プ
ロセッサ40,41からの障害要因信号のオア信号を，信号
線L51に出力する。
オアゲート512は，演算プロセッサ30,31,40,41から障害
要因信号を全て入力し，そのアオ信号を信号線L59に出
力する。
要因信号を全て入力し，そのアオ信号を信号線L59に出
力する。
アンドゲート520,521,522,523は，それぞれ，演算プロ
セッサ30の障害要因信号（信号線L7），演算プロセッサ
30,31の障害要因のオア信号（信号線L50），演算プロセ
ッサ40の障害要因信号（信号線L9），演算プロセッサ4
0,41の障害要因のオア信号（信号線L51）を入力し，フ
リップフロップ530が論理“0"レベルのときに，それぞ
れ，論理“1"レベルの信号を出力する。信号線L54,L55,
L56,L57は，それぞれ，アンドゲート520,521,522,523の
出力信号線である。
セッサ30の障害要因信号（信号線L7），演算プロセッサ
30,31の障害要因のオア信号（信号線L50），演算プロセ
ッサ40の障害要因信号（信号線L9），演算プロセッサ4
0,41の障害要因のオア信号（信号線L51）を入力し，フ
リップフロップ530が論理“0"レベルのときに，それぞ
れ，論理“1"レベルの信号を出力する。信号線L54,L55,
L56,L57は，それぞれ，アンドゲート520,521,522,523の
出力信号線である。
アンドゲート524はオアゲート512の出力，即ち，演算プ
ロセッサ30,31,40,41の障害要因のオア信号（信号線L5
9）を入力し，フリップフロップ530が論理“1"レベルの
ときに信号線L58に論理“1"レベルの信号を出力する。
ロセッサ30,31,40,41の障害要因のオア信号（信号線L5
9）を入力し，フリップフロップ530が論理“1"レベルの
ときに信号線L58に論理“1"レベルの信号を出力する。
オアゲート513,514,515,516は，それぞれ，信号線L54と
信号線L58,信号線L55と信号線L58,信号線L56と信号線L5
8,信号線L57と信号線L58を入力し，そのオア信号を，そ
れぞれ，信号線L11,L12,L13,L14に出力する。従って，
信号線L11,L12,L13,L14の信号論理は下記のようにな
る。
信号線L58,信号線L55と信号線L58,信号線L56と信号線L5
8,信号線L57と信号線L58を入力し，そのオア信号を，そ
れぞれ，信号線L11,L12,L13,L14に出力する。従って，
信号線L11,L12,L13,L14の信号論理は下記のようにな
る。
信号線L11＝演算プロセッサ30の障害要因・フリップフ
ロップ530出力＋全演算プロセッサの障害要因の論理和
・フリップフロップ530出力 信号線L12＝演算プロセッサ30,31の障害要因の論理和・
フリップフロップ530出力＋全演算プロセッサの障害要
因の論理和・フリップフロップ530出力 信号線L13＝演算プロセッサ40の障害要因・フリップフ
ロップ530出力＋全演算プロセッサの障害要因の論理和
・フリップフロップ530出力 信号線L14＝演算プロセッサ40,41の障害要因の論理和・
フリップフロップ530出力＋全演算プロセッサの障害要
因の論理和・フリップフロップ530の出力 なお，信号線L11,L12,L13,L14は，それぞれ，演算プロ
セッサ30,31,40,41の障害時のクロック停止指示信号と
して，クロック供給制御部６に送られる。
ロップ530出力＋全演算プロセッサの障害要因の論理和
・フリップフロップ530出力 信号線L12＝演算プロセッサ30,31の障害要因の論理和・
フリップフロップ530出力＋全演算プロセッサの障害要
因の論理和・フリップフロップ530出力 信号線L13＝演算プロセッサ40の障害要因・フリップフ
ロップ530出力＋全演算プロセッサの障害要因の論理和
・フリップフロップ530出力 信号線L14＝演算プロセッサ40,41の障害要因の論理和・
フリップフロップ530出力＋全演算プロセッサの障害要
因の論理和・フリップフロップ530の出力 なお，信号線L11,L12,L13,L14は，それぞれ，演算プロ
セッサ30,31,40,41の障害時のクロック停止指示信号と
して，クロック供給制御部６に送られる。
クロック供給制御部６は，システム制御装置1,主記憶装
置2,演算プロセッサ30,31,40,41及び保守診断プロセッ
サ５に対するクロック供給を制御するものであるが，第
１図では演算プロセッサ30,31,40,41に関係する部分の
み記してある。
置2,演算プロセッサ30,31,40,41及び保守診断プロセッ
サ５に対するクロック供給を制御するものであるが，第
１図では演算プロセッサ30,31,40,41に関係する部分の
み記してある。
クロックオシレータ620は，演算プロセッサ30,31,40,41
に共通のクロックオシレータで，クロックパルスを信号
線L60に出力する。
に共通のクロックオシレータで，クロックパルスを信号
線L60に出力する。
アンドゲート610,611,612,613は，それぞれ，信号線L60
を共通に入力するとともに，信号線L11,L12,L13,L14を
個別に入力する。アンドゲート610の出力信号線L15に
は，信号線L11が論理和“0"レベルのときクロック信号
が出力され，同様にして信号線L16には，信号線L12が論
理“0"レベルのとき，信号線L17には，信号線L13が論理
“0"レベルのとき，信号線L18には，信号線L14が論理
“0"レベルのときクロック信号が出力される。信号線L1
5,L16,L17,L18は，それぞれ，演算プロセッサ30,31,40,
41にクロックを供給する。
を共通に入力するとともに，信号線L11,L12,L13,L14を
個別に入力する。アンドゲート610の出力信号線L15に
は，信号線L11が論理和“0"レベルのときクロック信号
が出力され，同様にして信号線L16には，信号線L12が論
理“0"レベルのとき，信号線L17には，信号線L13が論理
“0"レベルのとき，信号線L18には，信号線L14が論理
“0"レベルのときクロック信号が出力される。信号線L1
5,L16,L17,L18は，それぞれ，演算プロセッサ30,31,40,
41にクロックを供給する。
次に動作について説明する。
第１図に示される情報処理システムの立上げ時における
初期設定の際に，保守診断プロセッサ５はフリップフロ
ップ530を論理“0"レベル又は論理“1"レベルに設定
し，以後，次の立上げまで，保守診断プロセッサ５とし
てはフリップフロップ530の内容を更新することはな
い。
初期設定の際に，保守診断プロセッサ５はフリップフロ
ップ530を論理“0"レベル又は論理“1"レベルに設定
し，以後，次の立上げまで，保守診断プロセッサ５とし
てはフリップフロップ530の内容を更新することはな
い。
フリップフロップ530が論理“0"レベルに設定された場
合，演算プロセッサ31で障害が発生すれば，その障害要
因信号は信号線L8→オアゲート510→アンドゲート521→
信号線L55→オアゲート514→信号線L12を経て，アンド
ゲート610の出力を論理“0"レベルにする。即ち，演算
プロセッサ31のクロック（信号線L16）は停止する。従
って，演算プロセッサ31だけがシステムから論理的に切
り離されることになる。また，演算プロセッサ30で障害
が発生すれば，その障害要因信号により，アンドゲート
610,611の出力が論理“0"レベルになる。即ち，演算プ
ロセッサ30,31のクロックが停止し，演算プロセッサ30,
31は，ともにシステムから論理的に切り離される。以上
の２つのケースにおいて，演算プロセッサ40,41は全く
影響を受けない。
合，演算プロセッサ31で障害が発生すれば，その障害要
因信号は信号線L8→オアゲート510→アンドゲート521→
信号線L55→オアゲート514→信号線L12を経て，アンド
ゲート610の出力を論理“0"レベルにする。即ち，演算
プロセッサ31のクロック（信号線L16）は停止する。従
って，演算プロセッサ31だけがシステムから論理的に切
り離されることになる。また，演算プロセッサ30で障害
が発生すれば，その障害要因信号により，アンドゲート
610,611の出力が論理“0"レベルになる。即ち，演算プ
ロセッサ30,31のクロックが停止し，演算プロセッサ30,
31は，ともにシステムから論理的に切り離される。以上
の２つのケースにおいて，演算プロセッサ40,41は全く
影響を受けない。
次に，フリップフロップ530が論理“1"レベルに設定さ
れた場合，演算プロセッサ31で障害が発生すれば，その
障害要因信号はアンドゲート610〜613の全ての出力を論
理“0"レベルにし，全演算プロセッサのクロックを停止
することができ，この場合，システムは停止する。
れた場合，演算プロセッサ31で障害が発生すれば，その
障害要因信号はアンドゲート610〜613の全ての出力を論
理“0"レベルにし，全演算プロセッサのクロックを停止
することができ，この場合，システムは停止する。
また，保守診断プロセッサ５が設定したフリップフロッ
プ530の内容に関係なく，いずれかの演算プロセッサか
ら保守診断プロセッサ５への通信により，フリップフロ
ップ530の内容は更新することができる。この場合，演
算プロセッサのいずれかで障害が発生すれば，クロック
の停止制御は，その時点のフリップフロップ530の内容
に従うことができる。
プ530の内容に関係なく，いずれかの演算プロセッサか
ら保守診断プロセッサ５への通信により，フリップフロ
ップ530の内容は更新することができる。この場合，演
算プロセッサのいずれかで障害が発生すれば，クロック
の停止制御は，その時点のフリップフロップ530の内容
に従うことができる。
以上説明したように本発明は，複数の演算プロセッサの
中の任意プロセッサで障害が発生したときに，その演算
プロセッサの接続位置関係を考慮したクロック停止制御
ができるように構成したので，システム制御装置に演算
プロセッサを直列接続した情報処理システムの障害処理
を支障なく実行できるという効果がある。
中の任意プロセッサで障害が発生したときに，その演算
プロセッサの接続位置関係を考慮したクロック停止制御
ができるように構成したので，システム制御装置に演算
プロセッサを直列接続した情報処理システムの障害処理
を支障なく実行できるという効果がある。
第１図は本発明の一実施例によるクロック制御方式が適
用される情報処理システムの構成を示すブロック図であ
る。 １…システム制御装置,2…主記憶装置,30,31,40,41…演
算プロセッサ,5…保守診断プロセッサ,6…クロック供給
制御部,510〜516…オアゲート,520〜524…アンドゲー
ト,530…フリップフロップ,610〜613…アンドゲート,62
0…クロックオシレータ,L1〜L18,L50〜L59,L60…信号
線。
用される情報処理システムの構成を示すブロック図であ
る。 １…システム制御装置,2…主記憶装置,30,31,40,41…演
算プロセッサ,5…保守診断プロセッサ,6…クロック供給
制御部,510〜516…オアゲート,520〜524…アンドゲー
ト,530…フリップフロップ,610〜613…アンドゲート,62
0…クロックオシレータ,L1〜L18,L50〜L59,L60…信号
線。
Claims (1)
- 【請求項１】システム制御装置の少なくとも１つのポー
トの各々に，複数の演算プロセッサを直列に接続した情
報処理システムのクロック制御方式において， 任意の演算プロセッサから見て，前記システム制御装置
に近い側に接続された演算プロセッサ群を内側演算プロ
セッサ群，遠い側に接続された演算プロセッサ群を外側
演算プロセッサ群とした場合に， 任意の演算プロセッサで障害が発生したときに，該障害
が発生した演算プロセッサ及び前記外側演算プロセッサ
群のクロックを停止させることを可能にする第１のクロ
ック停止制御手段と， 任意の演算プロセッサで障害が発生したときに，全ての
演算プロセッサのクロックを停止させるとを可能にする
第２のクロック停止制御手段と， 前記情報処理システムの保守診断プロセッサ又は任意の
演算プロセッサからの指示で，第１又は第２の論理レベ
ルに変更が可能なクロック停止制御フラグとを具備し， 前記クロック停止制御フラグが第１の論理レベルに設定
されている場合は，前記第１のクロック停止制御手段を
有効にし，第２の論理レベルに設定されている場合は，
前記第２のクロック停止制御手段を有効にするようにし
たことを特徴とするクロック制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252901A JPH0719211B2 (ja) | 1988-10-08 | 1988-10-08 | クロック制御方式 |
| EP89118750A EP0363881B1 (en) | 1988-10-08 | 1989-10-09 | Clock controlling unit capable of controlling supply of a clock signal in a computer system comprising arithmetic processors connected in series |
| DE68920533T DE68920533T2 (de) | 1988-10-08 | 1989-10-09 | Taktsteuereinheit geeignet zur Steuerung der Speisung eines Taktsignals in einem Rechnersystem mit seriengeschalteten arithmetischen Prozessoren. |
| CA002000378A CA2000378C (en) | 1988-10-08 | 1989-10-10 | Clock controlling unit capable of controlling supply of a clock signal in a computer system comprising arithmetic processors connected in series |
| US07/419,274 US5230046A (en) | 1988-10-08 | 1989-10-10 | System for independently controlling supply of a clock signal to a selected group of the arithmetic processors connected in series |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252901A JPH0719211B2 (ja) | 1988-10-08 | 1988-10-08 | クロック制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100723A JPH02100723A (ja) | 1990-04-12 |
| JPH0719211B2 true JPH0719211B2 (ja) | 1995-03-06 |
Family
ID=17243750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252901A Expired - Lifetime JPH0719211B2 (ja) | 1988-10-08 | 1988-10-08 | クロック制御方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5230046A (ja) |
| EP (1) | EP0363881B1 (ja) |
| JP (1) | JPH0719211B2 (ja) |
| CA (1) | CA2000378C (ja) |
| DE (1) | DE68920533T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPWO2007099606A1 (ja) * | 2006-02-28 | 2009-07-16 | 富士通株式会社 | プロセサ制御方法 |
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| JP2752764B2 (ja) * | 1990-03-08 | 1998-05-18 | 日本電気株式会社 | 障害処理方式 |
| US5918061A (en) * | 1993-12-29 | 1999-06-29 | Intel Corporation | Enhanced power managing unit (PMU) in a multiprocessor chip |
| JP2731761B2 (ja) * | 1995-08-29 | 1998-03-25 | 甲府日本電気株式会社 | ネットワーク制御装置 |
| WO2001093051A1 (en) * | 2000-05-30 | 2001-12-06 | Matsushita Electric Industrial Co., Ltd. | Data processing system, and data processing method |
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| FR2552904A1 (fr) * | 1983-10-03 | 1985-04-05 | Moulin Andre | Processeur de calculs |
| JPS61156338A (ja) * | 1984-12-27 | 1986-07-16 | Toshiba Corp | マルチプロセツサシステム |
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| US4745605A (en) * | 1986-08-19 | 1988-05-17 | Amadahl Corporation | Control word error detection and classification |
| US4937741A (en) * | 1988-04-28 | 1990-06-26 | The Charles Stark Draper Laboratory, Inc. | Synchronization of fault-tolerant parallel processing systems |
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-
1988
- 1988-10-08 JP JP63252901A patent/JPH0719211B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-09 DE DE68920533T patent/DE68920533T2/de not_active Expired - Fee Related
- 1989-10-09 EP EP89118750A patent/EP0363881B1/en not_active Expired - Lifetime
- 1989-10-10 CA CA002000378A patent/CA2000378C/en not_active Expired - Fee Related
- 1989-10-10 US US07/419,274 patent/US5230046A/en not_active Expired - Fee Related
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| JPWO2007099606A1 (ja) * | 2006-02-28 | 2009-07-16 | 富士通株式会社 | プロセサ制御方法 |
| JP4653838B2 (ja) * | 2006-02-28 | 2011-03-16 | 富士通株式会社 | 演算処理装置、演算処理装置の制御方法及び制御プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02100723A (ja) | 1990-04-12 |
| EP0363881A2 (en) | 1990-04-18 |
| EP0363881B1 (en) | 1995-01-11 |
| CA2000378A1 (en) | 1990-04-08 |
| DE68920533D1 (de) | 1995-02-23 |
| US5230046A (en) | 1993-07-20 |
| EP0363881A3 (en) | 1991-06-12 |
| DE68920533T2 (de) | 1995-05-24 |
| CA2000378C (en) | 1993-12-21 |
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