JPS6226580A - 障害処理方式 - Google Patents
障害処理方式Info
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- JPS6226580A JPS6226580A JP60165802A JP16580285A JPS6226580A JP S6226580 A JPS6226580 A JP S6226580A JP 60165802 A JP60165802 A JP 60165802A JP 16580285 A JP16580285 A JP 16580285A JP S6226580 A JPS6226580 A JP S6226580A
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- 238000000034 method Methods 0.000 claims description 5
- 238000013500 data storage Methods 0.000 claims description 2
- 238000004364 calculation method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000010606 normalization Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000010902 straw Substances 0.000 description 1
- 210000001215 vagina Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
- G06F9/3865—Recovery, e.g. branch miss-prediction, exception handling using deferred exception handling, e.g. exception flags
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Advance Control (AREA)
- Retry When Errors Occur (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
す藁叩神ギーＪ ｋｎ郊壮厖Ｉｆめ１ネ１膣豐加薗七式
に関し、さらに詳細には、ベクトル命令を扱うデータ処
理装置に好適な障害処理方式に関する。
に関し、さらに詳細には、ベクトル命令を扱うデータ処
理装置に好適な障害処理方式に関する。
データ処理装置におけるベクトル命令の処理は周知のご
とく、一命令で複数組のデータ（要素ともいう）に対し
て同一処理を行う。演算器は一般にパイプライン演算器
が用いられる。パイプライン演算器は複数のステージか
らなり、各クロククピッチ毎に相継いで入力される要素
に対して命令に従う同一演算を行い、各クロツクビクチ
毎に演算結果を出力する。演算結果はストアデータバク
７アを介してメモリ（例えば主記憶装置）へ順次格納さ
れる。
とく、一命令で複数組のデータ（要素ともいう）に対し
て同一処理を行う。演算器は一般にパイプライン演算器
が用いられる。パイプライン演算器は複数のステージか
らなり、各クロククピッチ毎に相継いで入力される要素
に対して命令に従う同一演算を行い、各クロツクビクチ
毎に演算結果を出力する。演算結果はストアデータバク
７アを介してメモリ（例えば主記憶装置）へ順次格納さ
れる。
このようなデータ処理装置において、パイプライン演算
器で障害が発生した時、結果データのメモリへの格納を
抑止し、命令の再実行が必要とされる。特公昭５７−１
０４６１号公報は、ストアデータバク７アに一旦格納さ
れたストアデータを障害発生時に再実行可能なものと不
可能なものに弁別し、再実行可能なストアデータを無効
化し、不可能なストアデータはメモリにストアし、命令
再実行を行っている。特公昭５７−１０４６１号公報の
方式は、一命令で１組のデータに対して演算して結果を
ストアする命令に有効である。
器で障害が発生した時、結果データのメモリへの格納を
抑止し、命令の再実行が必要とされる。特公昭５７−１
０４６１号公報は、ストアデータバク７アに一旦格納さ
れたストアデータを障害発生時に再実行可能なものと不
可能なものに弁別し、再実行可能なストアデータを無効
化し、不可能なストアデータはメモリにストアし、命令
再実行を行っている。特公昭５７−１０４６１号公報の
方式は、一命令で１組のデータに対して演算して結果を
ストアする命令に有効である。
しかし、ベクトル命令のごとく、一命令で複数組のデー
タに対してパイプライン演算器を使用して同一処理を行
ってストアする命令の処理中での障害発生に対して適用
が困難である。特ｉに命令単位の再実行でなく、障害の
発生した要素から再実行しようとする場合、再開始すべ
き要素番号の決定等、困漣な要因がある。特に、データ
処理装置において、一命令中に同一アドレスの主記憶へ
の２度書きは原則として禁止されており、この原則に従
って再開始する必要がある。
タに対してパイプライン演算器を使用して同一処理を行
ってストアする命令の処理中での障害発生に対して適用
が困難である。特ｉに命令単位の再実行でなく、障害の
発生した要素から再実行しようとする場合、再開始すべ
き要素番号の決定等、困漣な要因がある。特に、データ
処理装置において、一命令中に同一アドレスの主記憶へ
の２度書きは原則として禁止されており、この原則に従
って再開始する必要がある。
本発明の目的はパイプライン演算器を利用したベクトル
命令処理において、障害の発生した素からの再実行を可
能とする障害処理方式を提供することにある。
命令処理において、障害の発生した素からの再実行を可
能とする障害処理方式を提供することにある。
本発明は、パイプライン演算器の各ステージで発生した
障害発生の有無を示す情報を対応するデータに同期して
持ち回ると共に、各命令毎にメモリへのデータ格納要求
の数をカウントし、メモリへ格納すべき段階に至った演
算結果データに対応する上記情報が障害を示している時
、このデータのメモリへの格納を抑止し、かつカウント
を中止し、このカウント値に基づいて障害の発生した命
令の再実行を行う。・ 〔発明の実施例〕 以下、本発明の実施例を図面を参照して詳細に説明する
。
障害発生の有無を示す情報を対応するデータに同期して
持ち回ると共に、各命令毎にメモリへのデータ格納要求
の数をカウントし、メモリへ格納すべき段階に至った演
算結果データに対応する上記情報が障害を示している時
、このデータのメモリへの格納を抑止し、かつカウント
を中止し、このカウント値に基づいて障害の発生した命
令の再実行を行う。・ 〔発明の実施例〕 以下、本発明の実施例を図面を参照して詳細に説明する
。
第１図は本発明の一実施例を示す。第１図において、パ
イプライン演算器は３ステージからなる例を示す。各要
素データは入力レジスタ１０にセクトされ、第１ステー
ジの演算器１６−１、第２ステージの演算器１６−２、
第３ステージの演算器１６−３と各クロックピッチごと
に進み、結果レジスタ１３へ出力されるうレジスタ１１
．１２は中間結果がセットされる演算レジスタである◎
浮動小数点演算の場合、第１ステージの演算器１６−１
はプリノーマライズを、第２ステージの演算器１６−２
は加算、減算等を、第３ステージの演算器１６−３はボ
ストノーマライズを行う。入力レジスタ１０にはパリテ
ィ・チェッカＰＣが接続され、入力データのパリティ・
チェックを行う。この結果はチェック・ラッチ１７−１
．１７−２にセクトされる。演算レジスタ１１および１
２に同様にパリティ・チェッカＰＣが接続され、チェツ
ク中ラッチ１８−１．１８−２．１９−１．１９−２に
チェクク結果がセクトされる。これらは前ステージのチ
ェック・ラッチの出力と共にオア・ゲートＯＲを介しＴ
セクトされる。
イプライン演算器は３ステージからなる例を示す。各要
素データは入力レジスタ１０にセクトされ、第１ステー
ジの演算器１６−１、第２ステージの演算器１６−２、
第３ステージの演算器１６−３と各クロックピッチごと
に進み、結果レジスタ１３へ出力されるうレジスタ１１
．１２は中間結果がセットされる演算レジスタである◎
浮動小数点演算の場合、第１ステージの演算器１６−１
はプリノーマライズを、第２ステージの演算器１６−２
は加算、減算等を、第３ステージの演算器１６−３はボ
ストノーマライズを行う。入力レジスタ１０にはパリテ
ィ・チェッカＰＣが接続され、入力データのパリティ・
チェックを行う。この結果はチェック・ラッチ１７−１
．１７−２にセクトされる。演算レジスタ１１および１
２に同様にパリティ・チェッカＰＣが接続され、チェツ
ク中ラッチ１８−１．１８−２．１９−１．１９−２に
チェクク結果がセクトされる。これらは前ステージのチ
ェック・ラッチの出力と共にオア・ゲートＯＲを介しＴ
セクトされる。
パイプライン演算器のステージの進行はステージ制御回
路３０によって行われる。第２図にステージ制御回路３
０の具体例が図示される。第２図を参照するに、アンド
ゲート３０１には図示しない演算制御装置からのデータ
が与えられたことを示すデータ・イン信号がｌｌ３０１
ａを、後述の障害装生による抑止信号が９３０１ｂを介
して与えられている。アンド・ゲー）３０１の出力は入
力レジスタ１０（第１図）へのセクト信号として与えら
れており、ｌｌ５０１ａのデータ・信号の存在および＠
３０１ｂの抑止信号の不存在によってレジスタ１０に
入力データがセットされる。アンドゲート３０１の出力
はまた、ディレィ回路３０２を介してアンドゲート３０
３に与えられる。ディレィ回路３０２は対応する演算器
１６−１の演算時間（１クロクク）に等しいディレィ時
間を有する。
路３０によって行われる。第２図にステージ制御回路３
０の具体例が図示される。第２図を参照するに、アンド
ゲート３０１には図示しない演算制御装置からのデータ
が与えられたことを示すデータ・イン信号がｌｌ３０１
ａを、後述の障害装生による抑止信号が９３０１ｂを介
して与えられている。アンド・ゲー）３０１の出力は入
力レジスタ１０（第１図）へのセクト信号として与えら
れており、ｌｌ５０１ａのデータ・信号の存在および＠
３０１ｂの抑止信号の不存在によってレジスタ１０に
入力データがセットされる。アンドゲート３０１の出力
はまた、ディレィ回路３０２を介してアンドゲート３０
３に与えられる。ディレィ回路３０２は対応する演算器
１６−１の演算時間（１クロクク）に等しいディレィ時
間を有する。
アンドゲート３０３はディレィ回路３０２からの信号と
！ ３０１ｂの抑止信号の不存在によって開き、レジス
タ１１に演算器１６−１ の出力をセクトせしめる。ア
ンドゲート３０３の出力はまたチェックラッチ１７−１
．１７−２に与えられており、パリティ・チェック回路
ＰＣの出力をセクトせしめる。
！ ３０１ｂの抑止信号の不存在によって開き、レジス
タ１１に演算器１６−１ の出力をセクトせしめる。ア
ンドゲート３０３の出力はまたチェックラッチ１７−１
．１７−２に与えられており、パリティ・チェック回路
ＰＣの出力をセクトせしめる。
ディレィ回路３０４、アンドゲート３０５、ディレィ回
路３０６も同様な動作をする。こうしてステ−ジ制御回
路３０の制御で、１クロクク・ピッチで次々と与えられ
る要素データは１クロクク・ピッチで次ステージに順次
移され、出力レジスタ１３に次々と結果が出力される。
路３０６も同様な動作をする。こうしてステ−ジ制御回
路３０の制御で、１クロクク・ピッチで次々と与えられ
る要素データは１クロクク・ピッチで次ステージに順次
移され、出力レジスタ１３に次々と結果が出力される。
チェック・ラッチ１７−１〜１９−２も同様に同期して
持ち回られる。
持ち回られる。
再び第１図を参照するに、出力レジスタ１３の出力は４
個のレジスタからなるス〉ア・バッファ１４−１〜１４
−４にセットされる。チェック・ラッチ２０−１〜２０
−４はストア・バッファのレジスタ１４−１〜１４−４
に対応しており、出力レジスタ１３のパリティ・チェッ
カＰＣおよびチェック・ラッチ１９−１．１９−２の出
力がオアゲートＯＲを介して与えられる。ストア・バッ
ファからストア・データ・レジスタ１５にセクトされ、
メモリヘスドアされる。
個のレジスタからなるス〉ア・バッファ１４−１〜１４
−４にセットされる。チェック・ラッチ２０−１〜２０
−４はストア・バッファのレジスタ１４−１〜１４−４
に対応しており、出力レジスタ１３のパリティ・チェッ
カＰＣおよびチェック・ラッチ１９−１．１９−２の出
力がオアゲートＯＲを介して与えられる。ストア・バッ
ファからストア・データ・レジスタ１５にセクトされ、
メモリヘスドアされる。
ストア・バッファの入出力はリクエスト制御回路３１に
よって制御される。第３図忙リクエスト制御回路３１の
具体例が図示される。リフニス）ｆｌｉｌ１ｗＪ回路３
１はレジス／ １４−１〜１４−４ Ｋ対応する７リツ
プ・フリップ３１５−１〜５１５−４を有し、対応する
レジスタにストアすべきデータがセクトされているか否
かを示す。インカランＰＪ１０はストア・バッファの４
つのレジスタを表ｂｆ、：とのできる２ビツトのカウン
タであり、第２図に示したディレィ回路３０６からの信
号を受けて％１＃カウントアツプする。最初１００′で
あり、″１１′までカウントするとゝ００Ｉ′にもどる
。イン・カウンタ３１０は出力レジスタ１３からのスト
アすべきデータをセットすべきレジスタ１４−１〜１４
−４を指定するものであり、デコーダ３１２でデコード
される。デコーダ３１２はディレィ回路３０６の出力で
付勢され、イン・カウンタ３１０のカウントアツプ前の
カウント値をデコードし、７リツプ・フロップ３１５−
１〜３１５−４の一つをセクトする。
よって制御される。第３図忙リクエスト制御回路３１の
具体例が図示される。リフニス）ｆｌｉｌ１ｗＪ回路３
１はレジス／ １４−１〜１４−４ Ｋ対応する７リツ
プ・フリップ３１５−１〜５１５−４を有し、対応する
レジスタにストアすべきデータがセクトされているか否
かを示す。インカランＰＪ１０はストア・バッファの４
つのレジスタを表ｂｆ、：とのできる２ビツトのカウン
タであり、第２図に示したディレィ回路３０６からの信
号を受けて％１＃カウントアツプする。最初１００′で
あり、″１１′までカウントするとゝ００Ｉ′にもどる
。イン・カウンタ３１０は出力レジスタ１３からのスト
アすべきデータをセットすべきレジスタ１４−１〜１４
−４を指定するものであり、デコーダ３１２でデコード
される。デコーダ３１２はディレィ回路３０６の出力で
付勢され、イン・カウンタ３１０のカウントアツプ前の
カウント値をデコードし、７リツプ・フロップ３１５−
１〜３１５−４の一つをセクトする。
カウンタ値とセクトされるフリップ・フロップの関係は
次のとおりである。
次のとおりである。
カウント値 フリップ・フリップ
同時にアントゲ−）３１４−１〜５１４−４の一つが開
かれる。アントゲ−）５１４−１〜３１４−４はストア
ーバッファのレジスタ１４−１〜１４−４に対応し、出
力レジスタ１３からのデータをセットするよう出力はそ
れぞれレジスタ１４−１〜１４−４のセット信号として
与えられている。同時にチェック・ラッチ２０−１〜２
０−４のセクト信号として与えら幻ている。アウシ・カ
ウンタ３１１はス）ア・データ・レジスタ１５へ出力す
べきストア・バク７アのレジスタを指定し、デコーダ３
１３でデコードされる。オアゲート３１６はフリップ・
７０ツブ３１５−１〜５１５−４の少なくとも１個がセ
クトさねていれば、即ち、ス（アパク７アにストアすべ
きデータがセットされていれば信号を出力し〜デコーダ
３１３を付勢する゛。これによって−デコーダ３１３の
出力が示すアントゲ−）５１８−１〜３１８−４の１つ
が開き、対応するス）？・バッファのレジスタの内容を
ストア・データ・レジスタ１５へ導くと共に、チェック
・ラッチ２０−１〜２０−４の一つを出力させる。さら
Ｖｃ７リツプフロツプ５１５−１〜５１５−４の１つを
リセットする。オアゲート３２（第１図）の出力はメモ
リへ格納される段階に至ったデータの障害の有無を示し
ており、第２図の線３０１ｂに導かれると共に、第３図
の９３１７ａに導かれ、エラーが存在する場合の抑止信
号として働く。アンドゲート３１７は選択されたレジス
タのデータにエラーが存在しない時開き、線３１７ｂを
介してス〉ア要求信号としてメモリへ与えられる。この
信号はまたレジスタ１５へのセット信号として与えられ
ている。さら忙アウトカウンタ３１１に与えられ、アウ
トカウンタ３１１ヲ″１′カウントアツプする。
かれる。アントゲ−）５１４−１〜３１４−４はストア
ーバッファのレジスタ１４−１〜１４−４に対応し、出
力レジスタ１３からのデータをセットするよう出力はそ
れぞれレジスタ１４−１〜１４−４のセット信号として
与えられている。同時にチェック・ラッチ２０−１〜２
０−４のセクト信号として与えら幻ている。アウシ・カ
ウンタ３１１はス）ア・データ・レジスタ１５へ出力す
べきストア・バク７アのレジスタを指定し、デコーダ３
１３でデコードされる。オアゲート３１６はフリップ・
７０ツブ３１５−１〜５１５−４の少なくとも１個がセ
クトさねていれば、即ち、ス（アパク７アにストアすべ
きデータがセットされていれば信号を出力し〜デコーダ
３１３を付勢する゛。これによって−デコーダ３１３の
出力が示すアントゲ−）５１８−１〜３１８−４の１つ
が開き、対応するス）？・バッファのレジスタの内容を
ストア・データ・レジスタ１５へ導くと共に、チェック
・ラッチ２０−１〜２０−４の一つを出力させる。さら
Ｖｃ７リツプフロツプ５１５−１〜５１５−４の１つを
リセットする。オアゲート３２（第１図）の出力はメモ
リへ格納される段階に至ったデータの障害の有無を示し
ており、第２図の線３０１ｂに導かれると共に、第３図
の９３１７ａに導かれ、エラーが存在する場合の抑止信
号として働く。アンドゲート３１７は選択されたレジス
タのデータにエラーが存在しない時開き、線３１７ｂを
介してス〉ア要求信号としてメモリへ与えられる。この
信号はまたレジスタ１５へのセット信号として与えられ
ている。さら忙アウトカウンタ３１１に与えられ、アウ
トカウンタ３１１ヲ″１′カウントアツプする。
このようにして、出力レジスタ１５にセットされた演算
結果のデータはストア・バッファのレジスタ１４−１〜
１４−４１１Ｃ＠次セットされ、また順次ストア・デー
タ・レジスタ１５に出力されてメモリへ格納される。
結果のデータはストア・バッファのレジスタ１４−１〜
１４−４１１Ｃ＠次セットされ、また順次ストア・デー
タ・レジスタ１５に出力されてメモリへ格納される。
再び第１図を参照するに、レジスタ２１．２２ ＋１加
算器２３は＋１力ウンタ回路を構成している。
算器２３は＋１力ウンタ回路を構成している。
線２５には命令処理の最初（ＢＯＰ）で″″１＃１＃信
号られ、セレクタ２４０１０′入力を選択し、レジスタ
２１を％ Ｏ＃に初期化する。セレクタ２４は＠２５が
１０′のとき、レジスタ２２出力を選択し、リクエスト
制御回路３１からの線３１７ｂを介してレジスタ２１に
与えられるセット信号が与えられる毎に＋１された値が
セットされる。従って、レジスタ２１はメモリヘスドア
された要素数を示すことＫなり、要素カウンタレジスタ
として働く。
号られ、セレクタ２４０１０′入力を選択し、レジスタ
２１を％ Ｏ＃に初期化する。セレクタ２４は＠２５が
１０′のとき、レジスタ２２出力を選択し、リクエスト
制御回路３１からの線３１７ｂを介してレジスタ２１に
与えられるセット信号が与えられる毎に＋１された値が
セットされる。従って、レジスタ２１はメモリヘスドア
された要素数を示すことＫなり、要素カウンタレジスタ
として働く。
これらの回路による障害発生時の基本タイムチャートを
第４図に示す。第４図において数字は要素番号を表わし
、要素番号３の途中演算結果の演算レジスタ１１に障害
が発生した時（里印で示す）のタイムチャートである。
第４図に示す。第４図において数字は要素番号を表わし
、要素番号３の途中演算結果の演算レジスタ１１に障害
が発生した時（里印で示す）のタイムチャートである。
ベクトル命令で障害が発生すると、第４図に示すように
、その要素がストアバッファに入り、ストア要求が出さ
れる状態になるまで前の要素に対する演算処理が行われ
る。障害発生要素がストアされる段階に至ると、その障
害発生要素のストア要求が抑止され、後続の演算処理も
抑止される。
、その要素がストアバッファに入り、ストア要求が出さ
れる状態になるまで前の要素に対する演算処理が行われ
る。障害発生要素がストアされる段階に至ると、その障
害発生要素のストア要求が抑止され、後続の演算処理も
抑止される。
第４図によると、要素番号３のデータで障害が発生して
いるので、レジスタ２１は抑止状態で２を示している。
いるので、レジスタ２１は抑止状態で２を示している。
第１図にどいて、汎用レジスタ２６には−ベクトル命令
で処理する要素数が保持されており、命令の最初（ＢＯ
Ｐ）で退避レジスタ２７に退避されている。
で処理する要素数が保持されており、命令の最初（ＢＯ
Ｐ）で退避レジスタ２７に退避されている。
第５図は障害が発生した時の命令再実行までの処理を示
す。障害発生要素がストアの段階に至ると、障害発生と
なり、障害発生要素のストア要求が抑止され、後続の演
算処理も抑止される。次に障害発生によるリセットが発
行され、各演算ステージ、リクエスト制御ステージがク
リアされ、マイクロプログラムによるデータ回復処理が
開始される。まず命令の最初（Ｂ ＯＰ）で命令コード
を参照し、ベクトル命令でカウンターを使用する命令で
あるかが判別される。カウンタ使用命令ならば、本発明
で示した要素カウンタ２１よりストア処理を行った要素
数を読出し、この値に、以前のＢＯＰでレジスタ２７に
退避されたものを汎用レジスタ２６（ベクトル命令で処
理される最初の要素番号が格納されている）にもどし、
その値を加算器２８で加え、レジスタ２９を経由し、元
の汎用レジスタ２６に格納する。
す。障害発生要素がストアの段階に至ると、障害発生と
なり、障害発生要素のストア要求が抑止され、後続の演
算処理も抑止される。次に障害発生によるリセットが発
行され、各演算ステージ、リクエスト制御ステージがク
リアされ、マイクロプログラムによるデータ回復処理が
開始される。まず命令の最初（Ｂ ＯＰ）で命令コード
を参照し、ベクトル命令でカウンターを使用する命令で
あるかが判別される。カウンタ使用命令ならば、本発明
で示した要素カウンタ２１よりストア処理を行った要素
数を読出し、この値に、以前のＢＯＰでレジスタ２７に
退避されたものを汎用レジスタ２６（ベクトル命令で処
理される最初の要素番号が格納されている）にもどし、
その値を加算器２８で加え、レジスタ２９を経由し、元
の汎用レジスタ２６に格納する。
この処理により、ベクトル命令で使用する汎用レジスタ
には障害発生要素番号が格納されるため、再実行時には
障害発生要素から実行され直すことになる。次に主記憶
ではないメモリ（−゛時記憶など）やレジスタをクリア
し、主記憶格納データとの不一致を防止し、命令を再実
行する。第４図では第２要素までの演算結果が主記憶に
ストアされていることが要素カウンタ２１により分かる
ので、再実行時は、次の第３要素に相当するベクトル要
素番号から命令を再実行する。
には障害発生要素番号が格納されるため、再実行時には
障害発生要素から実行され直すことになる。次に主記憶
ではないメモリ（−゛時記憶など）やレジスタをクリア
し、主記憶格納データとの不一致を防止し、命令を再実
行する。第４図では第２要素までの演算結果が主記憶に
ストアされていることが要素カウンタ２１により分かる
ので、再実行時は、次の第３要素に相当するベクトル要
素番号から命令を再実行する。
本発明により、ストア要求がキャンセルされたかどうか
をマイクロプログラムなどで判定する必要がなくなり、
障害発生時の回復処理が容易となる。
をマイクロプログラムなどで判定する必要がなくなり、
障害発生時の回復処理が容易となる。
本発明によれば、ベクトル命令処理中の障害でも命令の
途中の要素からの再実行が可能となり、情報処理装置の
信頼性が向上される。
途中の要素からの再実行が可能となり、情報処理装置の
信頼性が向上される。
第１図は本発明の一実施例を示すプロクク図ζ第２図は
第１図のステージ制御回路の具体例を示す図、第３図は
第１図のリクエスト制御回路の具体例を示す図、第４図
は第１図を説明するためのタイムチャート図、第５図は
本発明を説明するための再実行までの７０−図である。 １０・・・入力レジスタ、 １１．１２・・・演算レジ
スタ、１３・・・出力レジスタ、１４・・・スシアパツ
ファ、１５・・・ストアデータレジスタ、 １６・・・パイプライン演算器、 １７〜２０・・・チェック舎うクチ− ２１・・・要糸カウンタレジスタ、 ３０・・・ステージ制御回路、３１・・・リクエスト制
御回路。、 、代理人弁理士 小 川 勝 男 ６．。 第 ２図 ３ｏ１ａ。 ３１へ
第１図のステージ制御回路の具体例を示す図、第３図は
第１図のリクエスト制御回路の具体例を示す図、第４図
は第１図を説明するためのタイムチャート図、第５図は
本発明を説明するための再実行までの７０−図である。 １０・・・入力レジスタ、 １１．１２・・・演算レジ
スタ、１３・・・出力レジスタ、１４・・・スシアパツ
ファ、１５・・・ストアデータレジスタ、 １６・・・パイプライン演算器、 １７〜２０・・・チェック舎うクチ− ２１・・・要糸カウンタレジスタ、 ３０・・・ステージ制御回路、３１・・・リクエスト制
御回路。、 、代理人弁理士 小 川 勝 男 ６．。 第 ２図 ３ｏ１ａ。 ３１へ
Claims (1)
- 複数ステージからなるパイプライン演算器を使用して、
一命令で複数組のデータを順次命令に従った演算を行い
、各組の演算結果データを順次メモリに格納するデータ
処理装置において、上記パイプライン演算器の各ステー
ジで発生した障害の有無を示す情報を対応するデータに
同期して持ち回ると共に、各命令毎に上記メモリへのデ
ータ格納要求の数をカウントし、上記メモリへ格納する
段階に至った演算結果データに対応する上記情報が障害
を示している時、該データのメモリへの格納を抑止し、
かつ上記カウントを中止し、上記カウント値に基づいて
障害の発生した命令の再実行を行うことを特徴とする障
害処理方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165802A JPS6226580A (ja) | 1985-07-29 | 1985-07-29 | 障害処理方式 |
| US06/888,936 US4783783A (en) | 1985-07-29 | 1986-07-24 | Data processing system having pipeline arithmetic/logic units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165802A JPS6226580A (ja) | 1985-07-29 | 1985-07-29 | 障害処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226580A true JPS6226580A (ja) | 1987-02-04 |
Family
ID=15819269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60165802A Pending JPS6226580A (ja) | 1985-07-29 | 1985-07-29 | 障害処理方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4783783A (ja) |
| JP (1) | JPS6226580A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009570A (ja) * | 2007-06-27 | 2009-01-15 | Internatl Business Mach Corp <Ibm> | レジスタ状態エラー回復および再開機構 |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131230A (ja) * | 1986-11-21 | 1988-06-03 | Hitachi Ltd | 情報処理装置 |
| JPH0766340B2 (ja) * | 1987-12-25 | 1995-07-19 | 松下電器産業株式会社 | 演算装置 |
| US4903264A (en) * | 1988-04-18 | 1990-02-20 | Motorola, Inc. | Method and apparatus for handling out of order exceptions in a pipelined data unit |
| US5142685A (en) * | 1988-05-20 | 1992-08-25 | Nec Corporation | Pipeline circuit for timing adjustment of irregular valid and invalid data |
| US4916697A (en) * | 1988-06-24 | 1990-04-10 | International Business Machines Corporation | Apparatus for partitioned clock stopping in response to classified processor errors |
| US4924466A (en) * | 1988-06-30 | 1990-05-08 | International Business Machines Corp. | Direct hardware error identification method and apparatus for error recovery in pipelined processing areas of a computer system |
| JPH0719211B2 (ja) * | 1988-10-08 | 1995-03-06 | 日本電気株式会社 | クロック制御方式 |
| JP2858140B2 (ja) * | 1988-10-19 | 1999-02-17 | アポロ・コンピューター・インコーポレーテッド | パイプラインプロセッサ装置および方法 |
| KR930001056B1 (ko) * | 1988-11-10 | 1993-02-13 | 미쯔비시덴끼 가부시끼가이샤 | 하드웨어 소터유니트 및 그의 에러수집방법 |
| JP2552738B2 (ja) * | 1989-09-19 | 1996-11-13 | 富士通株式会社 | データ処理装置 |
| US5546551A (en) * | 1990-02-14 | 1996-08-13 | Intel Corporation | Method and circuitry for saving and restoring status information in a pipelined computer |
| US5333284A (en) * | 1990-09-10 | 1994-07-26 | Honeywell, Inc. | Repeated ALU in pipelined processor design |
| US5444859A (en) * | 1992-09-29 | 1995-08-22 | Amdahl Corporation | Method and apparatus for tracing multiple errors in a computer system subsequent to the first occurence and prior to the stopping of the clock in response thereto |
| US5572714A (en) * | 1992-10-23 | 1996-11-05 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit for pipeline data processing |
| JP3338488B2 (ja) * | 1992-11-18 | 2002-10-28 | 富士通株式会社 | データ処理装置の検証方法及び装置 |
| US6965142B2 (en) * | 1995-03-07 | 2005-11-15 | Impinj, Inc. | Floating-gate semiconductor structures |
| US6125438A (en) * | 1997-04-21 | 2000-09-26 | Matsushita Electrical Industrial Co., Ltd. | Data processor |
| US5970241A (en) * | 1997-11-19 | 1999-10-19 | Texas Instruments Incorporated | Maintaining synchronism between a processor pipeline and subsystem pipelines during debugging of a data processing system |
| US6664909B1 (en) | 2001-08-13 | 2003-12-16 | Impinj, Inc. | Method and apparatus for trimming high-resolution digital-to-analog converter |
| US7124331B2 (en) * | 2002-05-14 | 2006-10-17 | Sun Microsystems, Inc. | Method and apparatus for providing fault-tolerance for temporary results within a CPU |
| US6958646B1 (en) | 2002-05-28 | 2005-10-25 | Impinj, Inc. | Autozeroing floating-gate amplifier |
| US6909389B1 (en) | 2002-06-14 | 2005-06-21 | Impinj, Inc. | Method and apparatus for calibration of an array of scaled electronic circuit elements |
| WO2004034404A2 (en) * | 2002-10-08 | 2004-04-22 | Impinj, Inc. | Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined |
| US7187237B1 (en) * | 2002-10-08 | 2007-03-06 | Impinj, Inc. | Use of analog-valued floating-gate transistors for parallel and serial signal processing |
| US20050058292A1 (en) * | 2003-09-11 | 2005-03-17 | Impinj, Inc., A Delaware Corporation | Secure two-way RFID communications |
| US7667589B2 (en) | 2004-03-29 | 2010-02-23 | Impinj, Inc. | RFID tag uncoupling one of its antenna ports and methods |
| US7528728B2 (en) | 2004-03-29 | 2009-05-05 | Impinj Inc. | Circuits for RFID tags with multiple non-independently driven RF ports |
| US7423539B2 (en) * | 2004-03-31 | 2008-09-09 | Impinj, Inc. | RFID tags combining signals received from multiple RF ports |
| US7183926B2 (en) * | 2004-04-13 | 2007-02-27 | Impinj, Inc. | Adaptable bandwidth RFID tags |
| US7973643B2 (en) * | 2004-04-13 | 2011-07-05 | Impinj, Inc. | RFID readers transmitting preambles denoting data rate and methods |
| US7917088B2 (en) | 2004-04-13 | 2011-03-29 | Impinj, Inc. | Adaptable detection threshold for RFID tags and chips |
| US7405660B2 (en) * | 2005-03-24 | 2008-07-29 | Impinj, Inc. | Error recovery in RFID reader systems |
| US7501953B2 (en) * | 2004-04-13 | 2009-03-10 | Impinj Inc | RFID readers transmitting preambles denoting communication parameters and RFID tags interpreting the same and methods |
| US20050240739A1 (en) * | 2004-04-27 | 2005-10-27 | Impinj. Inc., A Delaware Corporation | Memory devices signaling task completion and interfaces and software and methods for controlling the same |
| US7510117B2 (en) * | 2004-06-04 | 2009-03-31 | Impinj Inc | Decoding with memory in RFID system |
| US8041233B2 (en) * | 2004-07-14 | 2011-10-18 | Fundación Tarpuy | Adaptive equalization in coherent fiber optic communication |
| US7049964B2 (en) * | 2004-08-10 | 2006-05-23 | Impinj, Inc. | RFID readers and tags transmitting and receiving waveform segment with ending-triggering transition |
| US20060082442A1 (en) * | 2004-10-18 | 2006-04-20 | Impinj, Inc., A Delaware Corporation | Preambles with relatively unambiguous autocorrelation peak in RFID systems |
| US7233274B1 (en) | 2005-12-20 | 2007-06-19 | Impinj, Inc. | Capacitive level shifting for analog signal processing |
| JP5129450B2 (ja) * | 2006-01-16 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 情報処理装置 |
| AU2014246709B2 (en) * | 2013-04-05 | 2016-07-14 | Visa International Service Association | Systems, methods and devices for transacting |
| US11379308B2 (en) * | 2018-12-10 | 2022-07-05 | Zoox, Inc. | Data processing pipeline failure recovery |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5692673A (en) * | 1979-12-26 | 1981-07-27 | Fujitsu Ltd | Vector operation processor |
| JPS59178547A (ja) * | 1983-03-30 | 1984-10-09 | Fujitsu Ltd | 命令リトライ方式 |
| JPS60142747A (ja) * | 1983-12-29 | 1985-07-27 | Hitachi Ltd | 命令再実行制御方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3274564A (en) * | 1963-07-12 | 1966-09-20 | Avco Corp | Data processor |
| US3564506A (en) * | 1968-01-17 | 1971-02-16 | Ibm | Instruction retry byte counter |
| US4414669A (en) * | 1981-07-23 | 1983-11-08 | General Electric Company | Self-testing pipeline processors |
-
1985
- 1985-07-29 JP JP60165802A patent/JPS6226580A/ja active Pending
-
1986
- 1986-07-24 US US06/888,936 patent/US4783783A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5692673A (en) * | 1979-12-26 | 1981-07-27 | Fujitsu Ltd | Vector operation processor |
| JPS59178547A (ja) * | 1983-03-30 | 1984-10-09 | Fujitsu Ltd | 命令リトライ方式 |
| JPS60142747A (ja) * | 1983-12-29 | 1985-07-27 | Hitachi Ltd | 命令再実行制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009570A (ja) * | 2007-06-27 | 2009-01-15 | Internatl Business Mach Corp <Ibm> | レジスタ状態エラー回復および再開機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4783783A (en) | 1988-11-08 |
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