JPH04181331A - 命令リトライ方式 - Google Patents
命令リトライ方式Info
- Publication number
- JPH04181331A JPH04181331A JP2309631A JP30963190A JPH04181331A JP H04181331 A JPH04181331 A JP H04181331A JP 2309631 A JP2309631 A JP 2309631A JP 30963190 A JP30963190 A JP 30963190A JP H04181331 A JPH04181331 A JP H04181331A
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- JP
- Japan
- Prior art keywords
- software
- register
- backup
- registers
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は命令リトライ方式、特に、ソフトウェア命令単
位での命令リトライ方式に関する。
位での命令リトライ方式に関する。
情報処理装置においてハードウェア障害の発生は避は難
いものである。従って、障害発生にょるシステムへの影
響を可能な限り小さくすることが重要であり、その手段
としてソフトウェア命令の再実行を試みる(リトライ)
方法等が採用されている。
いものである。従って、障害発生にょるシステムへの影
響を可能な限り小さくすることが重要であり、その手段
としてソフトウェア命令の再実行を試みる(リトライ)
方法等が採用されている。
従来、この種のハードウェア障害によるソフトウェア命
令のりトライは、ソフトウェアレジスタ(以下SWRと
呼ぶ)への書込みあるいは主記憶への書込みが行われた
かどうかを示すF/F (リトライF/F)を持ち、こ
のF/Fの状態で命令のりトライが可能かどうかを判断
し、可能であれば再実行を試みていた。
令のりトライは、ソフトウェアレジスタ(以下SWRと
呼ぶ)への書込みあるいは主記憶への書込みが行われた
かどうかを示すF/F (リトライF/F)を持ち、こ
のF/Fの状態で命令のりトライが可能かどうかを判断
し、可能であれば再実行を試みていた。
また、別の方法としてはいくつかのソフトウェアレジス
タ単位に共通のバックアップレジスタを持ち、ソフトウ
ェアレジスタへの書込み時に、そのソフトウェアレジス
タの内容を格納し、同時に書込んだソフトウェアレジス
タを示すコードを格納しておく。そして、ハードウェア
障害発生時ソフトウェアレジスタを示すコードを解析し
、バックアップレジスタの内容をコードで示されたソフ
トウェアレジスタに戻すことにより、命令の再実行を試
みていた。
タ単位に共通のバックアップレジスタを持ち、ソフトウ
ェアレジスタへの書込み時に、そのソフトウェアレジス
タの内容を格納し、同時に書込んだソフトウェアレジス
タを示すコードを格納しておく。そして、ハードウェア
障害発生時ソフトウェアレジスタを示すコードを解析し
、バックアップレジスタの内容をコードで示されたソフ
トウェアレジスタに戻すことにより、命令の再実行を試
みていた。
上述した従来の命令リトライ方式は、ソフトウェアレジ
スタ対応にバックアップレジスタを持っていない為、ソ
フトウェア命令のりトライができない場合がある。また
、リトライが可能な場合でもバックアップレジスタの内
容をソフトウェアレジスタに戻す為に、ソフトウェアレ
ジスタを示すコードを解析しなければならず、時間がか
かってしまうという欠点がある。
スタ対応にバックアップレジスタを持っていない為、ソ
フトウェア命令のりトライができない場合がある。また
、リトライが可能な場合でもバックアップレジスタの内
容をソフトウェアレジスタに戻す為に、ソフトウェアレ
ジスタを示すコードを解析しなければならず、時間がか
かってしまうという欠点がある。
本発明の命令リトライ方式は、ソフトウェアレジスタの
内容を格納するデータ部と格納されている内容が有効か
どうかを示す有効ビットからなるソフトウェアレジスタ
対応に設けられたバックアップレジスタと、ソフトウェ
ア命令単位の実行開始時に全てのバラフンアップレジス
タの有効ビットをリセットするリセット機構と、ソフト
ウェア命令実行中にソフトウェアレジスタへのlF込み
があると対応するバックアップレジスタの有効ビットを
セットし、同時にソフトウェアレジスタの元の値をデー
タ部に書込むバックアップレジスタ書込み機構と、有効
ビットがセットされている全てのバックアップレジスタ
のデータ部の内容を対応するソフトウェアレジスタに書
込むマイクロ命令とを有している。
内容を格納するデータ部と格納されている内容が有効か
どうかを示す有効ビットからなるソフトウェアレジスタ
対応に設けられたバックアップレジスタと、ソフトウェ
ア命令単位の実行開始時に全てのバラフンアップレジス
タの有効ビットをリセットするリセット機構と、ソフト
ウェア命令実行中にソフトウェアレジスタへのlF込み
があると対応するバックアップレジスタの有効ビットを
セットし、同時にソフトウェアレジスタの元の値をデー
タ部に書込むバックアップレジスタ書込み機構と、有効
ビットがセットされている全てのバックアップレジスタ
のデータ部の内容を対応するソフトウェアレジスタに書
込むマイクロ命令とを有している。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。
1はソフトウェアレジスタであり、2は有効ビット(V
ビット)とデータ部とから成るバックアップレジスタで
ある。尚、第1図は1つのソフトウェアレジスタについ
てのみ図示しである。従って、ソフトウェアレジスタ数
に応じて第1図の回路を設けることになる。
ビット)とデータ部とから成るバックアップレジスタで
ある。尚、第1図は1つのソフトウェアレジスタについ
てのみ図示しである。従って、ソフトウェアレジスタ数
に応じて第1図の回路を設けることになる。
3はソフトウェアレジスタ1へ演算結果等を格納するデ
ータライン、4はソフトウェアレジスタ1からのデータ
出力であり、バックアップレジスタの入力である。
ータライン、4はソフトウェアレジスタ1からのデータ
出力であり、バックアップレジスタの入力である。
5はバックアップレジスタ2の内容をソフトウェアレジ
スタ1に戻す場合のデータラインであり、6はバックア
ップレジスタ2のVビットの出力信号である。
スタ1に戻す場合のデータラインであり、6はバックア
ップレジスタ2のVビットの出力信号である。
7はデータライン3上のデータの書込み信号であり、通
常ソフトウェア命令実行中に発生するソフトウェアレジ
スタ1の書込み信号である。
常ソフトウェア命令実行中に発生するソフトウェアレジ
スタ1の書込み信号である。
8はバックアップレジスタ2の内容をソフトウェアレジ
スタ1に戻すときの書込み信号であり、バッファツブレ
ジスタ2のVビットと論理積がとられる。9はソフトウ
ェア命令開始時のバッファツブレジスタ2のVビットの
リセット信号である。
スタ1に戻すときの書込み信号であり、バッファツブレ
ジスタ2のVビットと論理積がとられる。9はソフトウ
ェア命令開始時のバッファツブレジスタ2のVビットの
リセット信号である。
次に本実施例の動作について第2図を参照して説明する
。
。
第2図の例ではソフトウェアレジスタは4つ存在し、そ
れぞれ5WRA、5WRB、5WRC。
れぞれ5WRA、5WRB、5WRC。
5WRDである。そして、対応するバックアップレジス
タをそれぞれBKRA、BKRB、BKRC,BKRD
とする。
タをそれぞれBKRA、BKRB、BKRC,BKRD
とする。
命令Aの開始時5WRA−8WRDの内容はa。
b+ c* dである。そして、命令Aの実行によ
って5WRDヘデータeの書込み動作が行われ、同時に
以前の値dがBKRDに格納されてVビットがセット(
“1”)される。Vビットが“1”となると再度5WR
Dへの書込み動作が発生しても、BKRDはデータdを
保存する。
って5WRDヘデータeの書込み動作が行われ、同時に
以前の値dがBKRDに格納されてVビットがセット(
“1”)される。Vビットが“1”となると再度5WR
Dへの書込み動作が発生しても、BKRDはデータdを
保存する。
命令Aの実行が終了し命令Bの実行が開始されると、B
K RA ” B K RD (7) V ヒットハ
” O” ニリセットされる。命令Bの実行により5W
RB。
K RA ” B K RD (7) V ヒットハ
” O” ニリセットされる。命令Bの実行により5W
RB。
5WRCにそれぞれデータXI 7が書込まれる。
そして、対応するBKRB、BKRCにデータb+cが
セットされVビットが“1”にセットされる。今1.5
WRB、5WRCへの書込み動作終了後、何らかのハー
ドウェア障害が発生したものとする。
セットされVビットが“1”にセットされる。今1.5
WRB、5WRCへの書込み動作終了後、何らかのハー
ドウェア障害が発生したものとする。
このハードウェア障害発生により命令Bの実行は中断す
る。そしてマイクロプログラムは障害処理の実行に移る
。
る。そしてマイクロプログラムは障害処理の実行に移る
。
この時、主記憶への書込みが行われていなければ、バッ
クアップレジスタからソフトウェアレジスタヘデータを
戻すマイクロ命令を実行し、ソフトウェアレジスタの内
容を命令開始時の状態に戻す。
クアップレジスタからソフトウェアレジスタヘデータを
戻すマイクロ命令を実行し、ソフトウェアレジスタの内
容を命令開始時の状態に戻す。
第2図の例では5WRB、5WRCにBKRB、BKR
Cからデータを戻すことになる。5WRA、5WRDは
対応するBKRI、BKRDのVビットが“0”である
為、データal eが保持される。
Cからデータを戻すことになる。5WRA、5WRDは
対応するBKRI、BKRDのVビットが“0”である
為、データal eが保持される。
そして、障害処理が完了すると命令Bの再実行が可能と
なる。
なる。
再実行時障害が発生しなければ命令Bの再実行(リトラ
イ)は成功したことになり、引続き命令Cの実行に移る
ことができる。
イ)は成功したことになり、引続き命令Cの実行に移る
ことができる。
以上説明した様に本発明は、有効ビットとデータ部とか
らなるバックアップレジスタをソフトウェアレジスタ対
応に設け、ソフトウェアレジスタに書込みがあると前の
値がバックアップレジスタに書込まれ有効ビットがセッ
トされる。そして、ハードウェアの障害発生時主記憶へ
の書込みが行われていなければ、バックアップレジスタ
の内容をソフトウェアレジスタへ書込むマイクロ命令ヲ
実行することにより、有効ビットがセットされているバ
ックアップレジスタに対応するソフトウェアレジスタに
のみデータをセットすることができ、ソフトウェアレジ
スタを命令開始時の状態に戻すことが可能となり、容易
に命令の再実行(リトライ)ができる効果がある。
らなるバックアップレジスタをソフトウェアレジスタ対
応に設け、ソフトウェアレジスタに書込みがあると前の
値がバックアップレジスタに書込まれ有効ビットがセッ
トされる。そして、ハードウェアの障害発生時主記憶へ
の書込みが行われていなければ、バックアップレジスタ
の内容をソフトウェアレジスタへ書込むマイクロ命令ヲ
実行することにより、有効ビットがセットされているバ
ックアップレジスタに対応するソフトウェアレジスタに
のみデータをセットすることができ、ソフトウェアレジ
スタを命令開始時の状態に戻すことが可能となり、容易
に命令の再実行(リトライ)ができる効果がある。
第1図は本発明の一実施例のブロック図、第2図は本発
明の動作説明の為の図である。 1・・・ソフトウェアレジスタ、2・・・バックアップ
レジスタ、3・・・データライン、4・・・データ出力
ライン、5・・・データ出力ライン、6・・・有効ビッ
トの出力信号、7・・・データライン3の書込み信号、
8−・・データ出力ライン5の書込み信号、9・・・有
効ビットのリセット信号、1o・・・バックアップレジ
スタ書込み機構、11・・・有効ビットのリセット機構
。
明の動作説明の為の図である。 1・・・ソフトウェアレジスタ、2・・・バックアップ
レジスタ、3・・・データライン、4・・・データ出力
ライン、5・・・データ出力ライン、6・・・有効ビッ
トの出力信号、7・・・データライン3の書込み信号、
8−・・データ出力ライン5の書込み信号、9・・・有
効ビットのリセット信号、1o・・・バックアップレジ
スタ書込み機構、11・・・有効ビットのリセット機構
。
Claims (1)
- ソフトウェア命令によって直接アクセス可能なレジスタ
を有しマイクロプログラムによって制御される中央処理
装置の命令リトライ方式において、ソフトウェア命令に
よりアクセス可能なレジスタ(以下ソフトウェアレジス
タという)と、前記ソフトウェアレジスタの内容(デー
タ)を格納するデータ部と、前記データ部に格納されて
いるデータが有効かどうかを示す有効ビットとからなる
ソフトウェアレジスタ対応に存在するバックアップレジ
スタと、ソフトウェア命令単位の実行開始時に前記全て
のバックアップレジスタの有効ビットをリセットするリ
セット機構と、ソフトウェア命令実行中前記ソフトウェ
アレジスタへの書込みがあると対応するバックアップレ
ジスタの有効ビットをセットし同時にソフトウェアレジ
スタの元の値をデータ部に書込むバックアップレジスタ
書込み機構と、有効ビットがセットされている全てのバ
ックアップレジスタのデータ部の内容を対応するソフト
ウェアレジスタに書込むマイクロ命令とを有し、ソフト
ウェア命令実行中のハードウェア障害発生時、主記憶へ
の書込みが行われていなければ有効ビットがセットされ
ているバックアップレジスタの内容をソフトウェアレジ
スタに戻すことにより、ソフトウェア命令単位の再実行
する手段とを含むことを特徴とする命令リトライ方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2309631A JPH04181331A (ja) | 1990-11-15 | 1990-11-15 | 命令リトライ方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2309631A JPH04181331A (ja) | 1990-11-15 | 1990-11-15 | 命令リトライ方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04181331A true JPH04181331A (ja) | 1992-06-29 |
Family
ID=17995361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2309631A Pending JPH04181331A (ja) | 1990-11-15 | 1990-11-15 | 命令リトライ方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04181331A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5673391A (en) * | 1995-03-31 | 1997-09-30 | International Business Machines Corporation | Hardware retry trap for millicoded processor |
JP2005316862A (ja) * | 2004-04-30 | 2005-11-10 | Yamaha Corp | バックアップ機能を備えたレジスタ回路 |
WO2016043271A1 (ja) * | 2014-09-19 | 2016-03-24 | 株式会社 東芝 | プロセッサおよびプロセッサシステム |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5822455A (ja) * | 1981-07-31 | 1983-02-09 | Oki Electric Ind Co Ltd | デ−タ処理装置 |
-
1990
- 1990-11-15 JP JP2309631A patent/JPH04181331A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5822455A (ja) * | 1981-07-31 | 1983-02-09 | Oki Electric Ind Co Ltd | デ−タ処理装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5673391A (en) * | 1995-03-31 | 1997-09-30 | International Business Machines Corporation | Hardware retry trap for millicoded processor |
JP2005316862A (ja) * | 2004-04-30 | 2005-11-10 | Yamaha Corp | バックアップ機能を備えたレジスタ回路 |
WO2016043271A1 (ja) * | 2014-09-19 | 2016-03-24 | 株式会社 東芝 | プロセッサおよびプロセッサシステム |
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