JPH04181331A - 命令リトライ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は命令リトライ方式、特に、ソフトウェア命令単
位での命令リトライ方式に関する。

〔従来の技術〕

情報処理装置においてハードウェア障害の発生は避は難
いものである。従って、障害発生にょるシステムへの影
響を可能な限り小さくすることが重要であり、その手段
としてソフトウェア命令の再実行を試みる（リトライ）
方法等が採用されている。

従来、この種のハードウェア障害によるソフトウェア命
令のりトライは、ソフトウェアレジスタ（以下ＳＷＲと
呼ぶ）への書込みあるいは主記憶への書込みが行われた
かどうかを示すＦ／Ｆ　（リトライＦ／Ｆ）を持ち、こ
のＦ／Ｆの状態で命令のりトライが可能かどうかを判断
し、可能であれば再実行を試みていた。

また、別の方法としてはいくつかのソフトウェアレジス
タ単位に共通のバックアップレジスタを持ち、ソフトウ
ェアレジスタへの書込み時に、そのソフトウェアレジス
タの内容を格納し、同時に書込んだソフトウェアレジス
タを示すコードを格納しておく。そして、ハードウェア
障害発生時ソフトウェアレジスタを示すコードを解析し
、バックアップレジスタの内容をコードで示されたソフ
トウェアレジスタに戻すことにより、命令の再実行を試
みていた。

〔発明が解決しようとする課題〕

上述した従来の命令リトライ方式は、ソフトウェアレジ
スタ対応にバックアップレジスタを持っていない為、ソ
フトウェア命令のりトライができない場合がある。また
、リトライが可能な場合でもバックアップレジスタの内
容をソフトウェアレジスタに戻す為に、ソフトウェアレ
ジスタを示すコードを解析しなければならず、時間がか
かってしまうという欠点がある。

〔課題を解決するための手段〕

本発明の命令リトライ方式は、ソフトウェアレジスタの
内容を格納するデータ部と格納されている内容が有効か
どうかを示す有効ビットからなるソフトウェアレジスタ
対応に設けられたバックアップレジスタと、ソフトウェ
ア命令単位の実行開始時に全てのバラフンアップレジス
タの有効ビットをリセットするリセット機構と、ソフト
ウェア命令実行中にソフトウェアレジスタへのｌＦ込み
があると対応するバックアップレジスタの有効ビットを
セットし、同時にソフトウェアレジスタの元の値をデー
タ部に書込むバックアップレジスタ書込み機構と、有効
ビットがセットされている全てのバックアップレジスタ
のデータ部の内容を対応するソフトウェアレジスタに書
込むマイクロ命令とを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

１はソフトウェアレジスタであり、２は有効ビット（Ｖ
ビット）とデータ部とから成るバックアップレジスタで
ある。尚、第１図は１つのソフトウェアレジスタについ
てのみ図示しである。従って、ソフトウェアレジスタ数
に応じて第１図の回路を設けることになる。

３はソフトウェアレジスタ１へ演算結果等を格納するデ
ータライン、４はソフトウェアレジスタ１からのデータ
出力であり、バックアップレジスタの入力である。

５はバックアップレジスタ２の内容をソフトウェアレジ
スタ１に戻す場合のデータラインであり、６はバックア
ップレジスタ２のＶビットの出力信号である。

７はデータライン３上のデータの書込み信号であり、通
常ソフトウェア命令実行中に発生するソフトウェアレジ
スタ１の書込み信号である。

８はバックアップレジスタ２の内容をソフトウェアレジ
スタ１に戻すときの書込み信号であり、バッファツブレ
ジスタ２のＶビットと論理積がとられる。９はソフトウ
ェア命令開始時のバッファツブレジスタ２のＶビットの
リセット信号である。

次に本実施例の動作について第２図を参照して説明する
。

第２図の例ではソフトウェアレジスタは４つ存在し、そ
れぞれ５ＷＲＡ、５ＷＲＢ、５ＷＲＣ。

５ＷＲＤである。そして、対応するバックアップレジス
タをそれぞれＢＫＲＡ、ＢＫＲＢ、ＢＫＲＣ，ＢＫＲＤ
とする。

命令Ａの開始時５ＷＲＡ−８ＷＲＤの内容はａ。

ｂ＋　　ｃ＊　　ｄである。そして、命令Ａの実行によ
って５ＷＲＤヘデータｅの書込み動作が行われ、同時に
以前の値ｄがＢＫＲＤに格納されてＶビットがセット（
“１”）される。Ｖビットが“１”となると再度５ＷＲ
Ｄへの書込み動作が発生しても、ＢＫＲＤはデータｄを
保存する。

命令Ａの実行が終了し命令Ｂの実行が開始されると、Ｂ
　Ｋ　ＲＡ　”　Ｂ　Ｋ　ＲＤ　（７）　Ｖ　ヒットハ
”　Ｏ”　ニリセットされる。命令Ｂの実行により５Ｗ
ＲＢ。

５ＷＲＣにそれぞれデータＸＩ　　７が書込まれる。

そして、対応するＢＫＲＢ、ＢＫＲＣにデータｂ＋ｃが
セットされＶビットが“１”にセットされる。今１．５
ＷＲＢ、５ＷＲＣへの書込み動作終了後、何らかのハー
ドウェア障害が発生したものとする。

このハードウェア障害発生により命令Ｂの実行は中断す
る。そしてマイクロプログラムは障害処理の実行に移る
。

この時、主記憶への書込みが行われていなければ、バッ
クアップレジスタからソフトウェアレジスタヘデータを
戻すマイクロ命令を実行し、ソフトウェアレジスタの内
容を命令開始時の状態に戻す。

第２図の例では５ＷＲＢ、５ＷＲＣにＢＫＲＢ、ＢＫＲ
Ｃからデータを戻すことになる。５ＷＲＡ、５ＷＲＤは
対応するＢＫＲＩ、ＢＫＲＤのＶビットが“０”である
為、データａｌ　　ｅが保持される。

そして、障害処理が完了すると命令Ｂの再実行が可能と
なる。

再実行時障害が発生しなければ命令Ｂの再実行（リトラ
イ）は成功したことになり、引続き命令Ｃの実行に移る
ことができる。

〔発明の効果〕

以上説明した様に本発明は、有効ビットとデータ部とか
らなるバックアップレジスタをソフトウェアレジスタ対
応に設け、ソフトウェアレジスタに書込みがあると前の
値がバックアップレジスタに書込まれ有効ビットがセッ
トされる。そして、ハードウェアの障害発生時主記憶へ
の書込みが行われていなければ、バックアップレジスタ
の内容をソフトウェアレジスタへ書込むマイクロ命令ヲ
実行することにより、有効ビットがセットされているバ
ックアップレジスタに対応するソフトウェアレジスタに
のみデータをセットすることができ、ソフトウェアレジ
スタを命令開始時の状態に戻すことが可能となり、容易
に命令の再実行（リトライ）ができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の動作説明の為の図である。 １・・・ソフトウェアレジスタ、２・・・バックアップ
レジスタ、３・・・データライン、４・・・データ出力
ライン、５・・・データ出力ライン、６・・・有効ビッ
トの出力信号、７・・・データライン３の書込み信号、
８−・・データ出力ライン５の書込み信号、９・・・有
効ビットのリセット信号、１ｏ・・・バックアップレジ
スタ書込み機構、１１・・・有効ビットのリセット機構
。

Claims (1)

【特許請求の範囲】
1. ソフトウェア命令によって直接アクセス可能なレジスタ
   を有しマイクロプログラムによって制御される中央処理
   装置の命令リトライ方式において、ソフトウェア命令に
   よりアクセス可能なレジスタ（以下ソフトウェアレジス
   タという）と、前記ソフトウェアレジスタの内容（デー
   タ）を格納するデータ部と、前記データ部に格納されて
   いるデータが有効かどうかを示す有効ビットとからなる
   ソフトウェアレジスタ対応に存在するバックアップレジ
   スタと、ソフトウェア命令単位の実行開始時に前記全て
   のバックアップレジスタの有効ビットをリセットするリ
   セット機構と、ソフトウェア命令実行中前記ソフトウェ
   アレジスタへの書込みがあると対応するバックアップレ
   ジスタの有効ビットをセットし同時にソフトウェアレジ
   スタの元の値をデータ部に書込むバックアップレジスタ
   書込み機構と、有効ビットがセットされている全てのバ
   ックアップレジスタのデータ部の内容を対応するソフト
   ウェアレジスタに書込むマイクロ命令とを有し、ソフト
   ウェア命令実行中のハードウェア障害発生時、主記憶へ
   の書込みが行われていなければ有効ビットがセットされ
   ているバックアップレジスタの内容をソフトウェアレジ
   スタに戻すことにより、ソフトウェア命令単位の再実行
   する手段とを含むことを特徴とする命令リトライ方式。