JP3119859B2 - 計算機システム - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、仮想記憶方式を採用しTLB機構を持つ計算
機システムに関する。

（従来の技術） 近年、仮想記憶方式の計算機においては、処理速度の
向上を目的としてTLB（Translation Lookaside Buffer:
アドレス変換用バッファ）機構が採用されることが多く
なってきている。

このようなTLB上には、仮想アドレスに対応する実ア
ドレスとともにメモリ保護情報が複数置かれている。そ
して、このTLB上において、仮想アドレスに対応する実
アドレスの検索が行われる。このような検索の結果、仮
想アドレスに対応する実アドレスがヒットされない場合
即ちミスヒットの場合、TLB上の実アドレスとともにメ
モリ保護情報がリプレースされ、検索が再び行われる。
また、メモリアクセスを行う場合には、上記検索ととも
にメモリ保護のチェックが行われた後、メモリアクセス
が実行される。

ところで、メモリアクセスを行う際にミスヒットやメ
モリ保護違反が発生した場合、メモリアクセス命令に対
する実行を行うことなく、TLB上のリプレース処理やメ
モリ保護違反に対する処理のため、割込みをかける必要
がある。

例えばマイクロプラグラム制御の計算機においては、
ミスヒットが生じたときハードウェアによりマイクロプ
ログラムに対し割込みをかけ、TLB上のリプレース処理
を行い、その後にメモリ保護違反に対する処理を行うも
のが従来からある。

しかしながら、この場合、一つのメモリアクセス命令
に対し複数のメモリ領域への書込みを実行するとき問題
を生じる。即ち、最初の仮想アドレスに対するメモリア
クセスが正常に行われた後、次の仮想アドレスに対する
メモリアクセスを行う際にミスヒットやメモリ保護違反
が発生した場合、最初のメモリアクセスに対する実行
（書込み）を禁止することができず、データ構造を破壊
し再実行が不可能となる虞れがある。

そこで、書込みを実行する全ての仮想アドレスに対す
るミスヒットやメモリ保護違反をマイクロプログラムに
より予めチェックし、その後に実行（書込み）を行うも
のが従来からある。

第３図はその一例を示すフローチャートであり、同図
に即してこの制御手順を説明する。

まず、第１のメモリ領域への書込みに対する仮想アド
レスが算出される（ステップ301）。

次に、この仮想アドレスに対するミスヒットやメモリ
保護違反のチェックが行われる（ステップ302）。

ここで、ミスヒットやメモリ保護違反であることが検
出され、それがメモリ保護違反である場合にはメモリ保
護違反の割込み処理が行われる（ステップ303、304）。
また、ミスヒットである場合にはTLB上のリプレース処
理が行われる（ステップ305）。

一方、ミスヒットやメモリ保護違反が検出されない場
合や上記リプレース処理が行われた場合、第２のメモリ
領域への書込みに対する仮想アドレスが算出される（ス
テップ306）。

次に、この仮想アドレスに対するミスヒットやメモリ
保護違反のチェックが行われ（ステップ307）、ミスヒ
ットやメモリ保護違反であることが検出された場合に
は、上記と同様の処理がなされる（ステップ308、304、
309）。

一方、ミスヒットやメモリ保護違反が検出されない場
合やリプレース処理が行われた場合、第１及び第２のメ
モリ領域への書込みが行われる（ステップ310、311）。

しかしながら、この場合、マイクロプログラム内にお
いて条件分岐のための処理を行う必要があるため、マイ
クロプログラムの設計やデバッグ等が困難となり、また
プログラム自体が長くなりマイクロプログラムによる実
行速度が遅くなるという問題がある。

（発明が解決しようとする課題） このようにTLB機構を持つ仮想記憶方式の計算機にお
いては、TLB上のリプレース処理やメモリ保護違反に対
する処理のため、割込みをかける必要がある。しかし、
ハードウェアによりこれを実現する従来の手段では、一
つのメモリアクセス命令に対し複数のメモリ領域への書
込みを実行するとき、データ構造を破壊し再実行が不可
能となる虞れがあった。このため、書込みを実行する全
ての仮想アドレスに対するミスヒットやメモリ保護違反
をマイクロプログラムにより予めチェックし、その後に
実行を行うものが従来からあるが、この場合、マイクロ
プログラムの設計やデバッグ等が困難となり、またプロ
グラム自体が長くなりマイクロプログラムによる実行速
度が遅くなるという問題があった。

本発明は、このような事情に基づき成されたもので、
メモリへの書込み命令に対応する仮想アドレスが複数存
在する場合であっても、マイクロプログラムに負担を与
えることなく、メモリのデータ構造破壊を防止すること
ができる計算機システムを提供することを目的としてい
る。

［発明の構成］ （課題を解決するための手段） 本発明は上述した課題を解決するために、複数のメモ
リ領域を有する記憶装置と、前記記憶装置の各メモリ領
域に対する仮想アドレスと実アドレスとの変換を行うた
めのアドレス変換用バッファと、前記記憶装置への書き
込み命令を受けて前記各メモリ領域へのダミーライト要
求信号を出力するデコーダと、前記書き込み命令の入力
により前記複数のメモリ領域に対して順に仮想アドレス
を算出して出力するとともに、前記各メモリ領域におい
て仮想アドレスに対する実アドレスのミスヒット及びメ
モリ保護違反がない場合に前記各メモリ領域への書き込
み処理を実行する処理手段と、前記処理手段より入力さ
れた仮想アドレスを用いて、前記アドレス変換用バッフ
ァによる各メモリ領域内の実アドレスを検索すると共に
メモリ保護違反のチェックを行うアドレス変換チェック
装置と、前記処理手段により前記メモリ領域毎の仮想ア
ドレス算出処理が順次行われる中で、前記アドレス変換
チェック装置により実アドレスのミスヒットが検出され
たとき、あるいはメモリ保護違反が検出されたときにそ
れぞれの検出状態を保持する信号を出力するレジスタ
と、前記デコーダからのダミーライト要求信号と前記レ
ジスタからの信号とが共に入力された場合に信号を出力
するアンド回路と、前記アンド回路から入力された信号
によって前記書込み命令による前記処理手段の処理を少
なくとも禁止させる割込み制御装置とを具備するもので
ある。

（作 用） 本発明では、書込みを実行する仮想アドレスに対する
ミスヒットやメモリ保護違反をハードウェアによりプロ
グラム処理と並行してチェックを行い、メモリへの書込
み命令に対応する全ての仮想アドレスのミスヒット及び
メモリ保護違反が検出されないときのみメモリへの書込
みを実行しているので、メモリへの書込み命令に対応す
る仮想アドレスが複数存在する場合であっても、マイク
ロプログラムに負担を与えることなく、メモリのデータ
構造破壊を防止することができる。

（実施例） 以下、本発明の実施例の詳細を図面に基づき説明す
る。

第１図は本発明の一実施例に係るマイクロプログラム
制御の計算機の構成を示す図である。

同図において、１はマイクロプログラムを格納する記
憶装置、２は記憶装置１のマイクロプログラムの読出し
に必要なアドレスを制御するマイクロプログラムアドレ
ス制御装置、３はマイクロプログラムアドレス制御装置
２からのアドレスを一旦保持するマイクロプログラムア
ドレスレジスタ、４は記憶装置１から出力されるマイク
ロ命令をデコードするデコーダである。

また、５は書込みを実行する仮想アドレスを保持する
仮想アドレスレジスタ、６は仮想アドレスに対応する実
アドレスとともにメモリ保護情報が複数置かれたTLB、
７はTLB6での仮想アドレスに対応する実アドレスのヒッ
ト／ミスヒット及びメモリ保護違反のチェックを行うTL
Bチェック装置、８はTLBチェック装置７から出力される
TLBミスヒット信号を保持するミスヒット信号レジス
タ、９はTLBチェック装置７から出力されるメモリ保護
違反信号を保持する保護違反信号レジスタである。

更に、10はマイクロプログラムアドレス制御装置２に
対し現在のマイクロ命令による実行を禁止する割込み信
号及び他のマイクロ命令による実行を行うための割込み
ベクトルを発生する割込み制御装置である。この割込み
制御装置10は、デコーダ４から出力されるダミーライト
要求信号とミスヒット信号レジスタ８から出力されるTL
Bミスヒット信号との論理積が第１のアンド回路11によ
り得られたとき、またはデコーダ４から出力されるダミ
ーライト要求信号と保護違反信号レジスタ８から出力さ
れるメモリ保護違反信号との論理積が第２のアンド回路
12により得られたとき、上記割込み信号及び割込みベク
トルを発生する。

次に、このように構成されたマイクロプログラム制御
の計算機において、一つのメモリアクセス命令に対し複
数のメモリ領域への書込みを実行するときの動作を第２
図に示すフローチャートに基づき説明する。尚、同図は
マイクロプログラムによる処理フローを示している。

まず、第１のメモリ領域への書込みに対する仮想アド
レスが算出され（ステップ201）、算出された仮想アド
レスは仮想アドレスレジスタ５に保持される。このとき
同時に、デコーダ４から第１及び第２のアンド回路11、
12に対しダミーライト要求信号が出力される（ステップ
202）。

そして、TLB6上において仮想アドレスに対応する実ア
ドレスの検索が行れた後、TLBチェック装置７によりTLB
6での仮想アドレスに対応する実アドレスのヒット／ミ
スヒット及びメモリ保護違反のチェックが行われる。

このとき、ミスヒットやメモリ保護違反であることが
検出されると、TLBチェック装置７からTLBミスヒット信
号やメモリ保護違反信号が出力されミスヒット信号レジ
スタ８や保護違反信号レジスタ９に保持される。ここ
で、上述したようにデコーダ４から第１及び第２のアン
ド回路11、12に対しダミーライト要求信号が出力されて
いるので、第１のアンド回路11または第２のアンド回路
12においてダミーライト要求信号とTLBミスヒット信号
またはメモリ保護違反信号との論理積が成立する。従っ
て、割込み制御装置10より割込み信号及び割込みベクト
ルが発生し、これら割込み信号及び割込みベクトルがマ
イクロプログラムアドレス制御装置２に対し送出され
る。これにより、メモリ保護違反である場合にはメモリ
保護違反の割込み処理、ミスヒットである場合にはTLB
上のリプレース処理が行われる。

一方、TLBチェック装置７によりミスヒットやメモリ
保護違反が検出されない場合は、第２のメモリ領域への
書込みに対する仮想アドレスが算出され（ステップ20
3）、算出された仮想アドレスは仮想アドレスレジスタ
５に保持される。このとき同時に、デコーダ４から第１
及び第２のアンド回路11、12に対しダミーライト要求信
号が出力される（ステップ204）。

そして、このとき、ミスヒットやメモリ保護違反であ
ることが検出されると、上述した場合と同様に、TLBチ
ェック装置７からTLBミスヒット信号やメモリ保護違反
信号が出力されミスヒット信号レジスタ８や保護違反信
号レジスタ９に保持される。ここで、上述したようにデ
コーダ４から第１及び第２のアンド回路11、12に対しダ
ミーライト要求信号が出力されているので、第１のアン
ド回路11または第２のアンド回路12においてダミーライ
ト要求信号とTLBミスヒット信号またはメモリ保護違反
信号との論理積が成立する。従って、割込み制御装置10
より割込み信号及び割込みベクトルが発生し、これら割
込み信号及び割込みベクトルがマイクロプログラムアド
レス制御装置２に対し送出される。これにより、メモリ
保護違反である場合にはメモリ保護違反の割込み処理、
ミスヒットである場合にはTLB上のリプレース処理が行
われる。

一方、TLBチェック装置７によりミスヒットやメモリ
保護違反が検出されない場合は、第１及び第２のメモリ
領域への書込みが行われる（ステップ205、206）。

このように本実施例においては、書込みを実行する仮
想アドレスに対するミスヒットやメモリ保護違反をハー
ドウェアによりプログラム処理と並行してチェックを行
い、ミスヒットやメモリ保護違反に対する処理はマイク
ロ割込み処理で行っているので、ミスヒットやメモリ保
護違反のチェックをマイクロプログラムにより行ってい
た従来のものと比べ、マイクロプログラムを簡素化でき
る。従って、設計やデバッグ等は容易となり、マイクロ
プログラムによる実行速度が速くなる。

［発明の効果］ 以上説明したように本発明によれば、書込みを実行す
る仮想アドレスに対するミスヒットやメモリ保護違反を
ハードウェアによりプログラム処理と並行してチェック
を行い、メモリへの書込み命令に対応する全ての仮想ア
ドレスのミスヒット及びメモリ保護違反が検出されない
ときのみメモリへの書込みを実行しているので、メモリ
への書込み命令に対応する仮想アドレスが複数存在する
場合であっても、マイクロプログラムに負担を与えるこ
となく、メモリのデータ構造破壊を防止することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマイクロプログラム制
御の計算機の構成を示す図、第２図は第１図の計算機に
おいて一つのメモリアクセス命令に対し複数のメモリ領
域への書込みを実行するときのマイクロプログラムによ
る動作を示すフローチャート、第３図は従来の計算機に
おいて一つのメモリアクセス命令に対し複数のメモリ領
域への書込みを実行するときのマイクロプログラムによ
る動作を示すフローチャートである。 １……記憶装置、２……マイクロプログラムアドレス制
御装置、３……マイクロプログラムアドレスレジスタ、
４……デコーダ、５……仮想アドレスレジスタ、６……
TLB、７……TLBチェック装置、８……ミスヒット信号レ
ジスタ、９……保護違反信号レジスタ、10……割込み制
御装置。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のメモリ領域を有する記憶装置と、 前記記憶装置の各メモリ領域に対する仮想アドレスと実
   アドレスとの変換を行うためのアドレス変換用バッファ
   と、 前記記憶装置への書き込み命令を受けて前記各メモリ領
   域へのダミーライト要求信号を出力するデコーダと、 前記書き込み命令の入力により前記複数のメモリ領域に
   対して順に仮想アドレスを算出して出力するとともに、
   前記各メモリ領域において仮想アドレスに対する実アド
   レスのミスヒット及びメモリ保護違反がない場合に前記
   各メモリ領域への書き込み処理を実行する処理手段と、 前記処理手段より入力された仮想アドレスを用いて、前
   記アドレス変換用バッファによる各メモリ領域内の実ア
   ドレスを検索すると共にメモリ保護違反のチェックを行
   うアドレス変換チェック装置と、 前記処理手段により前記メモリ領域毎の仮想アドレス算
   出処理が順次行われる中で、前記アドレス変換チェック
   装置により実アドレスのミスヒットが検出されたとき、
   あるいはメモリ保護違反が検出されたときにそれぞれの
   検出状態を保持する信号を出力するレジスタと、 前記デコーダからのダミーライト要求信号と前記レジス
   タからの信号とが共に入力された場合に信号を出力する
   アンド回路と、 前記アンド回路から入力された信号によって前記書込み
   命令による前記処理手段の処理を少なくとも禁止させる
   割込み制御装置と を具備することを特徴とする計算機システム。