JP2927072B2 - アクセス権検査装置 - Google Patents
アクセス権検査装置Info
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Description
【０００１】
【産業上の利用分野】本発明はページングあるいはセグ
メント方式によって実現する仮想記憶管理におけるメモ
リ保護機構に関し、特に実際にはアクセスを行わないメ
モリ領域に対するアクセス権を検査する機構の実現方式
に関する。
メント方式によって実現する仮想記憶管理におけるメモ
リ保護機構に関し、特に実際にはアクセスを行わないメ
モリ領域に対するアクセス権を検査する機構の実現方式
に関する。
【０００２】
【従来の技術】マイクロプロセッサや大型計算機では、
装置に実装されたメモリの容量がプログラムのコードの
容量よりも小さい場合でも、プログラムの実行を可能に
する仮想記憶方式が採用されている。仮想記憶方式では
プロセッサの提供する論理的なアドレス空間、すなわち
プログラムで参照可能なアドレス空間を、ページあるい
はセグメントと呼ばれる単位領域に分割する。プログラ
ムはプログラムを格納するのに十分な容量を持つ補助記
憶装置に保存しておき、現時点でのプロセッサの実行に
必要な部分プログラムのみを補助記憶装置からメモリに
ロードして実行する。もし、必要な部分プログラムがメ
モリにロードされていない場合は、メモリ上の不要な部
分プログラムを補助記憶装置に退避し、代りに必要な部
分プログラムを補助記憶装置からメモリにロードする。
この補助記憶装置とメモリの間の部分プログラムの入換
えはページあるいはセグメントの単位領域の単位で行わ
れる。メモリ上にはプログラムの一部分がロードされて
いるが、プログラムから見える論理的はアドレス（仮想
アドレス）と実際のメモリ上でのアドレス（実アドレ
ス）は必ずしも一致していない。仮想アドレスがメモリ
のどの領域に対応しているかはメモリ上に配置したアド
レス変換テーブルによって決定する。すなわち、アドレ
ス変換テーブルは仮想アドレスと実アドレスの対応関係
を保持している。
装置に実装されたメモリの容量がプログラムのコードの
容量よりも小さい場合でも、プログラムの実行を可能に
する仮想記憶方式が採用されている。仮想記憶方式では
プロセッサの提供する論理的なアドレス空間、すなわち
プログラムで参照可能なアドレス空間を、ページあるい
はセグメントと呼ばれる単位領域に分割する。プログラ
ムはプログラムを格納するのに十分な容量を持つ補助記
憶装置に保存しておき、現時点でのプロセッサの実行に
必要な部分プログラムのみを補助記憶装置からメモリに
ロードして実行する。もし、必要な部分プログラムがメ
モリにロードされていない場合は、メモリ上の不要な部
分プログラムを補助記憶装置に退避し、代りに必要な部
分プログラムを補助記憶装置からメモリにロードする。
この補助記憶装置とメモリの間の部分プログラムの入換
えはページあるいはセグメントの単位領域の単位で行わ
れる。メモリ上にはプログラムの一部分がロードされて
いるが、プログラムから見える論理的はアドレス（仮想
アドレス）と実際のメモリ上でのアドレス（実アドレ
ス）は必ずしも一致していない。仮想アドレスがメモリ
のどの領域に対応しているかはメモリ上に配置したアド
レス変換テーブルによって決定する。すなわち、アドレ
ス変換テーブルは仮想アドレスと実アドレスの対応関係
を保持している。
【０００３】仮想記憶方式を採用するプロセッサでは、
メモリに対するアクセスにおいて仮想アドレスを実アド
レスに変換する必要があるため、仮想アドレスから実ア
ドレスへのアドレス変換時間がプロセッサの命令実行時
間を遅らせる要因となる。しかしながら、アドレス変換
テーブルは実アドレス空間のメモリ上に配置され、アド
レス変換テーブル自体のアクセスはメモリのアクセス時
間に影響を受けるため高速なアドレス変換は期待できな
い。そこで通常のプロセッサではチップ内にアドレス変
換緩衝機構（以後、ＴＬＢと呼ぶ）にアドレス変換の結
果をキャッシングし、アクセスする仮想アドレスがＴＬ
Ｂにヒットする限りは、，ＴＬＢにキャッシングされた
実アドレスに従ってメモリのアクセスを行い、高速な命
令実行を実現している。
メモリに対するアクセスにおいて仮想アドレスを実アド
レスに変換する必要があるため、仮想アドレスから実ア
ドレスへのアドレス変換時間がプロセッサの命令実行時
間を遅らせる要因となる。しかしながら、アドレス変換
テーブルは実アドレス空間のメモリ上に配置され、アド
レス変換テーブル自体のアクセスはメモリのアクセス時
間に影響を受けるため高速なアドレス変換は期待できな
い。そこで通常のプロセッサではチップ内にアドレス変
換緩衝機構（以後、ＴＬＢと呼ぶ）にアドレス変換の結
果をキャッシングし、アクセスする仮想アドレスがＴＬ
Ｂにヒットする限りは、，ＴＬＢにキャッシングされた
実アドレスに従ってメモリのアクセスを行い、高速な命
令実行を実現している。
【０００４】仮想記憶方式の本来の目的は、上述の機構
によりに少量のメモリ空間を見掛け上多量の空間に拡張
するものであるが、副次的にメモリの保護機能を実現す
る。メモリ保護はアドレス変換テーブルの実アドレスと
ともに、対応する仮想アドレスに関するアクセス情報を
格納しておき、そのアクセス情報に反するアクセスを抑
制する機能である。たとえば、プロセッサの実行環境を
ＯＳレベル、アプリケーションレベルに分類して、アプ
リケーションレベルで動作するプログラムからはＯＳレ
ベルの仮想空間をアクセスできないようにすることが考
えられる。これは、アプリケーションプログラムの暴走
や故意のアクセスによって、ＯＳプログラムが破壊され
ることを保護する目的である。また、仮想アドレス空間
の各単位領域を実行可能、リード可能、ライト可能とい
う属性で分類し、その属性に反するアクセスを検知する
ことでプログラムの論理的なミスをプログラムに通知し
実行を停止させるという保護も考えられる。通常、仮想
記憶方式はアドレス変換機構とメモリ保護機構を組にし
て提供されている。
によりに少量のメモリ空間を見掛け上多量の空間に拡張
するものであるが、副次的にメモリの保護機能を実現す
る。メモリ保護はアドレス変換テーブルの実アドレスと
ともに、対応する仮想アドレスに関するアクセス情報を
格納しておき、そのアクセス情報に反するアクセスを抑
制する機能である。たとえば、プロセッサの実行環境を
ＯＳレベル、アプリケーションレベルに分類して、アプ
リケーションレベルで動作するプログラムからはＯＳレ
ベルの仮想空間をアクセスできないようにすることが考
えられる。これは、アプリケーションプログラムの暴走
や故意のアクセスによって、ＯＳプログラムが破壊され
ることを保護する目的である。また、仮想アドレス空間
の各単位領域を実行可能、リード可能、ライト可能とい
う属性で分類し、その属性に反するアクセスを検知する
ことでプログラムの論理的なミスをプログラムに通知し
実行を停止させるという保護も考えられる。通常、仮想
記憶方式はアドレス変換機構とメモリ保護機構を組にし
て提供されている。
【０００５】メモリ保護機構を提供するプロセッサでは
任意の仮想アドレスに対して、その領域がアクセス可能
であるか否かのアクセス権をプログラムで検査する機能
を提供している。本発明は従来のアクセス権検査方式の
課題を解決するものである。
任意の仮想アドレスに対して、その領域がアクセス可能
であるか否かのアクセス権をプログラムで検査する機能
を提供している。本発明は従来のアクセス権検査方式の
課題を解決するものである。
【０００６】図２は従来のプロセッサにおけるアドレス
変換機構、および保護機構を示すプロック図である。２
００はアドレス変換緩衝機構（ＴＬＢ）、２０１はＴＬ
Ｂ内の複数エントリを有する連想ＲＡＭ（ＡＲＡＭ）、
２０２はＴＬＢ内の連想ＲＡＭと同一のエントリ数を有
するデータＲＡＭ（ＤＲＡＭ）、２０３はＴＬＢの連想
ＲＡＭのヒット信号、２０４はデータＲＡＭの選択信
号、２０５はプロセッサの実行レベルを保持するレジス
タ（ＰＥＬ）、２０６はデコーダ（ＤＥＣ）、２０７は
アクセス権検査機構（ＰＲＯＴ）、２０８はアドレス変
換の結果の保護情報を保持するレジスタ（ＳＴＡＴ）、
２０９はメモリ上のアドレス変換テーブルをＴＬＢに読
み込む制御回路（ＲＥＰＣＯＮＴ）、２１０はプロセッ
サの外部に通じるアドレスバス（ＡＢＵＳ）、２１１は
プロセッサの外部に通じるデータバス（ＤＢＵＳ）、２
１２はアドレス変換を行う仮想アドレスをＴＬＢの連想
ＲＡＭに転送したり、アドレス変換結果の保護情報を転
送するためのデータバス（ＶＡバス）、２１３はアドレ
ス変換を行う仮想アドレスに付随するアクセス情報を転
送するデータバス（ＶＴバス）、２１４はアドレス変換
の結果である実アドレスをＴＬＢのデータＲＡＭとの間
で転送するためのデータバス（ＲＡバス）である。
変換機構、および保護機構を示すプロック図である。２
００はアドレス変換緩衝機構（ＴＬＢ）、２０１はＴＬ
Ｂ内の複数エントリを有する連想ＲＡＭ（ＡＲＡＭ）、
２０２はＴＬＢ内の連想ＲＡＭと同一のエントリ数を有
するデータＲＡＭ（ＤＲＡＭ）、２０３はＴＬＢの連想
ＲＡＭのヒット信号、２０４はデータＲＡＭの選択信
号、２０５はプロセッサの実行レベルを保持するレジス
タ（ＰＥＬ）、２０６はデコーダ（ＤＥＣ）、２０７は
アクセス権検査機構（ＰＲＯＴ）、２０８はアドレス変
換の結果の保護情報を保持するレジスタ（ＳＴＡＴ）、
２０９はメモリ上のアドレス変換テーブルをＴＬＢに読
み込む制御回路（ＲＥＰＣＯＮＴ）、２１０はプロセッ
サの外部に通じるアドレスバス（ＡＢＵＳ）、２１１は
プロセッサの外部に通じるデータバス（ＤＢＵＳ）、２
１２はアドレス変換を行う仮想アドレスをＴＬＢの連想
ＲＡＭに転送したり、アドレス変換結果の保護情報を転
送するためのデータバス（ＶＡバス）、２１３はアドレ
ス変換を行う仮想アドレスに付随するアクセス情報を転
送するデータバス（ＶＴバス）、２１４はアドレス変換
の結果である実アドレスをＴＬＢのデータＲＡＭとの間
で転送するためのデータバス（ＲＡバス）である。
【０００７】アドレス変換を行う場合は、仮想アドレス
と仮想アドレスに付随するアクセス情報（リードかライ
トか実行か）が、それぞれ、ＶＡバス２１２、ＶＴバス
２１３に乗って転送される。ＶＡバス２１２によって転
送される仮想アドレスはＴＬＢ ２００のＡＲＡＭ ２
０１の各エントリと比較が行われ、ＡＲＡＭ ２０１の
どれかのエントリにヒットすればヒット信号２０３が
“１”になり、ヒットしなければヒット信号２０３は
“０”になる。ヒット信号２０３が“１”となる場合に
は選択信号２０４によってデータＲＡＭ ２０２の特定
エントリが選択され、仮想アドレスに対応する実アドレ
スがＤＲＡＭ ２０２からＲＡバス２１４に出力され
る。ヒット信号２０３が“０”になる場合はＲＥＰＣＯ
ＮＴ２０９が起動され、ＡＢＵＳ ２１０を制御して、
プロセッサの外部のメモリにあるアドレス変換テーブル
の内容（実アドレスとメモリ保護情報）をＤＢＵＳ ２
１１からＲＡバス２１４に読み込む。そして、ＴＬＢ
２０２のＡＲＡＭ ２０１のいずれかのエントリと、そ
のエントリに対応するＤＲＡＭ ２０２のエントリに、
ＶＡバス２１２から転送される仮想アドレスとＲＡバス
２１４に転送されてきたアドレス変換テーブルの内容を
格納する。この機構によって仮想アドレスが必ずＴＬＢ
２００のＡＲＡＭ ２０１にヒットするようになる。
と仮想アドレスに付随するアクセス情報（リードかライ
トか実行か）が、それぞれ、ＶＡバス２１２、ＶＴバス
２１３に乗って転送される。ＶＡバス２１２によって転
送される仮想アドレスはＴＬＢ ２００のＡＲＡＭ ２
０１の各エントリと比較が行われ、ＡＲＡＭ ２０１の
どれかのエントリにヒットすればヒット信号２０３が
“１”になり、ヒットしなければヒット信号２０３は
“０”になる。ヒット信号２０３が“１”となる場合に
は選択信号２０４によってデータＲＡＭ ２０２の特定
エントリが選択され、仮想アドレスに対応する実アドレ
スがＤＲＡＭ ２０２からＲＡバス２１４に出力され
る。ヒット信号２０３が“０”になる場合はＲＥＰＣＯ
ＮＴ２０９が起動され、ＡＢＵＳ ２１０を制御して、
プロセッサの外部のメモリにあるアドレス変換テーブル
の内容（実アドレスとメモリ保護情報）をＤＢＵＳ ２
１１からＲＡバス２１４に読み込む。そして、ＴＬＢ
２０２のＡＲＡＭ ２０１のいずれかのエントリと、そ
のエントリに対応するＤＲＡＭ ２０２のエントリに、
ＶＡバス２１２から転送される仮想アドレスとＲＡバス
２１４に転送されてきたアドレス変換テーブルの内容を
格納する。この機構によって仮想アドレスが必ずＴＬＢ
２００のＡＲＡＭ ２０１にヒットするようになる。
【０００８】アクセス権の検査は、ＴＬＢ ２００のＤ
ＲＡＭ ２０２のエントリに格納されたメモリ保護情
報、プロセッサの実行レベルＰＥＬ ２０５、および、
ＶＴバス２１３を通じて通知されるアクセス情報をＤＥ
Ｃ ２０６によってデコードした結果により、ＰＲＯＴ
２０７で行われ、その結果はＳＴＡＴ ２０８に格納
される。
ＲＡＭ ２０２のエントリに格納されたメモリ保護情
報、プロセッサの実行レベルＰＥＬ ２０５、および、
ＶＴバス２１３を通じて通知されるアクセス情報をＤＥ
Ｃ ２０６によってデコードした結果により、ＰＲＯＴ
２０７で行われ、その結果はＳＴＡＴ ２０８に格納
される。
【０００９】図３はアクセス権を検査する機構の詳細な
ブロック図である。図３においてＰＥＬ ２０５、ＤＥ
Ｃ ２０６，ＰＲＯＴ ２０７、ＳＴＡＴ ２０８、Ｖ
Ｔバス２１３は図２に示したものと同一である。１００
はＴＬＢでヒットする仮想アドレスに対応するデータＲ
ＡＭ（図２の２０２）の特定の１エントリを示してい
る。１０１〜１０７はエントリ１００に格納されている
アドレス変換テーブルの内容であり、１０１は実アドレ
ス（ＲＡＤＲ）、１０２は実行可能レベル（ＥＥＬ）、
１０３はリード可能レベル（ＲＥＬ）、１０４はライト
可能レベル（ＷＥＬ）、１０５は実行許可（Ｅ）、１０
６はリード許可（Ｒ）、１０７はライト許可（Ｗ）の情
報を保持する。１０８、１０９、１１０は比較器であ
り、それぞれ、実行レベルＰＥＬ ２０５と、実行、リ
ード、ライトの各属性に関する実行レベルであるＥＥＬ
１０２、ＲＥＬ１０３、ＷＥＬ１０４との比較を行
う。もし、各属性の実行レベル（１０２〜１０４）とプ
ロセッサの実行レベルＰＥＬ ２０５がアクセスを許す
大小関係にあるならば、比較器１０８〜１１０の出力は
“１”になる。実行レベルがアクセスを許さない大小関
係にあるならば比較器１０８〜１１０の出力は“０”に
なる。１１１〜１１３はＡＮＤゲートであり、実行レベ
ルに関するアクセス権検査の結果である比較器１０８〜
１１０の出力とＴＬＢのＤＲＡＭのエントリ１００内の
領域の保護情報１０５〜１０７とＡＮＤをとる。結果と
して、ＡＮＤゲート１１１〜１１３の出力は、それぞ
れ、実行レベルＰＥＬ ２０５における、実行、リー
ド、ライトに関するアクセス権の可否信号になる。ＤＥ
Ｃ ２０６はＶＴバス２１３を通じて仮想アドレスに付
随して転送されてくるアクセス情報をデコードし、実行
アクセスを示す信号１１４、リードアクセスを示す信号
１１５、ライトアクセスを示す信号１１６を生成する。
１１４〜１１６の各信号は対象となるアクセスのとき
“１”となり、それ以外のアクセスでは“０”となる。
１１７〜１１９はＮＡＮＤゲートであり、ＡＮＤゲート
１１１〜１１３の出力と各アクセスを示す信号１１４〜
１１５のＮＡＮＤをとる。上述の機構によりＮＡＮＤゲ
ート１１７〜１１９の出力が、どれか“１”になってい
れば、アドレス変換を行ったアクセスに関して保護違反
があることを示す。ＮＡＮＤゲート１１７〜１１９の出
力はレジスタＳＴＡＴ ２０８に保持され、ＶＡバス
（図２の２１２、図３には図示せず）から読み出され
る。
ブロック図である。図３においてＰＥＬ ２０５、ＤＥ
Ｃ ２０６，ＰＲＯＴ ２０７、ＳＴＡＴ ２０８、Ｖ
Ｔバス２１３は図２に示したものと同一である。１００
はＴＬＢでヒットする仮想アドレスに対応するデータＲ
ＡＭ（図２の２０２）の特定の１エントリを示してい
る。１０１〜１０７はエントリ１００に格納されている
アドレス変換テーブルの内容であり、１０１は実アドレ
ス（ＲＡＤＲ）、１０２は実行可能レベル（ＥＥＬ）、
１０３はリード可能レベル（ＲＥＬ）、１０４はライト
可能レベル（ＷＥＬ）、１０５は実行許可（Ｅ）、１０
６はリード許可（Ｒ）、１０７はライト許可（Ｗ）の情
報を保持する。１０８、１０９、１１０は比較器であ
り、それぞれ、実行レベルＰＥＬ ２０５と、実行、リ
ード、ライトの各属性に関する実行レベルであるＥＥＬ
１０２、ＲＥＬ１０３、ＷＥＬ１０４との比較を行
う。もし、各属性の実行レベル（１０２〜１０４）とプ
ロセッサの実行レベルＰＥＬ ２０５がアクセスを許す
大小関係にあるならば、比較器１０８〜１１０の出力は
“１”になる。実行レベルがアクセスを許さない大小関
係にあるならば比較器１０８〜１１０の出力は“０”に
なる。１１１〜１１３はＡＮＤゲートであり、実行レベ
ルに関するアクセス権検査の結果である比較器１０８〜
１１０の出力とＴＬＢのＤＲＡＭのエントリ１００内の
領域の保護情報１０５〜１０７とＡＮＤをとる。結果と
して、ＡＮＤゲート１１１〜１１３の出力は、それぞ
れ、実行レベルＰＥＬ ２０５における、実行、リー
ド、ライトに関するアクセス権の可否信号になる。ＤＥ
Ｃ ２０６はＶＴバス２１３を通じて仮想アドレスに付
随して転送されてくるアクセス情報をデコードし、実行
アクセスを示す信号１１４、リードアクセスを示す信号
１１５、ライトアクセスを示す信号１１６を生成する。
１１４〜１１６の各信号は対象となるアクセスのとき
“１”となり、それ以外のアクセスでは“０”となる。
１１７〜１１９はＮＡＮＤゲートであり、ＡＮＤゲート
１１１〜１１３の出力と各アクセスを示す信号１１４〜
１１５のＮＡＮＤをとる。上述の機構によりＮＡＮＤゲ
ート１１７〜１１９の出力が、どれか“１”になってい
れば、アドレス変換を行ったアクセスに関して保護違反
があることを示す。ＮＡＮＤゲート１１７〜１１９の出
力はレジスタＳＴＡＴ ２０８に保持され、ＶＡバス
（図２の２１２、図３には図示せず）から読み出され
る。
【００１０】上述した従来のメモリ保護機構においてア
クセス権検査は次の様にして実現していた。図２および
図３を用いて説明する。アクセス権検査の要求は図２に
おけるＶＡバス２１２によって検査をする仮想アドレス
が通知され、ＶＴバス２１３によって検査に関する情報
が通知される。検査に関する情報には検査を行う実行レ
ベル、および実行、リード、ライトに関するアクセス情
報が含まれている。検査するアドレスがＴＬＢ ２００
のＡＲＡＭ ２０１にヒットしなければ、ＲＥＰＣＯＮ
Ｔ ２０９によって、ＡＲＡＭ ２０１、ＤＲＡＭ ２
０２の内容が更新される。アクセス権の検査はＰＲＯＴ
２０７によって行われる。ＰＲＯＴ２０７によって保
護違反が発生しなければ、検査した仮想アドレスはアク
セス可能である。ただし、実行レベルの比較はＤＲＡＭ
２０２のエントリに含まれる１０２〜１０４とプロセ
ッサの実行レベルであるＰＥＬ ２０５との間で行われ
るため、ＶＴバス２１３で転送されてくるアクセス権を
検査する実行レベルとＰＥＬ ２０５が一致しないとき
は誤った検査結果を通知する。このため、検査する実行
レベルとＰＥＬ ２０５が一致しないときは、マイクロ
プログラムなど別の手段でアクセス権検査を実行する必
要がある。
クセス権検査は次の様にして実現していた。図２および
図３を用いて説明する。アクセス権検査の要求は図２に
おけるＶＡバス２１２によって検査をする仮想アドレス
が通知され、ＶＴバス２１３によって検査に関する情報
が通知される。検査に関する情報には検査を行う実行レ
ベル、および実行、リード、ライトに関するアクセス情
報が含まれている。検査するアドレスがＴＬＢ ２００
のＡＲＡＭ ２０１にヒットしなければ、ＲＥＰＣＯＮ
Ｔ ２０９によって、ＡＲＡＭ ２０１、ＤＲＡＭ ２
０２の内容が更新される。アクセス権の検査はＰＲＯＴ
２０７によって行われる。ＰＲＯＴ２０７によって保
護違反が発生しなければ、検査した仮想アドレスはアク
セス可能である。ただし、実行レベルの比較はＤＲＡＭ
２０２のエントリに含まれる１０２〜１０４とプロセ
ッサの実行レベルであるＰＥＬ ２０５との間で行われ
るため、ＶＴバス２１３で転送されてくるアクセス権を
検査する実行レベルとＰＥＬ ２０５が一致しないとき
は誤った検査結果を通知する。このため、検査する実行
レベルとＰＥＬ ２０５が一致しないときは、マイクロ
プログラムなど別の手段でアクセス権検査を実行する必
要がある。
【００１１】
【発明が解決しようとする課題】上述の様に、従来のプ
ロセッサにおけるアクセス権検査は、アクセス権を検査
すべき実行レベルがプロセッサの現在の実行レベルと一
致するか否かで処理を分ける必要があった。アクセス権
を検査すべき実行レベルがプロセッサの現在の実行レベ
ルに一致しない場合の処理をマイクロプログラムで行う
とすれば次のステップが必要となる。 （１）仮想アドレスに対応する実アドレスと保護情報が
格納されているアドレス変換テーブルの実アドレスを計
算する。 （２）アドレスバスとデータバスを制御してアドレス変
換テーブルの内容をプロセッサの内部に読み込む。 （３）実行、リード、ライトの実行レベルに関するアク
セス権を検査する。 （４）実行、リード、ライトの属性に関するアクセス権
を検査する。 （１）、（２）の処理に関しては、アクセス権をチェッ
クする仮想アドレスがＴＬＢにヒットしないときも必要
になるが、（１）の処理はハードウエアのみで実行すれ
ば、マイクロプログラムで実行する場合よりも、実行速
度が少なくとも１クロック以上は速くなる。また、
（３）、（４）の処理に関してもハードウエアで行えば
１クロックで処理できるところが、マイクロプログラム
によれば演算・検査・判定の２回繰返しで少なくとも６
クロックの時間が必要になる。したがって、アクセス権
を検査すべき実行レベルがプロセッサの現在の実行レベ
ルに一致しない場合の処理をマイクロプログラムで行う
と６クロック以上処理時間が遅くなってしまう。また、
このマイクロプログラムと同等の処理を図２や図３に示
すアドレス変換機構およびメモリ保護以外の専用ハード
ウエアを設けて実現するためには、図２や図３とまった
く同程度の規模のハードウエアが必要になり、資源の無
駄である。
ロセッサにおけるアクセス権検査は、アクセス権を検査
すべき実行レベルがプロセッサの現在の実行レベルと一
致するか否かで処理を分ける必要があった。アクセス権
を検査すべき実行レベルがプロセッサの現在の実行レベ
ルに一致しない場合の処理をマイクロプログラムで行う
とすれば次のステップが必要となる。 （１）仮想アドレスに対応する実アドレスと保護情報が
格納されているアドレス変換テーブルの実アドレスを計
算する。 （２）アドレスバスとデータバスを制御してアドレス変
換テーブルの内容をプロセッサの内部に読み込む。 （３）実行、リード、ライトの実行レベルに関するアク
セス権を検査する。 （４）実行、リード、ライトの属性に関するアクセス権
を検査する。 （１）、（２）の処理に関しては、アクセス権をチェッ
クする仮想アドレスがＴＬＢにヒットしないときも必要
になるが、（１）の処理はハードウエアのみで実行すれ
ば、マイクロプログラムで実行する場合よりも、実行速
度が少なくとも１クロック以上は速くなる。また、
（３）、（４）の処理に関してもハードウエアで行えば
１クロックで処理できるところが、マイクロプログラム
によれば演算・検査・判定の２回繰返しで少なくとも６
クロックの時間が必要になる。したがって、アクセス権
を検査すべき実行レベルがプロセッサの現在の実行レベ
ルに一致しない場合の処理をマイクロプログラムで行う
と６クロック以上処理時間が遅くなってしまう。また、
このマイクロプログラムと同等の処理を図２や図３に示
すアドレス変換機構およびメモリ保護以外の専用ハード
ウエアを設けて実現するためには、図２や図３とまった
く同程度の規模のハードウエアが必要になり、資源の無
駄である。
【００１２】本発明の目的は、従来のアドレス変換機構
やメモリ保護機構のハードウエアをほとんど変更するこ
となく、プロセッサの現在の実行レベルと異なる実行レ
ベルにおけるアクセス権の検査を高速に行う機構を提供
することにある。
やメモリ保護機構のハードウエアをほとんど変更するこ
となく、プロセッサの現在の実行レベルと異なる実行レ
ベルにおけるアクセス権の検査を高速に行う機構を提供
することにある。
【００１３】
【課題を解決するための手段】本発明のアクセス権検査
装置は、仮想アドレスから実アドレスへの変換を行うた
めのアドレス変換緩衝バッファと、プロセッサの実行レ
ベルを保持するレジスタと、セレクタと、前記アドレス
変換緩衝バッファの内容と前記プロセッサの実行レベル
を保持するレジスタの内容に従って仮想アドレスに対す
るアクセス権を検査しするアクセス権検査機構を有する
仮想記憶管理機構において、前記プロセッサの実行レベ
ルを、前記セレクタにより、任意の一時的な実行レベル
に切換えてアクセス権検査を行う機能を有することを特
徴とする。
装置は、仮想アドレスから実アドレスへの変換を行うた
めのアドレス変換緩衝バッファと、プロセッサの実行レ
ベルを保持するレジスタと、セレクタと、前記アドレス
変換緩衝バッファの内容と前記プロセッサの実行レベル
を保持するレジスタの内容に従って仮想アドレスに対す
るアクセス権を検査しするアクセス権検査機構を有する
仮想記憶管理機構において、前記プロセッサの実行レベ
ルを、前記セレクタにより、任意の一時的な実行レベル
に切換えてアクセス権検査を行う機能を有することを特
徴とする。
【００１４】
【実施例】次に、図面を用いて、本発明の構成ならびに
動作について詳細に説明する。
動作について詳細に説明する。
【００１５】図１は、本発明を用いたアクセス権検査装
置の一構成例を示すブロック図である。図３に示した従
来のアクセス権検査装置の比較して、ＶＴバス２１３に
よって与えられる、アクセス権検査に関する情報をＤＥ
Ｃ ２０６でデコードして取り出されるアクセス権検査
を行う実行レベル１２０、プロセッサの現在の実行レベ
ルであるＰＥＬ ２０５とアクセス権検査を行う実行レ
ベルのいずれかを選択するセレクタ１２１、およびセレ
クタ１２１に対する選択制御信号１２２が付け加わって
いる。図１の構成要素である、ＴＬＢ内のデータＲＡＭ
の内容１００〜１０７、比較器１０８〜１１０、ＡＮＤ
ゲート１１１〜１１３、実行、リード、ライトの各アク
セス属性を示す信号１１４〜１１５、ＮＡＮＤゲート１
１７〜１１９、ＰＥＬ ２０５、ＤＥＣ ２０６、ＰＲ
ＯＴ ２０７、ＳＴＡＴ ２０８、ＶＴ ２１３は図３
に示す従来例の構成要素と同一であるため説明は省略す
る。
置の一構成例を示すブロック図である。図３に示した従
来のアクセス権検査装置の比較して、ＶＴバス２１３に
よって与えられる、アクセス権検査に関する情報をＤＥ
Ｃ ２０６でデコードして取り出されるアクセス権検査
を行う実行レベル１２０、プロセッサの現在の実行レベ
ルであるＰＥＬ ２０５とアクセス権検査を行う実行レ
ベルのいずれかを選択するセレクタ１２１、およびセレ
クタ１２１に対する選択制御信号１２２が付け加わって
いる。図１の構成要素である、ＴＬＢ内のデータＲＡＭ
の内容１００〜１０７、比較器１０８〜１１０、ＡＮＤ
ゲート１１１〜１１３、実行、リード、ライトの各アク
セス属性を示す信号１１４〜１１５、ＮＡＮＤゲート１
１７〜１１９、ＰＥＬ ２０５、ＤＥＣ ２０６、ＰＲ
ＯＴ ２０７、ＳＴＡＴ ２０８、ＶＴ ２１３は図３
に示す従来例の構成要素と同一であるため説明は省略す
る。
【００１６】上述の通り、図１、図２および図３に示す
アドレス変換機構、メモリ保護機構に対するアドレス変
換要求あるいはアクセス権検査要求はＶＴバス２１３に
よって通知されてくる。このアドレス変換要求とアクセ
ス権検査要求には実行、リード、ライトのうちどの種類
のアクセスを行うのかという情報が含まれ、ＤＥＣ２０
６によってアクセス属性１１４〜１１６の各信号にデコ
ードされる。もし、ＶＴバス２１３によって通知される
要求がアクセス権検査要求であるならば、さらにどの実
行レベルにおけるアクセス権をチェックすべきかという
情報が含まれる。ＤＥＣ ２０６はアクセス権検査要求
に関する情報をデコードし、実行レベルを信号１２０に
取り出す。このとき、セレクタ１２１に対する選択制御
信号１２２は、ＤＥＣ ２０６によって、要求がアドレ
ス変換ならＰＥＬ ２０５、要求がアクセス権検査であ
ればデコードされた実行レベル１２０を選択するように
決定される。このような構成を有するアクセス検査機構
において、アクセス権検査は、現在のプロセッサの実行
レベルを、一時的に、アクセス権を検査すべき目的の実
行実行レベルに切換えてアドレス変換を行い、メモリ保
護違反があるかないか検査することに等しい。保護違反
がなければ、すなわちＮＡＮＤゲート１１７〜１１９の
出力がすべて“０”であればアクセス可能、ＮＡＮＤゲ
ート１１７〜１１９の出力のどれか１つでも“１”であ
ればアクセス不可能ということになる。アクセス権が確
定した後は、セレクタ１２１に対する選択制御信号１２
２はＰＥＬ ２０５を選択するように制御されるものと
する。
アドレス変換機構、メモリ保護機構に対するアドレス変
換要求あるいはアクセス権検査要求はＶＴバス２１３に
よって通知されてくる。このアドレス変換要求とアクセ
ス権検査要求には実行、リード、ライトのうちどの種類
のアクセスを行うのかという情報が含まれ、ＤＥＣ２０
６によってアクセス属性１１４〜１１６の各信号にデコ
ードされる。もし、ＶＴバス２１３によって通知される
要求がアクセス権検査要求であるならば、さらにどの実
行レベルにおけるアクセス権をチェックすべきかという
情報が含まれる。ＤＥＣ ２０６はアクセス権検査要求
に関する情報をデコードし、実行レベルを信号１２０に
取り出す。このとき、セレクタ１２１に対する選択制御
信号１２２は、ＤＥＣ ２０６によって、要求がアドレ
ス変換ならＰＥＬ ２０５、要求がアクセス権検査であ
ればデコードされた実行レベル１２０を選択するように
決定される。このような構成を有するアクセス検査機構
において、アクセス権検査は、現在のプロセッサの実行
レベルを、一時的に、アクセス権を検査すべき目的の実
行実行レベルに切換えてアドレス変換を行い、メモリ保
護違反があるかないか検査することに等しい。保護違反
がなければ、すなわちＮＡＮＤゲート１１７〜１１９の
出力がすべて“０”であればアクセス可能、ＮＡＮＤゲ
ート１１７〜１１９の出力のどれか１つでも“１”であ
ればアクセス不可能ということになる。アクセス権が確
定した後は、セレクタ１２１に対する選択制御信号１２
２はＰＥＬ ２０５を選択するように制御されるものと
する。
【００１７】
【発明の効果】以上説明したように、本発明を用いるこ
とで、プロセッサの現在の実行レベルと異なる実行レベ
ルのアクセス権の検査を、従来のアドレス変換およびメ
モリ保護に関するハードウエアをほとんど変更すること
なく高速に実現することができる。本発明を使用しない
場合は少なくとも６クロック以上の性能低下、あるい
は、メモリ保護に関するハードウエア資源の倍増する。
とで、プロセッサの現在の実行レベルと異なる実行レベ
ルのアクセス権の検査を、従来のアドレス変換およびメ
モリ保護に関するハードウエアをほとんど変更すること
なく高速に実現することができる。本発明を使用しない
場合は少なくとも６クロック以上の性能低下、あるい
は、メモリ保護に関するハードウエア資源の倍増する。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の従来例および実施例が想定するアドレ
ス変換機構およびメモリ保護機構の構成を示すブロック
図である。
ス変換機構およびメモリ保護機構の構成を示すブロック
図である。
【図３】本発明の従来例の構成を示すブロック図であ
る。
る。
１００ ＴＬＢ内のデータＲＡＭの１エントリ １０１ 実アドレス情報（ＲＡＤＲ） １０２ 実行可能レベル情報（ＥＥＬ） １０３ リード可能レベル情報（ＲＥＬ） １０４ ライト可能レベル情報（ＷＥＬ） １０５ 実行許可情報（Ｅ） １０６ リード許可情報（Ｒ） １０７ ライト許可情報（Ｗ） １０８、１０９、１１０ 比較器 １１１、１１２、１１３ ＡＮＤゲート １１４ 実行アクセス属性を示す信号 １１５ リードアクセス属性を示す信号 １１６ ライトアクセス属性を示す信号 １１７、１１８、１１９ ＮＡＮＤゲート １２０ アクセス権検査を行う実行レベル １２１ セレクタ １２２ 選択制御信号 ２００ アドレス変換緩衝機構（ＴＬＢ） ２０１ 連想ＲＡＭ（ＡＲＡＭ） ２０２ データＲＡＭ（ＤＲＡＭ） ２０３ ＴＬＢのヒット信号 ２０４ データＲＡＭの選択信号 ２０５ プロセッサの実行レベル（ＰＥＬ） ２０６ デコーダ（ＤＥＣ） ２０７ アクセス権検査機構（ＰＲＯＴ） ２０８ 保護情報を保持するレジスタ（ＳＴＡＴ） ２０９ メモリ上のアドレス変換テーブルをＴＬＢに
読み込む制御回路（ＲＥＰＣＯＮＴ） ２１０ アドレスバス（ＡＢＵＳ） ２１１ データバス（ＤＢＵＳ） ２１２ 仮想アドレス情報を転送するバス（ＶＡバ
ス） ２１３ ＶＡバスの付加情報を転送するバス（ＶＴバ
ス） ２１４ 実アドレス情報を転送するバス（ＲＡバス）
読み込む制御回路（ＲＥＰＣＯＮＴ） ２１０ アドレスバス（ＡＢＵＳ） ２１１ データバス（ＤＢＵＳ） ２１２ 仮想アドレス情報を転送するバス（ＶＡバ
ス） ２１３ ＶＡバスの付加情報を転送するバス（ＶＴバ
ス） ２１４ 実アドレス情報を転送するバス（ＲＡバス）
Claims (1)
- 【請求項１】プロセッサの実行レベルを保持するレジス
タと、バス上のデータをデコードしアドレス変換要求で
あるかアクセス権検査要求であるかを示す制御信号を出
力するとともに、アクセス権検査要求であるときには前
記データから実行レベルを生成するデコーダと、前記制
御信号が前記アドレス変換要求であるときには前記レジ
スタの内容を選択出力し、前記アクセス権検査要求であ
るときには前記データから生成された実行レベルを選択
出力するセレクタと、前記セレクタの出力と実アドレス
とを比較してアクセス権の検査を行うアクセス権検査部
とを備えることを特徴とするアクセス権検査装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225558A JP2927072B2 (ja) | 1991-09-05 | 1991-09-05 | アクセス権検査装置 |
| US08/475,419 US5530839A (en) | 1991-09-05 | 1995-06-07 | Apparatus for checking access rights |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225558A JP2927072B2 (ja) | 1991-09-05 | 1991-09-05 | アクセス権検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0561775A JPH0561775A (ja) | 1993-03-12 |
| JP2927072B2 true JP2927072B2 (ja) | 1999-07-28 |
Family
ID=16831181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3225558A Expired - Lifetime JP2927072B2 (ja) | 1991-09-05 | 1991-09-05 | アクセス権検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927072B2 (ja) |
-
1991
- 1991-09-05 JP JP3225558A patent/JP2927072B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561775A (ja) | 1993-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990413 |