JPH03269628A - 例外処理方式 - Google Patents
例外処理方式Info
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- JPH03269628A JPH03269628A JP6811490A JP6811490A JPH03269628A JP H03269628 A JPH03269628 A JP H03269628A JP 6811490 A JP6811490 A JP 6811490A JP 6811490 A JP6811490 A JP 6811490A JP H03269628 A JPH03269628 A JP H03269628A
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- 238000012545 processing Methods 0.000 title claims abstract description 27
- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 3
- 238000013519 translation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
仮想記憶計算機システムにおいて、メモリアクセス命令
とその後続命令の実行をオーバーラツプさせて実行させ
る場合の例外処理方式に関し、アクセス例外が発生した
場合に、その例外処理後に、例外発生時に実行しようと
した処理に戻って、再スタートできるようにすることを
目的とし、 仮想記憶計算機システムにおいて、順次に命令列を実行
する実行手段と、データを格納するレジスタと、命令の
実行時に書き込み対象のレジスタ番号を記憶しておくレ
ジスタスコアボードと、先行命令と後続命令とでレジス
タの干渉を調べる比較手段と、前記命令列の中の実行す
べきメモリアクセス命令をメモリアクセスキューに格納
するメモリアクセスキュー構成手段と、アクセス例外発
生時にアクセスエラー信号を出力するエラー信号出力手
段を有し、前記メモリアクセス命令に従ってアドレス変
換するアドレス変換手段と、アクセス例外発生時に前記
メモリアクセスキュー構成手段の格納内容をセーブさせ
るとともに例外処理終了後にセーブした内容を前記メモ
リアクセスキュー構成手段にリストアするメモリアクセ
スセーブキュー構成手段とを備えた構成としたものであ
る。
とその後続命令の実行をオーバーラツプさせて実行させ
る場合の例外処理方式に関し、アクセス例外が発生した
場合に、その例外処理後に、例外発生時に実行しようと
した処理に戻って、再スタートできるようにすることを
目的とし、 仮想記憶計算機システムにおいて、順次に命令列を実行
する実行手段と、データを格納するレジスタと、命令の
実行時に書き込み対象のレジスタ番号を記憶しておくレ
ジスタスコアボードと、先行命令と後続命令とでレジス
タの干渉を調べる比較手段と、前記命令列の中の実行す
べきメモリアクセス命令をメモリアクセスキューに格納
するメモリアクセスキュー構成手段と、アクセス例外発
生時にアクセスエラー信号を出力するエラー信号出力手
段を有し、前記メモリアクセス命令に従ってアドレス変
換するアドレス変換手段と、アクセス例外発生時に前記
メモリアクセスキュー構成手段の格納内容をセーブさせ
るとともに例外処理終了後にセーブした内容を前記メモ
リアクセスキュー構成手段にリストアするメモリアクセ
スセーブキュー構成手段とを備えた構成としたものであ
る。
本発明は、収態記憶計算機システムにおいて、メモリア
クセス命令とその後続命令の実行をオーバーラツプさせ
て実行させる場合の例外処理方式（従来の技隋 ） 従来、仮想記憶計算機システムては、第４図に示すよう
に、処理部１と、その処理部１からの命令により論理（
仮想）アドレスと物理（実）アドレスとの変換をして読
み出しまたは書き込みをする等のデータ入出力管理をす
るメモリ制御部２と、そのメモリ制御部２を介して必要
なデータを読み出す主記憶部３を備えている。
クセス命令とその後続命令の実行をオーバーラツプさせ
て実行させる場合の例外処理方式（従来の技隋 ） 従来、仮想記憶計算機システムては、第４図に示すよう
に、処理部１と、その処理部１からの命令により論理（
仮想）アドレスと物理（実）アドレスとの変換をして読
み出しまたは書き込みをする等のデータ入出力管理をす
るメモリ制御部２と、そのメモリ制御部２を介して必要
なデータを読み出す主記憶部３を備えている。
処理部ｌには、命令列の実行手段１ａと、主記憶部３か
ら読み出したデータを書き込むレジスタ１ｂと、実行す
る命令が格納されているレジスタの番号を格納してレジ
スタ管理をするレジスタスコアボード１ｃと、先に実行
している命令とその後から実行する後続命令とが干渉す
るか否かをチエツクする比較手段１ｄとを備えている。
ら読み出したデータを書き込むレジスタ１ｂと、実行す
る命令が格納されているレジスタの番号を格納してレジ
スタ管理をするレジスタスコアボード１ｃと、先に実行
している命令とその後から実行する後続命令とが干渉す
るか否かをチエツクする比較手段１ｄとを備えている。
７！そり制御部２には、処理部１からのメモリアクセス
命令を格納するメモリアクセスキュー構成手段２ａと、
そのメモリアクセスキュー構成手段２ａに格納されたメ
モリアクセス命令に従ってアドレス変換して必要とする
データの格納位置を指定するアドレス変換機構２ｂとを
備えている。
命令を格納するメモリアクセスキュー構成手段２ａと、
そのメモリアクセスキュー構成手段２ａに格納されたメ
モリアクセス命令に従ってアドレス変換して必要とする
データの格納位置を指定するアドレス変換機構２ｂとを
備えている。
通常、この方式では処理部１が主記憶部３からデータを
読み込む時間は、レジスタ間の転送あるいは演算等の時
間と比べて長く掛かり、メモリアクセス命令を発行して
からそのアクセスが完了するまでの時間を、見掛上短縮
させるために、先行する命令のメモリアクセスを実行し
ている間に、次の命令を実行させるようにしている。
読み込む時間は、レジスタ間の転送あるいは演算等の時
間と比べて長く掛かり、メモリアクセス命令を発行して
からそのアクセスが完了するまでの時間を、見掛上短縮
させるために、先行する命令のメモリアクセスを実行し
ている間に、次の命令を実行させるようにしている。
この仮想記憶計算機システムにおける例外処理方式では
、先行する命令のメモリアクセスを実行している間に次
の命令を実行させる場合、先行命令が主記憶部３からの
読み込み一命令の時には、この命令の宛先に指定されて
いるレジスタ１ｂの値を後続命令で使用することがある
。この時次命令は、先行命令（読み込み命令）が完了す
るまで待たされ、先行命令の完了前に次命令を実行して
はならない。
、先行する命令のメモリアクセスを実行している間に次
の命令を実行させる場合、先行命令が主記憶部３からの
読み込み一命令の時には、この命令の宛先に指定されて
いるレジスタ１ｂの値を後続命令で使用することがある
。この時次命令は、先行命令（読み込み命令）が完了す
るまで待たされ、先行命令の完了前に次命令を実行して
はならない。
その為、先行命令の宛先に指定されているレジスタ番号
を格納しているレジスタスコアボード１ｃにフラグを付
け、後続命令の中で先行命令の宛先に指定されているレ
ジスタ番号と干渉するものがあるか比較手段１ｄにおい
て比較し、チエツクする方法がとられている。
を格納しているレジスタスコアボード１ｃにフラグを付
け、後続命令の中で先行命令の宛先に指定されているレ
ジスタ番号と干渉するものがあるか比較手段１ｄにおい
て比較し、チエツクする方法がとられている。
しかしながら、この方法では、メモリアクセス命令でア
クセス例外（アクセスエラー）が発生した場合に、レジ
スタスコアボード１ｃにフラグが残ったままになり、割
込処理プログラムの実行が停止されてしまう。
クセス例外（アクセスエラー）が発生した場合に、レジ
スタスコアボード１ｃにフラグが残ったままになり、割
込処理プログラムの実行が停止されてしまう。
またこの方法では、先行するメモリアクセス命令でペー
ジフォールト等のアクセス例外が発生した場合に、この
例外を発生させたメモリアクセス命令よりも後の命令を
実行してしまっていることがあるため、ページを実記憶
に割付けた後に例外を起こしたメモリアクセス命令から
再実行させる方法では、プログラムの再開が不可能にな
る。
ジフォールト等のアクセス例外が発生した場合に、この
例外を発生させたメモリアクセス命令よりも後の命令を
実行してしまっていることがあるため、ページを実記憶
に割付けた後に例外を起こしたメモリアクセス命令から
再実行させる方法では、プログラムの再開が不可能にな
る。
上記従来の収態記憶計算機システムにおける例外処理方
式では、先行命令の宛先に指定されているレジスタ番号
を格納しているレジスタスコアボード１ｃにフラグを付
け、後続命令の中で先行命令の宛先に指定されているレ
ジスタ番号と干渉するものがあるかを比較手段１ｄにお
いて比較する方法を採る。しかし、メモリアクセス命令
でアクセス例外が発生した場合に、レジスタスコアボー
ドＩＣにフラグが残ったままになり、割込処理プログラ
ムの実行が停止される。又、先行するメモリアクセス命
令でページフォールト等のアクセス例外が発生した場合
に、この例外発生命令よりも後の命令を実行してしまっ
ている。ページを実記憶に付けた後に例外を起こしたメ
モリアクセス命令から再実行させる方法を採るものでは
、プログラムの再開が不可能になる等々により、それま
での処理は無駄になってしまう。従って、これに対処す
る為には、システムを落して再起動するか、処理を始め
からやり直さなければならないという問題点があった。
式では、先行命令の宛先に指定されているレジスタ番号
を格納しているレジスタスコアボード１ｃにフラグを付
け、後続命令の中で先行命令の宛先に指定されているレ
ジスタ番号と干渉するものがあるかを比較手段１ｄにお
いて比較する方法を採る。しかし、メモリアクセス命令
でアクセス例外が発生した場合に、レジスタスコアボー
ドＩＣにフラグが残ったままになり、割込処理プログラ
ムの実行が停止される。又、先行するメモリアクセス命
令でページフォールト等のアクセス例外が発生した場合
に、この例外発生命令よりも後の命令を実行してしまっ
ている。ページを実記憶に付けた後に例外を起こしたメ
モリアクセス命令から再実行させる方法を採るものでは
、プログラムの再開が不可能になる等々により、それま
での処理は無駄になってしまう。従って、これに対処す
る為には、システムを落して再起動するか、処理を始め
からやり直さなければならないという問題点があった。
本発明は、上記問題点に鑑みて威されたものであり、そ
の解決を目的として設定される技術的課題は、アクセス
例外が発生した場合に、その例外処理後に、例外発生時
に実行しようとした処理に戻って再スタートできるよう
にした例外処理方式を提供することにある。
の解決を目的として設定される技術的課題は、アクセス
例外が発生した場合に、その例外処理後に、例外発生時
に実行しようとした処理に戻って再スタートできるよう
にした例外処理方式を提供することにある。
〔課題を解決するための手段 ）
本発明は、上記課題を解決するための具体的な手段とし
て、例外処理方式を構成するにあたり、第１図に示すよ
うに、仮想記憶計算機システムにおいて、順次に命令列
を実行する実行手段１１と、データを格納するレジスタ
１２と、命令の実行時に書き込み対象のレジスタ番号を
記憶しておくレジスタスコアボート１４と、先行命令と
後続命令とがレジスタの干渉を起こすかを調べる比較手
段１５と、前記命令列の中の実行すべきメモリアクセス
命令をメモリアクセスキューに格納するメモリアクセス
キュー構成手段１６と、アクセス例外発生時にアクセス
エラー信号を出力するエラー信号出力手段１７ａを有し
、前記メモリアクセス命令に従ってアドレス変換するア
ドレス変換手段１７と、アクセス例外発生時に前記メモ
リアクセスキュー構成手段１６の格納内容をセーブさせ
るとともに例外処理終了後にセーブした内容を前記メモ
リアクセスキュー構成手段１６にリストアするメモリア
クセスセーブキュー構成手段１８とを備えたものである
。
て、例外処理方式を構成するにあたり、第１図に示すよ
うに、仮想記憶計算機システムにおいて、順次に命令列
を実行する実行手段１１と、データを格納するレジスタ
１２と、命令の実行時に書き込み対象のレジスタ番号を
記憶しておくレジスタスコアボート１４と、先行命令と
後続命令とがレジスタの干渉を起こすかを調べる比較手
段１５と、前記命令列の中の実行すべきメモリアクセス
命令をメモリアクセスキューに格納するメモリアクセス
キュー構成手段１６と、アクセス例外発生時にアクセス
エラー信号を出力するエラー信号出力手段１７ａを有し
、前記メモリアクセス命令に従ってアドレス変換するア
ドレス変換手段１７と、アクセス例外発生時に前記メモ
リアクセスキュー構成手段１６の格納内容をセーブさせ
るとともに例外処理終了後にセーブした内容を前記メモ
リアクセスキュー構成手段１６にリストアするメモリア
クセスセーブキュー構成手段１８とを備えたものである
。
（作用）
本発明は上記構成により、アクセス例外発生時にアドレ
ス変換手段１７のエラー信号出力手段１７ａからレジス
タスコアボード１４およびメモリアクセスキュー構成手
段１６にアクセスエラー信号を出力し、レジスタスコア
ボード１４の内容をクリアするとともに、メモリアクセ
スキュー構成手段１６の内容をメモリアクセスセーブキ
ュー構成手段１８にセーブし、その後にメモリアクセス
キュー構成手段１６をクリアして例外処理の前処理をし
、例外処理後にはメモリアクセスセーブキュー構成手段
１８にセーブした内容をメモリアクセスキュー構成手段
１６にリストアさせて、処理再開時の実行すべきキュー
を元に戻す。
ス変換手段１７のエラー信号出力手段１７ａからレジス
タスコアボード１４およびメモリアクセスキュー構成手
段１６にアクセスエラー信号を出力し、レジスタスコア
ボード１４の内容をクリアするとともに、メモリアクセ
スキュー構成手段１６の内容をメモリアクセスセーブキ
ュー構成手段１８にセーブし、その後にメモリアクセス
キュー構成手段１６をクリアして例外処理の前処理をし
、例外処理後にはメモリアクセスセーブキュー構成手段
１８にセーブした内容をメモリアクセスキュー構成手段
１６にリストアさせて、処理再開時の実行すべきキュー
を元に戻す。
（実施例 ）
以下、本発明の実施例として、アドレス変換機構からの
信号により、アクセスエラー時にレジスタスコアボード
の内容をクリアすることができるようにした場合につい
て、第２図により図示説明する。
信号により、アクセスエラー時にレジスタスコアボード
の内容をクリアすることができるようにした場合につい
て、第２図により図示説明する。
ここで、２１はＣＰＵ （中央処理装置）であり仮想記
憶空間を利用して必要な処理をする。
憶空間を利用して必要な処理をする。
２２はアクセスユニットで、仮想記憶の利用を管理する
メモリ制御部を構成する。２３は主記憶装置で、外部記
憶装置２４の内容を取り込み、仮想記憶空間を構成する
。
メモリ制御部を構成する。２３は主記憶装置で、外部記
憶装置２４の内容を取り込み、仮想記憶空間を構成する
。
ＣＰＵ２１には、命令列を構成し、構成した命令列を順
に実行する命令列の実行手段３１と、仮想記憶から読み
出したデータを書き込むレジスタ３２と、レジスタ３２
に格納されたデータを計算する演算手段３３ど、レジス
タ３２の配列に合せてフラグ格納位置を配列させ実行す
る命令のレジスタ番号に対応させたフラグが格納できる
ようにしたレジスタスコアボード３４と、先に実行して
いる命令とその後続命令とが干渉するか否かをチエツク
する比較手段３５とを備える。
に実行する命令列の実行手段３１と、仮想記憶から読み
出したデータを書き込むレジスタ３２と、レジスタ３２
に格納されたデータを計算する演算手段３３ど、レジス
タ３２の配列に合せてフラグ格納位置を配列させ実行す
る命令のレジスタ番号に対応させたフラグが格納できる
ようにしたレジスタスコアボード３４と、先に実行して
いる命令とその後続命令とが干渉するか否かをチエツク
する比較手段３５とを備える。
アクセスユニット２２には、ＣＰＵ２１からのロード命
令またはライト命令等のメモリアクセス命令を格納する
メモリアクセスキュー構成手段３６と、アクセス例外発
生時にメモリアクセスキュー構成手段３６およびレジス
タスコアボード３４ヘアクセスエラー信号を出力するエ
ラー信号出力手段３７ａを宥し、メモリアクセスキュー
構成手段３６に格納されたメモリアクセス命令に従って
アドレス変換して必要とするデータの格納位置を指定す
るアドレス変換機構３７と、アクセス例外の発生時にメ
モリアクセスキュー構成手段３６からその格納内容を全
てセーブして例外処理後の再開時にセーブした内容をメ
モリアクセスキュー構成手段３６にリストアするメモリ
アクセスセーブキュー構成手段３８とを備える。
令またはライト命令等のメモリアクセス命令を格納する
メモリアクセスキュー構成手段３６と、アクセス例外発
生時にメモリアクセスキュー構成手段３６およびレジス
タスコアボード３４ヘアクセスエラー信号を出力するエ
ラー信号出力手段３７ａを宥し、メモリアクセスキュー
構成手段３６に格納されたメモリアクセス命令に従って
アドレス変換して必要とするデータの格納位置を指定す
るアドレス変換機構３７と、アクセス例外の発生時にメ
モリアクセスキュー構成手段３６からその格納内容を全
てセーブして例外処理後の再開時にセーブした内容をメ
モリアクセスキュー構成手段３６にリストアするメモリ
アクセスセーブキュー構成手段３８とを備える。
このように構成した実施例による処理手順は、第３図に
示すように、処理を進めていく。
示すように、処理を進めていく。
まず、ＣＰＵ２１が命令列の順に処理を進めるにあたっ
て、１つの命令を実行する前に、アドレス変換機構３７
からアクセスエラーが出力されたか否か、すなわち、ア
クセス例外が発生しているかいないかをチエツクする（
ステップ４１）。
て、１つの命令を実行する前に、アドレス変換機構３７
からアクセスエラーが出力されたか否か、すなわち、ア
クセス例外が発生しているかいないかをチエツクする（
ステップ４１）。
アクセス例外が発生している場合にはステップ５２（■
）へ飛び越し、アクセス例外が発生していない場合には
次のステップへ進み、命令をデコードする（ステップ４
２）。
）へ飛び越し、アクセス例外が発生していない場合には
次のステップへ進み、命令をデコードする（ステップ４
２）。
デコードした命令がメモリアクセス命令かチエツクする
（ステップ４３）。メモリアクセス命令であれば、アク
セスユニット２２にメモリアクセス要求を出して、メモ
リアクセス命令をメモリアクセスキュー構成手段３６に
格納する（ステップ４４）。
（ステップ４３）。メモリアクセス命令であれば、アク
セスユニット２２にメモリアクセス要求を出して、メモ
リアクセス命令をメモリアクセスキュー構成手段３６に
格納する（ステップ４４）。
その格納した命令がロード命令かチエツクする（ステッ
プ４５）。ロード命令であれば、ディスティネーション
レジスタ番号に対応するレジスタスコアボードのフラグ
をセットしくステップ４６）、また、ロード命令でなけ
ればステップ４７へ飛び越す。
プ４５）。ロード命令であれば、ディスティネーション
レジスタ番号に対応するレジスタスコアボードのフラグ
をセットしくステップ４６）、また、ロード命令でなけ
ればステップ４７へ飛び越す。
そして、メモリアクセスを開始しくステップ４７）、ア
クセス終了後、ステップ４２へ戻る。
クセス終了後、ステップ４２へ戻る。
ステップ４３のチエツクで、命令がメモリアクセス命令
でなかった場合、レジスタスコアボード３４の中の、実
行しようとする命令のソースレジスタ番号に対応するフ
ラグが、オンになっているかいないかを比較手段３５に
よりチエツクする（ステップ４８）。そのフラグがオフ
であれば直ちにその（ロード命令でない）命令を実行し
、ステップ４２へ戻る（ステップ４９）。
でなかった場合、レジスタスコアボード３４の中の、実
行しようとする命令のソースレジスタ番号に対応するフ
ラグが、オンになっているかいないかを比較手段３５に
よりチエツクする（ステップ４８）。そのフラグがオフ
であれば直ちにその（ロード命令でない）命令を実行し
、ステップ４２へ戻る（ステップ４９）。
ソースレジスタ番号に対応するフラグがオンの場合には
、アクセス例外が発生しているかいないかをチエツクす
る（ステップ５１）。アクセス例外が発生していなけれ
ばステップ４８へ戻る。
、アクセス例外が発生しているかいないかをチエツクす
る（ステップ５１）。アクセス例外が発生していなけれ
ばステップ４８へ戻る。
アクセス例外が発生している場合には、アクセスユニッ
ト２２においてアドレス変換機構３７のエラー信号出力
手段３７ａからアクセスエラー信号を出力し、例外処理
に移行する。メモリアクセスキュー構成手段３６の内容
をメモリアクセスセーブキュー構成手段３８に格納して
、キューの退避を行い、メモリアクセスキューａ戊子段
３６をクリアしくステップ５２）、同時にレジスタスコ
アボード３４をクリアして（ステップ５３）、割込み動
作を開始する（ステップ５４）。
ト２２においてアドレス変換機構３７のエラー信号出力
手段３７ａからアクセスエラー信号を出力し、例外処理
に移行する。メモリアクセスキュー構成手段３６の内容
をメモリアクセスセーブキュー構成手段３８に格納して
、キューの退避を行い、メモリアクセスキューａ戊子段
３６をクリアしくステップ５２）、同時にレジスタスコ
アボード３４をクリアして（ステップ５３）、割込み動
作を開始する（ステップ５４）。
割込み処理５５としては、セーブしたキューの内容をい
ったん他の記憶領域に移してセーブし、キューの格納場
所をあけて例外に対応した処理のキューを導入できるよ
うにしくステップ５６）。
ったん他の記憶領域に移してセーブし、キューの格納場
所をあけて例外に対応した処理のキューを導入できるよ
うにしくステップ５６）。
それから、例えばページの割り付は等のアクセス例外に
対応する処理を実行しくステップ５７）、その対応処理
が終了した後、他の記憶領域に移してセーブしたキュー
の内容を元に戻し、リストアする（ステップ５８）、リ
ストア終了後、元の処理に復帰させるために割込みから
の戻り命令（リターン命令）を発行する（ステップ５９
）。
対応する処理を実行しくステップ５７）、その対応処理
が終了した後、他の記憶領域に移してセーブしたキュー
の内容を元に戻し、リストアする（ステップ５８）、リ
ストア終了後、元の処理に復帰させるために割込みから
の戻り命令（リターン命令）を発行する（ステップ５９
）。
割込み処理から戻ると、ＣＰＵ２１は割込みからの戻り
命令を実行する際、アクセスユニット２２においてメモ
リアクセスセーブキュー構成手段３８に格納した内容を
メモリアクセスキュー構成手段３６に戻し、キューを復
元する（ステッフ６０）。キューの復元後、メモリアク
セスキュー構成手段３６の内容に従ってメモリアクセス
を再開する（ステップ６１）。メモリアークセスを再開
するにあたって、その命令がロード命令であれば、宛先
に指定されているレジスタ番号に対応したレジスタスコ
アボード３４のビットをセットして（ステップ６２）、
割込み復帰後の処理を実行してステップ４２へ戻る（ス
テップ６３）。
命令を実行する際、アクセスユニット２２においてメモ
リアクセスセーブキュー構成手段３８に格納した内容を
メモリアクセスキュー構成手段３６に戻し、キューを復
元する（ステッフ６０）。キューの復元後、メモリアク
セスキュー構成手段３６の内容に従ってメモリアクセス
を再開する（ステップ６１）。メモリアークセスを再開
するにあたって、その命令がロード命令であれば、宛先
に指定されているレジスタ番号に対応したレジスタスコ
アボード３４のビットをセットして（ステップ６２）、
割込み復帰後の処理を実行してステップ４２へ戻る（ス
テップ６３）。
このように実施例では、割り込み処理ルーチンのオーバ
ヘッドを増大させることなく、メモリアクセス命令の突
き離し制御が可能になる。
ヘッドを増大させることなく、メモリアクセス命令の突
き離し制御が可能になる。
これにより、メモリアクセス命令と演算命令とをオーバ
ーラツプさせて実行させることにより、処理の高速化が
でき、命令の実行性能を向上させることができる。
ーラツプさせて実行させることにより、処理の高速化が
でき、命令の実行性能を向上させることができる。
〔発明の効果 ）
以上のように本発明では、アクセス例外発生時に、エラ
ー信号出力手段１７ａからアクセスエラー信号を出力し
て、レジスタスコアボードスキュー構成手段１６の内容
をメモリアクセスセーブキュー構成手段１８にセーブし
、その後にメモリアクセスキュー構成手段１６をクリア
して例外処理に対する前処理をし、例外処理後には。
ー信号出力手段１７ａからアクセスエラー信号を出力し
て、レジスタスコアボードスキュー構成手段１６の内容
をメモリアクセスセーブキュー構成手段１８にセーブし
、その後にメモリアクセスキュー構成手段１６をクリア
して例外処理に対する前処理をし、例外処理後には。
メモリアクセスセーブキュー構成手段１８にセーブした
内容をメモリアクセスキュー構成手段１６にリストアさ
せて、処理再開時の実行すべきキューを元に戻すことが
できるようにしたことにより、ページフォールト等のア
クセス例外発生時にオーバヘッドを増加させることなく
、複数のメモリアクセス命令を突き離し制御可能にする
ことができ、メモリアクセス命令とそれに続く演算命令
をオーバーラツプさせて実行させることができ、処理の
高速化が実現できる。
内容をメモリアクセスキュー構成手段１６にリストアさ
せて、処理再開時の実行すべきキューを元に戻すことが
できるようにしたことにより、ページフォールト等のア
クセス例外発生時にオーバヘッドを増加させることなく
、複数のメモリアクセス命令を突き離し制御可能にする
ことができ、メモリアクセス命令とそれに続く演算命令
をオーバーラツプさせて実行させることができ、処理の
高速化が実現できる。
第１図は、本発明の構成説明図、
第２図は、実施例の構成説明図、
第３図は、実施例の処理手順を示す流れ図、第４図は、
従来例の構成図。 １１・・・命令列の実行手段 １２・・・レジスタ １４・・・レジスタスコアボード １５・・・比較手段 １６・・・メモリアクセスキュー構成手段１７・・・ア
ドレス変換手段 １７ａ・・・エラー信号出力手段 １８・・・メモリアクセスセーブキュー構成手段１９・
・・記憶手段
従来例の構成図。 １１・・・命令列の実行手段 １２・・・レジスタ １４・・・レジスタスコアボード １５・・・比較手段 １６・・・メモリアクセスキュー構成手段１７・・・ア
ドレス変換手段 １７ａ・・・エラー信号出力手段 １８・・・メモリアクセスセーブキュー構成手段１９・
・・記憶手段
Claims (1)
- 【特許請求の範囲】 仮想記憶計算機システムにおいて、 順次に命令列を実行する実行手段（１１）と、データを
格納するレジスタ（１２）と、 命令の実行時に書き込み対象のレジスタ番号を記憶して
おくレジスタスコアボード（１４）と、先行命令と後続
命令とでレジスタの干渉を調べる比較手段（１５）と、 前記命令列の中の実行すべきメモリアクセス命令をメモ
リアクセスキューに格納するメモリアクセスキュー構成
手段（１６）と、 アクセス例外発生時にアクセスエラー信号を出力するエ
ラー信号出力手段（１７ａ）を有し、前記メモリアクセ
ス命令に従ってアドレス変換するアドレス変換手段（１
７）と、 アクセス例外発生時に前記メモリアクセス キュー構成手段（１６）の格納内容をセーブさせるとと
もに例外処理終了後にセーブした内容を前記メモリアク
セスキュー構成手段（１６）にリストアするメモリアク
セスセーブキュー構成手段（１８）と、 を備えたことを特徴とする例外処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068114A JP2671160B2 (ja) | 1990-03-20 | 1990-03-20 | 例外処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068114A JP2671160B2 (ja) | 1990-03-20 | 1990-03-20 | 例外処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03269628A true JPH03269628A (ja) | 1991-12-02 |
| JP2671160B2 JP2671160B2 (ja) | 1997-10-29 |
Family
ID=13364397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068114A Expired - Fee Related JP2671160B2 (ja) | 1990-03-20 | 1990-03-20 | 例外処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671160B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0612012A1 (en) * | 1993-02-16 | 1994-08-24 | Fujitsu Limited | A pipeline computer with scoreboard |
| US7395417B2 (en) | 1992-03-05 | 2008-07-01 | Seiko Epson Corporation | Register file backup queue |
| US7716452B1 (en) | 1996-08-22 | 2010-05-11 | Kelly Edmund J | Translated memory protection apparatus for an advanced microprocessor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03158929A (ja) * | 1989-11-16 | 1991-07-08 | Mitsubishi Electric Corp | データ処理装置 |
-
1990
- 1990-03-20 JP JP2068114A patent/JP2671160B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03158929A (ja) * | 1989-11-16 | 1991-07-08 | Mitsubishi Electric Corp | データ処理装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7395417B2 (en) | 1992-03-05 | 2008-07-01 | Seiko Epson Corporation | Register file backup queue |
| US7657728B2 (en) | 1992-03-05 | 2010-02-02 | Seiko Epson Corporation | Register file backup queue |
| EP0612012A1 (en) * | 1993-02-16 | 1994-08-24 | Fujitsu Limited | A pipeline computer with scoreboard |
| US6055625A (en) * | 1993-02-16 | 2000-04-25 | Fujitsu Limited | Pipeline computer with a scoreboard control circuit to prevent interference between registers |
| US7716452B1 (en) | 1996-08-22 | 2010-05-11 | Kelly Edmund J | Translated memory protection apparatus for an advanced microprocessor |
| US8055877B1 (en) | 1996-08-22 | 2011-11-08 | Kelly Edmund J | Translated memory protection apparatus for an advanced microprocessor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2671160B2 (ja) | 1997-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |