JPS61294550A - 電子計算機におけるデ−タ読取書込制御方式 - Google Patents
電子計算機におけるデ−タ読取書込制御方式Info
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- JPS61294550A JPS61294550A JP13437485A JP13437485A JPS61294550A JP S61294550 A JPS61294550 A JP S61294550A JP 13437485 A JP13437485 A JP 13437485A JP 13437485 A JP13437485 A JP 13437485A JP S61294550 A JPS61294550 A JP S61294550A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子計算機の回路構成に関し、特に命令読取
、解読、実行等が並列に動作する。いわゆる／？イブラ
イン制御構造の電子計算機におけるデータの読取書込制
御方式に関する。
、解読、実行等が並列に動作する。いわゆる／？イブラ
イン制御構造の電子計算機におけるデータの読取書込制
御方式に関する。
従来、大規模集積回路（以下ＬＳＩと略称する）技術に
よって作られた。いわゆるマイクロコンピュータは、シ
リコンチップに載せられる回路量の制約により機能や性
能が限られておシ、そのほとんどはハードワイヤド論理
により構成されていた。
よって作られた。いわゆるマイクロコンピュータは、シ
リコンチップに載せられる回路量の制約により機能や性
能が限られておシ、そのほとんどはハードワイヤド論理
により構成されていた。
しかしながら、最近になってＬＳＩ技術の急速な進歩に
より、ミニコンやメーンフレームと呼ばれている大型の
計算機で採用されているような高度なアーキテクチャを
微小なシリコンチップに焼き付けることにより、格段に
機能および性能の改善されたマイクロプロセッサの実現
が可能になってきた。それらを代表するのが・セイ！ラ
イン構造とマイクログロダラム制御である。
より、ミニコンやメーンフレームと呼ばれている大型の
計算機で採用されているような高度なアーキテクチャを
微小なシリコンチップに焼き付けることにより、格段に
機能および性能の改善されたマイクロプロセッサの実現
が可能になってきた。それらを代表するのが・セイ！ラ
イン構造とマイクログロダラム制御である。
パイグライン構造をした計算機では、内部動作が並列に
実行可能な機能ユニットに分割され、これらユニットが
パイプラインの如ぐつながシ２例えば第５図に示すよう
に命令が順々に読取り、解読、オペランド読取シ、実行
、結果の格納といった順序で実行される。この場合、各
ユニット毎の処理時間は短い時間で済ませることが可能
であシ。
実行可能な機能ユニットに分割され、これらユニットが
パイプラインの如ぐつながシ２例えば第５図に示すよう
に命令が順々に読取り、解読、オペランド読取シ、実行
、結果の格納といった順序で実行される。この場合、各
ユニット毎の処理時間は短い時間で済ませることが可能
であシ。
かつ各ユニットが並列に動作するため、全体としては高
速度で命令を実行することができる。例えば、第５図の
各部の処理時間が総て同じ単位時間で終了したとすると
、第６図に示すように命令列ＩＩ ＩＩ２ １１３
１１４ １は夫々５単位時間実行に要するが、各ユニッ
トが並列に実行されるため実際には１単位時間で実行さ
れたようにみえる。
速度で命令を実行することができる。例えば、第５図の
各部の処理時間が総て同じ単位時間で終了したとすると
、第６図に示すように命令列ＩＩ ＩＩ２ １１３
１１４ １は夫々５単位時間実行に要するが、各ユニッ
トが並列に実行されるため実際には１単位時間で実行さ
れたようにみえる。
このようなパイプライン構造をした従来の電子計算機の
大まかな構成は、第７図のブロック図の例に示すように
、バスの制御やデータの読み取シ。
大まかな構成は、第７図のブロック図の例に示すように
、バスの制御やデータの読み取シ。
ｔき込みを行なうバスインターフェースユニット（ＢＩ
Ｕ ） ＊ 命令を先取シしてファーストインファース
トアウトメモリ（ＦＩＦＯ）に貯えておく命令キューユ
ニッ） （ＩＱＵ ） 、命令の解読及びオペランドア
クセス要求を出す命令解読部（ＩＤＵ ） 、 ＩＤＵ
からのアドレスを変換（例えば仮想アドレスから実アｒ
レス）したシ、アクセスの種類を識別してＢＩＵに伝え
るアドレス変換ユニッ） （ＡＴＵ ） 。
Ｕ ） ＊ 命令を先取シしてファーストインファース
トアウトメモリ（ＦＩＦＯ）に貯えておく命令キューユ
ニッ） （ＩＱＵ ） 、命令の解読及びオペランドア
クセス要求を出す命令解読部（ＩＤＵ ） 、 ＩＤＵ
からのアドレスを変換（例えば仮想アドレスから実アｒ
レス）したシ、アクセスの種類を識別してＢＩＵに伝え
るアドレス変換ユニッ） （ＡＴＵ ） 。
ＩＤＵが解読した命令に従ってＢＩＵから読取ってきた
オペランド全処理し、その結果をＢＩＵに与える命令実
行ユニット（ＥＸＵ ） 、 ｂよびＢＩＵを経由して
接続されたメモリ及びＩ／ＯＣＭＩＯ）からなっている
。これらの各ユニットが円滑に並列動作するため、各ユ
ニット間には適当な長さのキューが設けられているが１
通常、命令キューはＣＰＵがＭＩＯよシも相対的に高速
であるため、特に種々の考慮が必要である。
オペランド全処理し、その結果をＢＩＵに与える命令実
行ユニット（ＥＸＵ ） 、 ｂよびＢＩＵを経由して
接続されたメモリ及びＩ／ＯＣＭＩＯ）からなっている
。これらの各ユニットが円滑に並列動作するため、各ユ
ニット間には適当な長さのキューが設けられているが１
通常、命令キューはＣＰＵがＭＩＯよシも相対的に高速
であるため、特に種々の考慮が必要である。
この種のノ卆イブライン構造の電子計算機は、ノやイブ
の流れが乱されたとき、一時的に゛処理が停滞して性能
が大幅に低下することがある。その要因を挙げると１例
えば下記のようになる。
の流れが乱されたとき、一時的に゛処理が停滞して性能
が大幅に低下することがある。その要因を挙げると１例
えば下記のようになる。
（１）実際に、命令は第５図に示す動作を総て含んだも
のではなく、第８図に命令を大まかに分類して例示した
ようになっておシ、第６図のように命令の実行が整然と
流れることはない。第８図のＲタイプの命令はＣＰＵ内
部のレジスタの操作を行なうもので、命令の読取り１．
命令解読２．命令実行４サイクルがあるが、オイラント
９読取シ３及び結果格納５のバスサイクルは存在しない
。同様に、Ｍ−Ｒタイプはメモリを読取レジスタと演算
を行ない、その結果をレジスタに格納する命令であって
、結果格納５の／Ｓスサイクルはない。Ｒ〜Ｍタイプは
逆にオ被うンド読取シサイクル３がない。Ｍ−Ｍタイプ
は総ての動作を含んでいる。以上のように命令のタイプ
によりａｅイグの流れ方は変化する。
のではなく、第８図に命令を大まかに分類して例示した
ようになっておシ、第６図のように命令の実行が整然と
流れることはない。第８図のＲタイプの命令はＣＰＵ内
部のレジスタの操作を行なうもので、命令の読取り１．
命令解読２．命令実行４サイクルがあるが、オイラント
９読取シ３及び結果格納５のバスサイクルは存在しない
。同様に、Ｍ−Ｒタイプはメモリを読取レジスタと演算
を行ない、その結果をレジスタに格納する命令であって
、結果格納５の／Ｓスサイクルはない。Ｒ〜Ｍタイプは
逆にオ被うンド読取シサイクル３がない。Ｍ−Ｍタイプ
は総ての動作を含んでいる。以上のように命令のタイプ
によりａｅイグの流れ方は変化する。
（２）一般に、７オンノイマン形といわれるこの種の電
子計算機は、命令及びデータを同じ経路をたどってアク
セスするようになっているため、実は第５図に示すよう
な５つのノ９イグラインステージが総て並列に動作する
わけではない。すなわち。
子計算機は、命令及びデータを同じ経路をたどってアク
セスするようになっているため、実は第５図に示すよう
な５つのノ９イグラインステージが総て並列に動作する
わけではない。すなわち。
命令読取１．オペランド読取シ３．結果格納５は同時に
動作するのではなく、ある慶先順位にもとずいて直列に
動作するため、やは）ノやイブの流れ方が乱れる。
動作するのではなく、ある慶先順位にもとずいて直列に
動作するため、やは）ノやイブの流れ方が乱れる。
（３）更に、ある命令のオペランド読取りが先行する命
令の結果格納に先立って実行きれることがあるので、オ
ペランド読取）アドレスと結果格納アドレスとが一致し
た場合（メモリノ・デートという）には、オペランド読
取多動作を結果格納終了まで停止させる（インターロッ
クという）必要がちシ、これがまたパイプの流れを乱す
要因となる。
令の結果格納に先立って実行きれることがあるので、オ
ペランド読取）アドレスと結果格納アドレスとが一致し
た場合（メモリノ・デートという）には、オペランド読
取多動作を結果格納終了まで停止させる（インターロッ
クという）必要がちシ、これがまたパイプの流れを乱す
要因となる。
ところで、上記のごとき従来の電子計算機は。
命令タイプによる命令サイクルの変化や、バスサイクル
の待ちや、メモリハザードによるインターロックなどに
より・母イグの流れか乱れ、そのために性能が低下する
という欠点がある。特に、 ＬＳＩ技術の進歩により
ＣＰＵ内部の処理時間が高速化されるに従がって相対的
に遅くなったバスサイクルが与える性能低下への影響は
多大であシ、マイクログロセッサといえどもキャッシュ
メモリ等のような高価な・・−ドウエアを取付けなけれ
ばその性能を十分発揮できないという問題がある。以下
にその理由について具体的な例を挙げて説明する。
の待ちや、メモリハザードによるインターロックなどに
より・母イグの流れか乱れ、そのために性能が低下する
という欠点がある。特に、 ＬＳＩ技術の進歩により
ＣＰＵ内部の処理時間が高速化されるに従がって相対的
に遅くなったバスサイクルが与える性能低下への影響は
多大であシ、マイクログロセッサといえどもキャッシュ
メモリ等のような高価な・・−ドウエアを取付けなけれ
ばその性能を十分発揮できないという問題がある。以下
にその理由について具体的な例を挙げて説明する。
一般的なプログラムのリストの一部を例示した第９図を
参照すると、命令Ｉ！は直走数Ｎをし・ゾスタＲ１ヘロ
ードする。命令Ｉ２はレジスタＲ３の内容を読取ってレ
ジスタＲ２ヘローＰする。命令Ｉ３はレジスタＲ２にＳ
ＵＭ番地の内容を加えてＳＵＭ番地に書込む。命令工４
はＳＵＭ番地の内容とレジスタＲ１の内容を比較する。
参照すると、命令Ｉ！は直走数Ｎをし・ゾスタＲ１ヘロ
ードする。命令Ｉ２はレジスタＲ３の内容を読取ってレ
ジスタＲ２ヘローＰする。命令Ｉ３はレジスタＲ２にＳ
ＵＭ番地の内容を加えてＳＵＭ番地に書込む。命令工４
はＳＵＭ番地の内容とレジスタＲ１の内容を比較する。
命令工５はレジスタＲ２の内容をクリアする。工６はレ
ジスタＲ１の内容をＬＡＢＥＬ番地に書込むものである
。これらの命令群Ｉｆ ｍ・・・、工６が従来技術に
より実行された場合の各パイプラインステージの状態を
示すと第１０図のようになる。
ジスタＲ１の内容をＬＡＢＥＬ番地に書込むものである
。これらの命令群Ｉｆ ｍ・・・、工６が従来技術に
より実行された場合の各パイプラインステージの状態を
示すと第１０図のようになる。
第１０図を参照すると、バスサイクルの憂先順位をオペ
ランド読取３．命令コード読取１．結果書込５の順に設
定した時の第９図のプログラムの各７９イグラインの実
行状況が示されている。なお。
ランド読取３．命令コード読取１．結果書込５の順に設
定した時の第９図のプログラムの各７９イグラインの実
行状況が示されている。なお。
これらのサイクルには丸印がつけられており、同時に実
行されてはいない。工１は直示数Ｎｆ、読取るために命
令デコードステージにも丸印がつけられ１次の命令Ｉ２
の命令を読取ることはできない。
行されてはいない。工１は直示数Ｎｆ、読取るために命
令デコードステージにも丸印がつけられ１次の命令Ｉ２
の命令を読取ることはできない。
工３でＳｔＪＭ番地の内容を書き換えるため＋Ｉ４にお
けるＳＵＭ番地の読取シがメモリハブ−ｒによりインタ
ーロックされてオ被うンド読み取シが２単位時間待たさ
れる。次の命令工５では・ぐイブの流れの乱れにより命
令実行が待たされ、結局命令の実行遅れは取り戻されな
い。
けるＳＵＭ番地の読取シがメモリハブ−ｒによりインタ
ーロックされてオ被うンド読み取シが２単位時間待たさ
れる。次の命令工５では・ぐイブの流れの乱れにより命
令実行が待たされ、結局命令の実行遅れは取り戻されな
い。
本発明によるデータ読取書込制御方式は、少なくとも命
令解読、オペランドアクセスおよび命令実行が並列に動
作する・ぐイブライン構造の電子計算機において、メモ
リ、もしくはＩ／Ｏ等に記憶されるオペランＰデータの
アドレス、語長、データおよび制御情報が書込まれ、か
つ命令解読部からのオペランド読取指示及び書込指示と
前記書込まれたアドレス及び語長とを比較し、一致して
いれば、一致信号を出力する適当な長さの書込みデータ
キューと、該書込データキューのア゛ドレス及び語長か
前記命令解読部からのオペランド読取指示かを切換えて
外部バスに出力するアト０レス切換回路と、前記書込デ
ータキューのデータか外部バスからのデータかを切換え
て命令実行部に与えるデータ切換回路とを含むことを特
徴とする。
令解読、オペランドアクセスおよび命令実行が並列に動
作する・ぐイブライン構造の電子計算機において、メモ
リ、もしくはＩ／Ｏ等に記憶されるオペランＰデータの
アドレス、語長、データおよび制御情報が書込まれ、か
つ命令解読部からのオペランド読取指示及び書込指示と
前記書込まれたアドレス及び語長とを比較し、一致して
いれば、一致信号を出力する適当な長さの書込みデータ
キューと、該書込データキューのア゛ドレス及び語長か
前記命令解読部からのオペランド読取指示かを切換えて
外部バスに出力するアト０レス切換回路と、前記書込デ
ータキューのデータか外部バスからのデータかを切換え
て命令実行部に与えるデータ切換回路とを含むことを特
徴とする。
次に１本発明によるデータ読取書込制御方式について実
施例を挙げ２図面を参照して説明する。
施例を挙げ２図面を参照して説明する。
第１図は本発明による実施例として電子計算機における
データ読取書込制御部の構成をブロック図により示した
ものである。この例において。
データ読取書込制御部の構成をブロック図により示した
ものである。この例において。
ＷＤＱは適当な長さのＦＩＦＯで構成され、制御情報（
Ｖ、Ｗ）、書込アドレス（Ａｄｒ ） 、書込データ長
（ｄｔ）および書込データ（Ｄａｔａ）が記憶される書
込データキュー、ＭＰＸ −Ａは書込データキュー切換
回路、 ＭＰＸ −Ｄは書込データキューＷＤＱのＤａ
ｔａか外部バスからの読取データ（ＲＤ ）を切換えて
出力する切換回路、 ＲＤＱは適当な長さのＦＩＦＯか
ら構成され、命令実行部ＥＸＵに与えるために切換回路
ＭＰＸ −Ｄから出力された読取データを蓄積する読取
データキュー、そして、 Ｃ０ＮＴは上記の回路を制御
する制御回路である。
Ｖ、Ｗ）、書込アドレス（Ａｄｒ ） 、書込データ長
（ｄｔ）および書込データ（Ｄａｔａ）が記憶される書
込データキュー、ＭＰＸ −Ａは書込データキュー切換
回路、 ＭＰＸ −Ｄは書込データキューＷＤＱのＤａ
ｔａか外部バスからの読取データ（ＲＤ ）を切換えて
出力する切換回路、 ＲＤＱは適当な長さのＦＩＦＯか
ら構成され、命令実行部ＥＸＵに与えるために切換回路
ＭＰＸ −Ｄから出力された読取データを蓄積する読取
データキュー、そして、 Ｃ０ＮＴは上記の回路を制御
する制御回路である。
まず、命令解読部ＩＤＵからデータの書込指示Ｗｒ （
Ａｄｒ 、 ｄｔ）が発行され、書込データキューＷＤ
Ｑ及び制御回路Ｃ０ＮＴに与えられる。この−とき。
Ａｄｒ 、 ｄｔ）が発行され、書込データキューＷＤ
Ｑ及び制御回路Ｃ０ＮＴに与えられる。この−とき。
制御回路Ｃ０ＮＴに与えられるのは書込指示Ｗｒのみで
ある。書込データキューＷＤＱへの書込は、制御情報ｖ
、ＷとＭ）Ｑに蓄積されているＡｄｒ 、 ｃｌｌとに
より決定される。第２図に示すように、制御情報ＷはＷ
ｒ （Ａｄｒ 、 ｄｔ ）のＡｄｒ 、 ｄｔが書込
データキエ−ＷＤＱにセットされたのち、まだデータ（
ＷＤＴ ）がＷＤＱに書込まれていないか、書込まれた
がバスに出力されないで外部メモリに書かれていない状
態を示す。制御情報ＶはＷｒ （Ａｄｒ 、 ｄｔ）の
指示に対するデータ（ＷＤＴ ）がＷＤＱに書込まれて
有効である情態を示す。書込データキュー苗視に蓄積さ
れたＷｒ指示の情報Ａｄｒ 、 ｄｔと命令解読部ＩＤ
Ｕからのメモリアクセス指示Ｗｒ （Ａｄｒ 、 ｄｔ
）及びＲｄ （Ａｄｒ 、 ｄｔ）とはＷＤＱ内で比
較され、メモリアクセスがＷＤＱ内に含まれると判定さ
れると。
ある。書込データキューＷＤＱへの書込は、制御情報ｖ
、ＷとＭ）Ｑに蓄積されているＡｄｒ 、 ｃｌｌとに
より決定される。第２図に示すように、制御情報ＷはＷ
ｒ （Ａｄｒ 、 ｄｔ ）のＡｄｒ 、 ｄｔが書込
データキエ−ＷＤＱにセットされたのち、まだデータ（
ＷＤＴ ）がＷＤＱに書込まれていないか、書込まれた
がバスに出力されないで外部メモリに書かれていない状
態を示す。制御情報ＶはＷｒ （Ａｄｒ 、 ｄｔ）の
指示に対するデータ（ＷＤＴ ）がＷＤＱに書込まれて
有効である情態を示す。書込データキュー苗視に蓄積さ
れたＷｒ指示の情報Ａｄｒ 、 ｄｔと命令解読部ＩＤ
Ｕからのメモリアクセス指示Ｗｒ （Ａｄｒ 、 ｄｔ
）及びＲｄ （Ａｄｒ 、 ｄｔ）とはＷＤＱ内で比
較され、メモリアクセスがＷＤＱ内に含まれると判定さ
れると。
ＨＩＴ信号がアクティブになる。
Ｒｄ （Ａｄｒ 、 ｄｔ ）が書込データキ、 −Ｗ
ＤＱ内にあればＨＩＴ信号がアクティブになシ、制御回
路Ｃ０ＮＴはＷＤＱのデータを選択し、 Ｄ −ＳＥＬ
信号を送出して切換回路ＭＰＸ −Ｄを制御し、読取デ
ータキューＲＤＱに読取データを与えてバスサイクルを
発生させない。Ｒｄ （Ａｄｒ ｖ ｄｔ ）がＷＤＱ
内になければ。
ＤＱ内にあればＨＩＴ信号がアクティブになシ、制御回
路Ｃ０ＮＴはＷＤＱのデータを選択し、 Ｄ −ＳＥＬ
信号を送出して切換回路ＭＰＸ −Ｄを制御し、読取デ
ータキューＲＤＱに読取データを与えてバスサイクルを
発生させない。Ｒｄ （Ａｄｒ ｖ ｄｔ ）がＷＤＱ
内になければ。
ＨＩＴ信号がアクティブでないことを判定してリードサ
イクルを示すＲＣ信号をアクティブにし、制御回路Ｃ０
ＮＴはＡ −ＳＥＬを送出して切換回路ＭＤＸ −Ａを
制御し、 Ｒｄ （Ａｄｒ 、 ｄｔ ）のＡｄｒ 、
ｄｔを選択する。選択されたＡｄｒ ｐ ｄｔ はメ
モリ読取サイクルを起動させ、読取シデータＲＤがくる
と、制御回路Ｃ０ＮＴからのＤ −ＳＥＬ信号により切
換回路ＭＰＸ −Ｄを制御してデータＲＤが読取データ
キューＲ，Ｄ、 Ｑに与えられる。どちらの場合でも、
制御情報Ｖ、Ｗに変化を与えることはない。制御回路Ｃ
０ＮＴはメモリアクセスの遅延を外部バスから与えられ
るデータレディ信号ＲＤＹに合わせてＲＤＰ信号を生成
し。
イクルを示すＲＣ信号をアクティブにし、制御回路Ｃ０
ＮＴはＡ −ＳＥＬを送出して切換回路ＭＤＸ −Ａを
制御し、 Ｒｄ （Ａｄｒ 、 ｄｔ ）のＡｄｒ 、
ｄｔを選択する。選択されたＡｄｒ ｐ ｄｔ はメ
モリ読取サイクルを起動させ、読取シデータＲＤがくる
と、制御回路Ｃ０ＮＴからのＤ −ＳＥＬ信号により切
換回路ＭＰＸ −Ｄを制御してデータＲＤが読取データ
キューＲ，Ｄ、 Ｑに与えられる。どちらの場合でも、
制御情報Ｖ、Ｗに変化を与えることはない。制御回路Ｃ
０ＮＴはメモリアクセスの遅延を外部バスから与えられ
るデータレディ信号ＲＤＹに合わせてＲＤＰ信号を生成
し。
ＲＤＱにデータと一緒にＰビットをセットすることによ
り、命令実行ユニッ） ＥＸＵに対してデータの読取ら
れたことがわかるようになる。
り、命令実行ユニッ） ＥＸＵに対してデータの読取ら
れたことがわかるようになる。
Ｗｒ （Ａｄｒ ｙ ｄＺ ）は必ず書込データキ、
ｙ ＷＤＱに一旦書込まれ、制御情報Ｖ、Ｗが変化する
。この制御情報Ｖ、Ｗの変化の状態遷移を示すと第３図
のようになる。初期状態ではＷＤＱには何も書かれてお
らず、（Ｖ、Ｗ）は総て（ＯｔＯ）である。
ｙ ＷＤＱに一旦書込まれ、制御情報Ｖ、Ｗが変化する
。この制御情報Ｖ、Ｗの変化の状態遷移を示すと第３図
のようになる。初期状態ではＷＤＱには何も書かれてお
らず、（Ｖ、Ｗ）は総て（ＯｔＯ）である。
命令解読部ＩＤＵからＷｒ指示を受けると、（ＶＯＷ）
は（ｏ、ｉ）となシ、実際にＥＸＵから書込データＰ
（ＷＤＴ ）がくると（１，１）となる。従りて。
は（ｏ、ｉ）となシ、実際にＥＸＵから書込データＰ
（ＷＤＴ ）がくると（１，１）となる。従りて。
（０，１）では次のＷｒ指示を受は付けることができな
いため、他の（Ｖ、Ｗ）の情報を調べる必要がある。（
１，１）の状態で命令コード読取シ等の他のバスサイク
ルがないときは、０／Ｃ信号がインアクティブになシ、
又オペランドフェッチがない時（Ｒｄ指示がない時）
、 Ｃ０ＮＴはライトサイクルを示すＷＣ信号をアクテ
ィブにして、書込みデータキ：Ｌ−ＷＤＱの（１＃１）
の示すＡｄｒ 、 ｄｔのデータを外部バスに与える。
いため、他の（Ｖ、Ｗ）の情報を調べる必要がある。（
１，１）の状態で命令コード読取シ等の他のバスサイク
ルがないときは、０／Ｃ信号がインアクティブになシ、
又オペランドフェッチがない時（Ｒｄ指示がない時）
、 Ｃ０ＮＴはライトサイクルを示すＷＣ信号をアクテ
ィブにして、書込みデータキ：Ｌ−ＷＤＱの（１＃１）
の示すＡｄｒ 、 ｄｔのデータを外部バスに与える。
ここで始めて外部メモリに書込まれ＋（１，０）の状態
になる。
になる。
書込データキューＷＤＱに書込まれる条件は、第４図の
ように３通シあるが、決められている優先順位に従かう
必要がある。即ち、 ＷＤＱに書込済で。
ように３通シあるが、決められている優先順位に従かう
必要がある。即ち、 ＷＤＱに書込済で。
かつＡｄｒ、ｄｔが一致したＷＤＱのエントリが最優先
で選択され１次に初期状態のエントリが優先され。
で選択され１次に初期状態のエントリが優先され。
最後にメモリ書込済（Ｗ＝Ｏ）でＡｄｒ 、 ｔｉｌが
不一致のエントリが選択される。それ以外の時はＷＤＱ
に書込むことができず、Ｗ＝Ｑ（外部メモリペ書込む）
になるまで待つためのＷＡＩＴ信号が命令解読部ＩＤＵ
に与えられる。
不一致のエントリが選択される。それ以外の時はＷＤＱ
に書込むことができず、Ｗ＝Ｑ（外部メモリペ書込む）
になるまで待つためのＷＡＩＴ信号が命令解読部ＩＤＵ
に与えられる。
外部バスからの読取データＲＤは命令読取時には命令キ
エー（ＩＱＵ ） 、アドレス計算時には命令解読部Ｉ
ＤＵなど他のユニッ）（０，Ｕ）に行く。
エー（ＩＱＵ ） 、アドレス計算時には命令解読部Ｉ
ＤＵなど他のユニッ）（０，Ｕ）に行く。
命令実行ユニッ） ＥＸＵはデータ書込時には、書込デ
ータキューＷＤＱにデータを与えたところで実行を終了
することができ、データ読取時は、読取データ書込時Ｒ
ＤＱのＰがアクティブになるのを待ってデータを読み取
るととにより、処理を続けたシ終らせたシすることがで
きる。
ータキューＷＤＱにデータを与えたところで実行を終了
することができ、データ読取時は、読取データ書込時Ｒ
ＤＱのＰがアクティブになるのを待ってデータを読み取
るととにより、処理を続けたシ終らせたシすることがで
きる。
第１１図は１本発明により第９図に示すプログラムを実
行した場合の各命令のノｊイブラインステ−ノをタイム
チャートにより示したものである。
行した場合の各命令のノｊイブラインステ−ノをタイム
チャートにより示したものである。
このチャートを見ると、従来技術による場合に検出され
た命令Ｉ、と工４との間のメモリハザードは、■、の実
行ステージでデータが４（５）に示すようＶｃＷＤＱに
書き込まれ、これがＩ４の実行ステージで（３）４に示
すように読取ることにより回避されている。そのため、
工、のＥＸＵ実行待ちが発生せず。
た命令Ｉ、と工４との間のメモリハザードは、■、の実
行ステージでデータが４（５）に示すようＶｃＷＤＱに
書き込まれ、これがＩ４の実行ステージで（３）４に示
すように読取ることにより回避されている。そのため、
工、のＥＸＵ実行待ちが発生せず。
従来技術においてＩ３単位時間必要とした処理がＩ１単
位時間で終了し、２単位時間実行速度が改善されている
。又、バスサイクルが１１回から１回減少して１０回に
なっているため、バストラクイックの大きいシステム、
例えばマルチプロセッサシステムに適用してその性能が
大きく改善される。
位時間で終了し、２単位時間実行速度が改善されている
。又、バスサイクルが１１回から１回減少して１０回に
なっているため、バストラクイックの大きいシステム、
例えばマルチプロセッサシステムに適用してその性能が
大きく改善される。
れば、電子計算機のデータ読取書込制御部における書込
データキューの内容を後続する命令が同じアドレスなら
ばそれを検出してアクセスできるようにすることにより
、メモリハザードを回避してバスサイクルの短縮を可能
とし、・ぐイブの流れをスムーズにして命令実行速度を
大きく改善できる点において得られる効果は大きい。
データキューの内容を後続する命令が同じアドレスなら
ばそれを検出してアクセスできるようにすることにより
、メモリハザードを回避してバスサイクルの短縮を可能
とし、・ぐイブの流れをスムーズにして命令実行速度を
大きく改善できる点において得られる効果は大きい。
第１図は本発明による実施例として電子計算機における
データ読取書込制御部の構成を示すブロック図、第２図
は、第１図の実施例における制御情報の状態を示す図、
第３図は、第１図の実施例における制御情報の状態遷移
を示す図、第４図は。 第１図の実施例における書込データキー〜へ書込むエン
） ＩＪ−の優先順位を示す図、第５図はパイプライン
構造をした従来の電子計算機の動作の一例を示すブロッ
ク図、第６図は、・！イブライン構造をした従来の電子
計算機の動作の一例を示すタイムチャート、第７図は、
パイプライン構造をした従来の電子計算機の回路構成の
一例を示すブロック図、第８図は、・！イブライン構造
をした従来の電子計算機における代表的な命令タイプの
動作の種類と順序を示す図、第９図は・母イブライン構
造をした従来の電子計算機においてメモリハザードが生
じる具体的なプログラムの例、第１０図は従来の電子計
算機知より第９図のプログラムが実行された時の各パイ
プラインの動作状況を示すタイムチャート、第１１図は
本発明により第９図のプログラムが実行された時の各パ
イプラインの動作状況を示すタイムチャートである。 図ニおいて、 ＢＩＵはバスインターフェースユニット
、 ＩＤＵは命令解読ユニット、 ＡＴＵはアドレス変
換ユニット、 ＥＸｔＪは命令実行ユニツ） 、 ＩＱ
Ｕは命令キス−ユニット、 ＭＩＯはメモリ及びＩ／Ｏ
。 ＷＤＱは書込データキュー、ＲＤＱは読取データキヱ−
、ＭＰＸ−Ａはアドレス切換回路、 ＭＰＸ−Ｄはデー
タ切換回路、 Ｃ０ＮＴは制御回路である。 鳥２図 馬３図 Ｗと 箆４図 書込条件（勧順位） （Ｗ−１，Ｖ＝Ｏ／）状態Ｔ″１↓ｗａｉｔが発生）宅
５図 帛６図 第７図 第８図
データ読取書込制御部の構成を示すブロック図、第２図
は、第１図の実施例における制御情報の状態を示す図、
第３図は、第１図の実施例における制御情報の状態遷移
を示す図、第４図は。 第１図の実施例における書込データキー〜へ書込むエン
） ＩＪ−の優先順位を示す図、第５図はパイプライン
構造をした従来の電子計算機の動作の一例を示すブロッ
ク図、第６図は、・！イブライン構造をした従来の電子
計算機の動作の一例を示すタイムチャート、第７図は、
パイプライン構造をした従来の電子計算機の回路構成の
一例を示すブロック図、第８図は、・！イブライン構造
をした従来の電子計算機における代表的な命令タイプの
動作の種類と順序を示す図、第９図は・母イブライン構
造をした従来の電子計算機においてメモリハザードが生
じる具体的なプログラムの例、第１０図は従来の電子計
算機知より第９図のプログラムが実行された時の各パイ
プラインの動作状況を示すタイムチャート、第１１図は
本発明により第９図のプログラムが実行された時の各パ
イプラインの動作状況を示すタイムチャートである。 図ニおいて、 ＢＩＵはバスインターフェースユニット
、 ＩＤＵは命令解読ユニット、 ＡＴＵはアドレス変
換ユニット、 ＥＸｔＪは命令実行ユニツ） 、 ＩＱ
Ｕは命令キス−ユニット、 ＭＩＯはメモリ及びＩ／Ｏ
。 ＷＤＱは書込データキュー、ＲＤＱは読取データキヱ−
、ＭＰＸ−Ａはアドレス切換回路、 ＭＰＸ−Ｄはデー
タ切換回路、 Ｃ０ＮＴは制御回路である。 鳥２図 馬３図 Ｗと 箆４図 書込条件（勧順位） （Ｗ−１，Ｖ＝Ｏ／）状態Ｔ″１↓ｗａｉｔが発生）宅
５図 帛６図 第７図 第８図
Claims (1)
- 【特許請求の範囲】 １、少なくとも命令解読、オペランドアクセスおよび命
令実行が並列に動作するパイプライン構造の電子計算機
において、メモリ、もしくはＩ／Ｏ等に記憶されるオペ
ランドデータのアドレス、語長、データおよび制御情報
が書込まれ、かつ命令解読部からのオペランド読取指示
及び書込指示と前記書込まれたアドレス及び語長とを比
較し、一致していれば、一致信号を出力する適当な長さ
の書込データキューと、該書込データキューのアドレス
及び語長か前記命令解読部からのオペランド読取指示か
を切換えて外部バスに出力するアドレス切換回路と、前
記書込データキューのデータか外部バスからのデータか
を切換えて命令実行部に与えるデータ切換回路とを含む
ことを特徴とする電子計算機におけるデータ読取書込制
御方式。 ２、先行する命令が書込データキューに書込んだオペラ
ンドのアドレス及び語長を後続する命令の読取オペラン
ドのアドレス及び語長と比較して、一致を検出すれば、
制御回路の指示によりデータ切換回路を経由して書込デ
ータキュー内のデータを命令実行部に与えることを特徴
とする特許請求の範囲第１項に記載の電子計算機におけ
るデータ読取書込制御方式。 ３、書込みオペランドデータが制御情報にもとずいて書
込みデータキューに書込まれ、その後所定の優先順位に
従って外部メモリ及びＩ／Ｏ等に書込まれた後も、制御
情報にもとずいて書込オペランドデータが書込まれるま
でその内容を保持し、オペランドの読取りに備えること
を特徴とする特許請求の範囲第２項に記載の電子計算機
におけるデータ読取書込制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13437485A JPS61294550A (ja) | 1985-06-21 | 1985-06-21 | 電子計算機におけるデ−タ読取書込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13437485A JPS61294550A (ja) | 1985-06-21 | 1985-06-21 | 電子計算機におけるデ−タ読取書込制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61294550A true JPS61294550A (ja) | 1986-12-25 |
Family
ID=15126896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13437485A Pending JPS61294550A (ja) | 1985-06-21 | 1985-06-21 | 電子計算機におけるデ−タ読取書込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294550A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008033955A (ja) * | 2002-04-30 | 2008-02-14 | Advanced Micro Devices Inc | ロード操作の推測結果をレジスタ値にリンクするためのシステムおよび方法 |
| JP2014089730A (ja) * | 2001-12-20 | 2014-05-15 | Intel Corp | プロセッサに関するロード／移動及び複製命令 |
-
1985
- 1985-06-21 JP JP13437485A patent/JPS61294550A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014089730A (ja) * | 2001-12-20 | 2014-05-15 | Intel Corp | プロセッサに関するロード／移動及び複製命令 |
| US9043583B2 (en) | 2001-12-20 | 2015-05-26 | Intel Corporation | Load/move and duplicate instructions for a processor |
| JP2008033955A (ja) * | 2002-04-30 | 2008-02-14 | Advanced Micro Devices Inc | ロード操作の推測結果をレジスタ値にリンクするためのシステムおよび方法 |
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