JPS63197232A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の目的） （産業上の利用分野） この発明は、先行制御方式による命令の実行処理を高速
に行なうようにしたマイクロプロセッサに１ＩｌＪる。

（従来の技術） 最近の先行υ制御方式によるマイクロブ［］ヒヒラにあ
っては、命令処理速度を高速にするためにバイブライン
処理が行なわれており、さらには、多機能、高性能化を
図るためにマイクロプログラム制御方式が取り入れられ
ている。

このようなマイクロプロセッサでは、マクロ命令のデコ
ード効率を高めるために、通常、現在実行中のマクロ命
令から数命令後に実行されるべきマクロ命令をデコード
するのが一般的にあり、外部記憶装置から読出されたマ
クロ命令を一時マイクロプロセッサ内の記憶装置（パラ
フッ・）に格納し、このバッフ１から順次マクロ命令を
読出してデコードしている。

第２図は上述したようなデコード処理を行なう従来のマ
イクロプロセッサの構成を示すブロック図である。同図
において、マイクロプロセッサ１は、マクロ命令をデコ
ードするデコーダ３と、デコードされた命令を実行処理
する命令実行ユニット５と、デコーダ３及び命令実行ユ
ニット５のバス使用要求にしたがって外部データバス１
００を１１Ｊｔｌｌするバスコントローラ７とを有して
いる。

デコーダ３は、その内部に複数のマクロ命令を一時的に
格納するバッファ９を備えている。このバッファ９は、
外部データバス１００が一度に転送できるデータ量のＮ
倍の記憶容認を有しており、現在実行中の命令が終了し
た侵実行されるべきマクロ命令が、外部データバス１０
０の転送能力に応じて一度に転送されて格納される。こ
のバッファ９に格納された複数のマクロ命令は、順次読
出されてデコーダ３によりデコードされ、デコードされ
たマクロ命令は内部バス２００を介し命令実行ユニット
５に供給される。

また、デコーダ３は、バッファ９からマクロ命令が読出
され、バッファ９に外部データバス１００が一度に転送
できるデータφを格納する空きが生じると、マクロ命令
のフェッチ（外部データバス１００に接続された外部記
憶装置（図示ｔず）からのマクロ命令の読出し）を、信
号線３００を介してバスコントローラ７に要求する。

命令実行ユニット５は、デコーダ３によってデコーダさ
れ内部バス２００を介して供給されるマクロ命令を実行
処理するものであり、命令実行に伴って外部データバス
１００を使用する場合には、外部データバス１００の使
用要求を信号線４００を介し“【バスコントローラ７に
与える。

バスコントローラ７は、デコーダ３からのマクロ命令の
フェッチ要求を受けて、マクロｆｊＩ令を外部記憶装置
からフェッチし、フェッチしたマクロ命令を内部バス５
００を介してデコーダ３のバッファ９へ転送する。また
、バスコントローラ７は、デコーダ３及び命令実行ユニ
ット５から外部データバス１００の使用を同時に要求さ
れた場合には、予め設定された優先順位にしたがってこ
れらの要求を調停する。

この外部データバス１００の使用優先順位は、命令処理
速度を＾速にするために、通常命令実行に伴なう外部デ
ータバス１００の使用順位がマクロ命令フェッチのそれ
よりも高いのが一般的である。しかし、これらは同時に
要求があった場合であり、優先順位のｎい命令実行に伴
なう外部データバス１００の使用要求があっても、すで
に外部データバス１００がマクロ命令フェッチのために
使用されている場合には、命令実行に伴なう外部データ
バス１００の使用は、優先順位の低いマク［］命令のフ
ツェヂによる外部データバス１００の使用が終了するま
で待たされることになる。

このように構成されたマイクロブロレッ４ｊにおいて、
デコーダ３内部に設けられたバッフ１９から読出されデ
コードされた命令が無条件に分岐を伴なう分岐命令であ
り、この分岐命令が実行された場合には、分岐先の命令
を実行するために、すでにバッファ９に格納されている
複数のマクロ命令をすべて“無効″として処理し、分岐
先の命令をフェッチして新たにバッファ９に格納すると
いう動作を行なっていた。

（発明が解決しようとする問題点） 以上説明したように、複数のマクロ命令を予め先取りし
デコーダ３の内部に設けられたバッファ９に一時的に格
納するようにして、命令の実行処理を行なうマイクロプ
ロセッサにあっては、デコードされ実行処理される命令
が無条件に分岐を伴なう分岐命令であり、分岐先の命令
を実行処理する場合には、バッファ９にすでに格納され
ている接続の複数のマクロ命令は、すべて無効どなって
いた。

したがって、このような場合には、バッファ９に格納さ
れた接続のマクロ命令はすべて無効になるにもかかわら
ず、デコーダ３によってデコードされてしまうという余
分な動作が行なわれていた。

これは、デコード処理を行なう例えばＰ　Ｌ　Ａ（Ｐ　
ｒｏａｒａｍｍａｂｌｅ　　Ｌ　ｏａｉｃ　　Ａ　ｒｒ
ａｙ）といった組合迂回路を無駄に動作させて、消費電
力及び発熱けを増大させていた。

さらに、バッファ９への格納及びデコードが無効となる
マクロ命令のフェッチのために、外部データバス１００
が使用されている場合には、命令実行のために外部デー
タバス１００を使用することができず、フェッチ動作が
終了するまで外部データバス１００を使用する命令の実
行は持たされていた。このように、不要な動作のために
、命令の実行処理が遅れるという問題があった。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、命令のフェッチ及びデコー
ド処理効率を高め、命令を高速に実行処理することがで
きるマイクロプロセッサを提供することにある。

〔発明の構成〕

（問題点を解決するための手段） 上記目的を達成するために、この発明は、先行υＪｔｌ
ｌによってマクロ命令の実行が行なわれるマイクロプロ
セッサにして、複数のマクロ命令を一時的に格納保持す
る格納手段を備え、この格納手段に格納されたマクロ命
令を順次読出して解読し、前記格納手段に空きが生じる
とマクロ命令のフェッチ要求を出力する命令解読手段と
、この命令解読手段からのフェッチ要求にしたがって、
マクロ命令を外部記憶装置から読出して前記格納手段に
格納保持する命令読出し手段と、前記命令解読手段によ
って解読されたマクロ命令が無条件に分岐を伴なう命令
である場合に、マク［１命令のフェッチ要求を抑制する
とともに前記格納手段にそれまで格納保持されたすべて
のマクロ命令の解読処理を停止させる手段とから構成さ
れる。

（作用） この発明のマイクロプロセッサにあっては、デコードさ
れたマクロ命令が無条件に分岐を伴なう分岐命令である
場合に、後続のマク０命令のフェッチ要求を制御すると
ともに、それまでフェッチしたマクロ命令のデコード処
理を停止するようにした。

（実施例） 以下図面を用いてこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係るマイクロプロセッサ
の構成を示すブロック図である。この実施例のマイクロ
プロセッサは、デコードされたマクロ命令が無条件に分
岐を伴なう分岐命令であった場合に、それ以棲のマクロ
命令のフェッチ及びデコード処理を停止するようにした
ものである。

なお、第１図において、第２図と同符号のものは同一機
能を有するものであり、その説明は省略する。

第１図において、マイクロプロセッサ１１は、マクロ命
令の一時的格納及びデコード処理を行なうデコーダ１３
、命令実行ユニット５、外部データバス１００の１１ｍ
を行なうバスコントローラ１５及び、フリップフロップ
回路１７、アンドゲート１９を有している。

デコーダ１３は、その内部に１つのマクロ命令が一時的
に格納されるバッファ２１を複数個（Ｎ個）備えている
。それぞれのバッファ２１は、内部バス５００が一度に
転送できる１つのマクロ命令を構成するビット数の記憶
容量を有しており、現在実行中の命令が終了した後に実
行されるべきマクロ命令を格納する。

また、デコーダ１３は、それぞれのバッファ２１に格納
されたマクロ命令が有効であるか否かを示す指Ｆｌ　（
ＴＡＧ）ビット２３を、それぞれのバッファ２１毎に有
している。この指標ビット２３は、その論理が例えば“
１′″の場合には、この指標ビット２３に対応するバッ
フ？２１に格納されたマクロ命令が有効であることを示
し、その論理が例えば“０”の場合には、この指標ビッ
ト２３に対応するバッファ２１に格納されたマクロ命令
が無効であることを示す。

また、この指標ビット２３は、対応するバッファ２１に
マクロ命令が格納されると“１″となり、対応するバッ
ファ２１が空き状態になると“ｏｎとなる。

さらに、デコーダ１３は、それぞれの指標ビット２３を
入力とし、出力をアンドゲート１９の一方の入力とする
論理回路２５を備えている。この論理回路２５は、指標
ビット２３の少なくとも１つが０″である場合に、出力
である信号線３００を“０′″とするような論理動作を
行なうものである。このような論理動作を行なう論理回
路２５は、それぞれの指標ビット２３の否定論理積演算
（ＮＡＮＤ）を行なうＮＡＮＯゲートによって実現でき
る。

バスコントローラ１５は、外部データバス１００を介し
て外部記憶手段（図示せず）に接続されており、マクロ
命令及び命令実行ユニット５で行なわれる命令の実行に
伴なうデータの転送路となる外部データバス１００の入
出力制御を行なうものである。この入出力＆１１１Ｋｌ
はデコーダ１３からのマクロ命令フェッチ要求及び命令
実行ユニット５からのバス使用要求にしたがって行なわ
れる。

また、バスコントローラ１５は、デコーダ１３からのマ
クロ命令フェッチ要求及び命令実行ユニット５からのバ
ス使用要求を受けるバスアクセスｍ１ｌｌ　ｔｉｌｌロ
ジック２７を備えている。このバスアクセスｔＩＩＩｔ
２１１ロジック２７は、それぞれの要求が同時に入力さ
れた場合には、マクロ命令のフェッチ要求よりも外部デ
ータバス１００の使用優先順位が高い命令実行に伴なう
バス使用要求を先に受ける。

さらに、バスコントローラ１５は、バスアクセスＩｉ制
御ロジック２７が命令実行ユニット５からバス使用要求
を受けると、外部データバス１００を命令を実行するた
めに使用し、マクロ命令のフェッチ要求があると、すな
わち、アントゲ−Ｉ・１９の出力が“１″になると、マ
クロ命令を外部記憶装置からフェッチして、フェッチし
たマクロ命令を内部バス５００を介してバッファ２１へ
転送する。

フリップフ［１ツブ回路１７は、その入力がデコーダ１
３に接続されており、ぞの出力がアンドゲート１９の他
方の入力及びそれぞれの指標ビット２３に接続されてい
る。このフリップフロップ回路１７は、デコーダ１３に
よってデコードされたマクロ命令が分岐命令でない場合
にはセットされて“１″となり、また、デコードされた
マクロ命令が無条件に分岐を伴なう分岐命令である場合
にはリセットされて“０”となる。フリップフロップ回
路１７がリヒットされて“０″になると、すべての指標
ビット２３は“０″′となり、バッファ２１に格納され
ているマクロ命令はすべて無効になるとともに、デコー
ド処理は停止される。

アンドゲート１９は、論理回路２５の出力とフリップフ
ロップ回路１７の出力との論理積をとり、その結渠をバ
スアクヒス制御ロジック２７に出力する。アンドゲート
１９は、バッファ２１に格納されでデコードされたマク
ロ命令が無条件に分岐を伴なう分岐命令でない場合に、
少なくとも指標ビット２３の一つが０″となり、フリッ
プフロップ回路１７がセットされて“１″になると、出
力が１″となりマクロ命令のフェッチをバスアクセスｆ
、ＩＩ　１１１ロジツク２７に要求する。

以上説明したように、この発明の実施例は構成されてお
り、次にこの実施例の作用を説明する。

バッファ２１に格納されたマクロ命令がデコーダ１３に
よってデコードされて、このデコードされたマク［］命
令が無条件に分岐を伴なう分岐命令でない場合には、フ
リップフロップ回路１７がセットされて“１″となる。

このような状態にあって、少なくともバッファ２１の１
つに空きが生じると、そのバッファ２１に対応する指標
ビット２３が“Ｏ”となる。これにより、論理回路２５
の出力は１″となり、これが信号線３００を介してアン
ドゲート１９の一方の入力に与えられる。

したがって、アンドゲート１９の両入力は“１″となり
、その出力も“１″′となってマクロ命令のフェッチ要
求がバスアクセス制御ロジック２７に与えられる。この
要求は、命令実行ユニット５が外部データバス１００を
使用している場合には使用が終了した後に受は入れられ
る。マクロ命令のフェッチ要求が受は入れられると、マ
クロ命令がバスコントローラ１５によって外部記憶装置
から外部データバス１００を介してフェッチされて、内
部バス５００を介して空き状態になったバッファ２１に
格納される。

次に、デコーダ１３によってデコードされたマクロ命令
が無条件に分岐を伴なう分岐命令である場合には、フリ
ップフロップ回路１７はリヒットされて“Ｏ″となる。

このように、マクロ命令がバッファ２１から読出されて
バッファ２１の少なくとも一つに空きが生じると、これ
に対応する指標ビット２３が０″となる。これにより、
論理回路２５の出力は“１“となり、マクロ命令のフェ
ッチ要求が信号線３００を介してアンドゲート１９の一
方の入力に与えられる。

しかしながら、フリップフロップ回路１７はリセットさ
れて“Ｏ″になっているため、アントゲ−ｌ−１９の他
方の入力には“０″が与えられ、アンドゲート１９の出
力は“Ｏｎとなる。すなわち、マクロ命令のフェッチ要
求は、バスアクセス制御ロジック２７に与えられないこ
とになる。さらに、フリップフロップ回路１７がリセッ
トされて０′。

になると、すべての指標ビット２３は“０″となり、そ
れぞれのバッファ２１に格納されたマクロ命令はすべて
無効となる。

すなわち、デコーダ１３によってデコードされたマクロ
命令が無条件に分岐を伴なう分岐命令である場合には、
バッファ２１に空きが生じて、マク０命令のフェッチ要
求がデコーダ１３から出力されても、このフェッチ要求
はバスアクセス制御ロジック２７に与えられず、マクロ
命令のフェッチは行なわれない。また、それまでバッフ
ァ２１に格納されていたマクロ命令はすべて無効になる
とともに、デコード処理が停止される。

このように、デコードされたマクロ命令が無条件に分岐
を伴なう分岐命令である場合には、分岐命令のデコード
侵のフエッ′ｆ−要求は受けつけられず、分岐先の命令
を実行するためにいずれ無効となる分岐命令の後続のマ
クロ命令をフェッチするという無駄な動作をなくすこと
ができる。これにより、無駄な動作のために外部データ
バス１００を使用することがなくなり、外部データバス
１００を効率よく使用することができる。したがって、
実行処理のために外部データバス１００を使用する命令
は、外部データバス１００を使用できるまでの持ち時間
が低減されて、命令が高速に実行されるようになる。

また、デコードされたマクロ命令が無条件に分岐を伴な
う分岐命令である場合に、それまでバッフＦ２１に格納
されていたすべてのマクロ命令はデコード処理されず、
いずれ無効となるマクロ命令をデコードするという無駄
な動作なくすことができる。これにより、デコーダの消
ＪＲ電力及び発熱看を低減することができるようになる
。

〔発明の効果〕

以上説明したように、この発明によれば、デコードされ
たマクロ命令が無条件に分岐を伴なう分岐命令である場
合に、後続のマクロ命令のフェッチ要求を抑制するとと
もに、それまでフェッチしたマク［１命令のデコード処
理を停止するようにしたので、不要な動作を削減して命
令のフェッチ及びデコード処理効率を高めることができ
るようになり、命令を高速に実行処理することができる
ようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマイクロプロセッサ
の構成を示すブロック図、第２図は先行制御を用いたマ
イクロプロセッサの一従来構成を示すブロック図である
。

Claims (1)

1. 【特許請求の範囲】 先行制御によつてマクロ命令の実行が行なわれるマイク
   ロプロセッサにして、 複数のマクロ命令を一時的に格納保持する格納手段を備
   え、この格納手段に格納されたマクロ命令を順次読出し
   て解読し、前記格納手段に空きが生じるとマクロ命令の
   フェッチ要求を出力する命令解読手段と、 この命令解読手段からのフェッチ要求にしたがって、マ
   クロ命令を外部記憶装置から読出して前記格納手段に格
   納保持する命令読出し手段と、前記命令解読手段によつ
   て解読されたマクロ命令が無条件に分岐を伴なう命令で
   ある場合に、マクロ命令のフェッチ要求を抑制するとと
   もに前記格納手段にそれまで格納保持されたすべてのマ
   クロ命令の解読処理を停止させる手段と、 を有することを特徴とするマイクロプロセッサ。