JPS6074033A - 命令読出し方式 - Google Patents
命令読出し方式Info
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- JPS6074033A JPS6074033A JP18224083A JP18224083A JPS6074033A JP S6074033 A JPS6074033 A JP S6074033A JP 18224083 A JP18224083 A JP 18224083A JP 18224083 A JP18224083 A JP 18224083A JP S6074033 A JPS6074033 A JP S6074033A
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- 238000000034 method Methods 0.000 claims description 15
- 230000002844 continuous effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ） 発明の技術分野
本発明は、命令読出し方式、特に連続アドレス読出し可
能な記憶部から１回の読出し動作で複数の命令を連続し
て読出してバッファメモリ部に格納した後、演算処理部
においてこれら命令を実行するようにした命令読出し方
式において、使用される可能性のないあるいは少ない命
令をバッファメモリに格納しないようにした命令読出し
方式に関するものである。
能な記憶部から１回の読出し動作で複数の命令を連続し
て読出してバッファメモリ部に格納した後、演算処理部
においてこれら命令を実行するようにした命令読出し方
式において、使用される可能性のないあるいは少ない命
令をバッファメモリに格納しないようにした命令読出し
方式に関するものである。
（Ｂ） 技術の背景と問題点
情報処理装置の処理能力を向上させるために、主記憶装
置を連続アドレス読出し可能な記憶素子とし、この主記
憶装置と演算処理装置との間にバッファメモリを設けて
、主記憶装置を１回のアクセスで連続的にアドレスする
ことにより複数の命令を連続的に読出してバッファメモ
リに格納しておき、格納された命令を演算処理装置に送
って当該一連の命令を実行することにより、主記憶装置
をアクセスする時間を極力減らすようにしている。
置を連続アドレス読出し可能な記憶素子とし、この主記
憶装置と演算処理装置との間にバッファメモリを設けて
、主記憶装置を１回のアクセスで連続的にアドレスする
ことにより複数の命令を連続的に読出してバッファメモ
リに格納しておき、格納された命令を演算処理装置に送
って当該一連の命令を実行することにより、主記憶装置
をアクセスする時間を極力減らすようにしている。
命令だけを先取りしておくこの命令キャッシュの方式は
、主記憶装置から１つの命令を読出して実行し、実行し
終ったら次の命令を読出しに行〈従来の方式に比べると
主記憶装置をアクセスする時間が短くなるという利点が
ある反面、次のような欠点を有している。即ち、主記憶
装置に対する１回の命令読出し動作で、バッファメモリ
に格納できる量と同じ量の命令の読出しを固定的に行っ
ているので、読出されてバッファメモリに格納された命
令の中にジャンプ系（分岐系）の命令があると、ジャン
プ系命令以後の命令が、ジャンプ時に用いられず無駄に
なるという欠点がある。このため演算処理装置の速度し
たがって処理能力が低下するという問題がある。
、主記憶装置から１つの命令を読出して実行し、実行し
終ったら次の命令を読出しに行〈従来の方式に比べると
主記憶装置をアクセスする時間が短くなるという利点が
ある反面、次のような欠点を有している。即ち、主記憶
装置に対する１回の命令読出し動作で、バッファメモリ
に格納できる量と同じ量の命令の読出しを固定的に行っ
ているので、読出されてバッファメモリに格納された命
令の中にジャンプ系（分岐系）の命令があると、ジャン
プ系命令以後の命令が、ジャンプ時に用いられず無駄に
なるという欠点がある。このため演算処理装置の速度し
たがって処理能力が低下するという問題がある。
（０） 発明の目的と構成
本発明の目的は、上述のような素無、駄読み〃を排する
ことにより、処理速度および処理能力を向上させた命令
読出し方式を提供することにある。
ことにより、処理速度および処理能力を向上させた命令
読出し方式を提供することにある。
このため本発明は、連続アドレス読出し可能な記憶部と
、この記憶部から１回の読出し動作によって連続的に読
出される複数の命令を前記読出し動作毎に格納するバッ
ファメモリ部と、このバックアメモリ部に格納された命
令を実行する演算処理部と、前記記憶部と前記バッファ
メモリ部とを制御する制御部とを具える命令読出し方式
においで、前記バッファメモリ部に各命令が格納される
際に各命令がジャンプ系命令であるか否かを解析して判
断する命令デコーダ部とを具え、この命令デコーダ部が
ジャンプ系命令を検出すると、このジャンプ系命令以後
の命令が読出されないように、前記制御部を指示して前
記主記憶装置の命令読出し動作を中止し、かつ前記バッ
ファメモリ部に読出されている命令を実行するよう制御
したことを特徴とするものである。
、この記憶部から１回の読出し動作によって連続的に読
出される複数の命令を前記読出し動作毎に格納するバッ
ファメモリ部と、このバックアメモリ部に格納された命
令を実行する演算処理部と、前記記憶部と前記バッファ
メモリ部とを制御する制御部とを具える命令読出し方式
においで、前記バッファメモリ部に各命令が格納される
際に各命令がジャンプ系命令であるか否かを解析して判
断する命令デコーダ部とを具え、この命令デコーダ部が
ジャンプ系命令を検出すると、このジャンプ系命令以後
の命令が読出されないように、前記制御部を指示して前
記主記憶装置の命令読出し動作を中止し、かつ前記バッ
ファメモリ部に読出されている命令を実行するよう制御
したことを特徴とするものである。
（Ｄ） 発明の実施例
第１図は、本発明命令読出し方式の一実施例のブロック
図である。図中、１は連続アドレス読出し可能な主記憶
装置であり、制御部２の制御のもとで、１回の読出し動
作、即ち１回のアクセスで複数の命令を連続して読出す
ことができる（例えば、ページ・モード、スタテック・
カラム、ニブル・モード）。本実施例ではニブル・モー
ドの場合について説明するが、ニブル・モードでは主記
憶装置１０１回のアクセスで４回連続してアドレスされ
４ワードの（４１固の）命令が一度に読出される。読出
された４ワードの命令は、データバス３を経てバッファ
メモリである命令レジスタファイル（Ｉ Ｒファイル）
４および命令デコーダ５に送られる。Ｉ Ｈ，ファイル
４は制御部２の制御のもと最大４ワードの命令を格納す
ることができ、当該４ワ一ド分が格納されると制御部２
１−１：当該格納された命令を演算処理部６にデータバ
ス３を経て送り当該各命令が実行される。他力、命令デ
コーダ５は主記憶装置１から連続して読出されＩＩ（フ
ァイル４に書込まれる各命令をＩ）Ｌファイルへの格納
と同時に解析し、命令がジャンプ系の命令であるか否か
を判断する。ジャンプ系の命令を検出すると、制御部２
および演算処理部６を指示して、主記憶装置の読出し動
作を中止させると共に、ＩＲファイル４に格納されてい
る命令を演算処理部に送って実行させる。
図である。図中、１は連続アドレス読出し可能な主記憶
装置であり、制御部２の制御のもとで、１回の読出し動
作、即ち１回のアクセスで複数の命令を連続して読出す
ことができる（例えば、ページ・モード、スタテック・
カラム、ニブル・モード）。本実施例ではニブル・モー
ドの場合について説明するが、ニブル・モードでは主記
憶装置１０１回のアクセスで４回連続してアドレスされ
４ワードの（４１固の）命令が一度に読出される。読出
された４ワードの命令は、データバス３を経てバッファ
メモリである命令レジスタファイル（Ｉ Ｒファイル）
４および命令デコーダ５に送られる。Ｉ Ｈ，ファイル
４は制御部２の制御のもと最大４ワードの命令を格納す
ることができ、当該４ワ一ド分が格納されると制御部２
１−１：当該格納された命令を演算処理部６にデータバ
ス３を経て送り当該各命令が実行される。他力、命令デ
コーダ５は主記憶装置１から連続して読出されＩＩ（フ
ァイル４に書込まれる各命令をＩ）Ｌファイルへの格納
と同時に解析し、命令がジャンプ系の命令であるか否か
を判断する。ジャンプ系の命令を検出すると、制御部２
および演算処理部６を指示して、主記憶装置の読出し動
作を中止させると共に、ＩＲファイル４に格納されてい
る命令を演算処理部に送って実行させる。
以上の構成の命令読出し方式において、Ｉ Ｒファイル
４に書込まれる４ワードの命令にジャンプ系命令が含ま
れていない場合の動作について説明する。
４に書込まれる４ワードの命令にジャンプ系命令が含ま
れていない場合の動作について説明する。
ＩＲファイル４に格納されていた命令の実行が終了する
と、演算処理部６は制御部２に対してメモリアクセス起
動を指示する。制御部はこれを受けて主記憶装置１にメ
モリ読出し制御信号を送ると共に、アビレスバス７を経
て連続アドレスし、主記憶装置スの読出し動作を開始さ
せる。この読出し動作で連続して読出された４ワードの
命令は、データバス３を経てＩＲファイル４に送られる
。
と、演算処理部６は制御部２に対してメモリアクセス起
動を指示する。制御部はこれを受けて主記憶装置１にメ
モリ読出し制御信号を送ると共に、アビレスバス７を経
て連続アドレスし、主記憶装置スの読出し動作を開始さ
せる。この読出し動作で連続して読出された４ワードの
命令は、データバス３を経てＩＲファイル４に送られる
。
制御部２は、ＩＲファイル４に対してファイル・コント
ロールを行って、主記憶装置１がら読出された４ワード
の命令が順番に書込まれるようにする。
ロールを行って、主記憶装置１がら読出された４ワード
の命令が順番に書込まれるようにする。
他方、主記憶装置１から読出された４ワ一ド分の各命令
は、データバス３を経て命令デコーダ５にも供給される
。命令デコーダは、ＩＲファイル４への命令書込みと並
行して各命令が書込まれると同時に、その命令がジャン
プ系命令であるか否かを解析し判断する。この場合、ジ
ャンプ系命令は含まれていないから、Ｉ Ｒファイル４
には主記憶装置１０１回の読出し動作で読出された４ワ
ードの命令全部が格納される。４ワ一ド全部が格納され
るとＩ Ｒファイル４はフル（ｆｔｔｌｌ ） となり
、ファイル・フルを演算処理部６に指示して演算処理部
を起動させる。制御部２は、ＩＲファイル４をセンド・
コントロールして、格納された４ワードの命令をデータ
バス３を経て若いアドレスの命令より順次演算処理部６
に送り命令を実行させる。
は、データバス３を経て命令デコーダ５にも供給される
。命令デコーダは、ＩＲファイル４への命令書込みと並
行して各命令が書込まれると同時に、その命令がジャン
プ系命令であるか否かを解析し判断する。この場合、ジ
ャンプ系命令は含まれていないから、Ｉ Ｒファイル４
には主記憶装置１０１回の読出し動作で読出された４ワ
ードの命令全部が格納される。４ワ一ド全部が格納され
るとＩ Ｒファイル４はフル（ｆｔｔｌｌ ） となり
、ファイル・フルを演算処理部６に指示して演算処理部
を起動させる。制御部２は、ＩＲファイル４をセンド・
コントロールして、格納された４ワードの命令をデータ
バス３を経て若いアドレスの命令より順次演算処理部６
に送り命令を実行させる。
ＩＲファイル４に格納されていた全ワードの命令が演算
処理部６に送られてＩｎ・ファイルがエンプティ（ｅｍ
ｐｔｙ） となり、演算処理部における命令の実行が終
了すると、演算処理部６は制御部２にメモリアクセス起
動を指示する。制御部はこれを受けて主記憶装置１にメ
モリ読出し制御信号を送ると共に、アドレスバス７を経
て連続アドレスして、主記憶装置１に対して次の命令読
出し動作を開始させる。
処理部６に送られてＩｎ・ファイルがエンプティ（ｅｍ
ｐｔｙ） となり、演算処理部における命令の実行が終
了すると、演算処理部６は制御部２にメモリアクセス起
動を指示する。制御部はこれを受けて主記憶装置１にメ
モリ読出し制御信号を送ると共に、アドレスバス７を経
て連続アドレスして、主記憶装置１に対して次の命令読
出し動作を開始させる。
以上は、読出された４ワードの命令中にジャンプ系命令
が含まれていない場合であるが、次に、主記憶装置１か
ら１回の読出し動作で連続して読出される予定の４ワー
ドのうち例えば第２ワードがジャンプ系命令である場合
について、本実施例命令読出し方式の動作を説明する。
が含まれていない場合であるが、次に、主記憶装置１か
ら１回の読出し動作で連続して読出される予定の４ワー
ドのうち例えば第２ワードがジャンプ系命令である場合
について、本実施例命令読出し方式の動作を説明する。
主記憶装置１がアクセスされて、まず、第１ワード目の
命令がデータバス３を経てＩ Ｈ，ファイル４に書込ま
れ、次に、ジャンプ系命令である第２ワード目が書込ま
れる。命令デコーダ５は、Ｉ Ｉ’＋。
命令がデータバス３を経てＩ Ｈ，ファイル４に書込ま
れ、次に、ジャンプ系命令である第２ワード目が書込ま
れる。命令デコーダ５は、Ｉ Ｉ’＋。
ファイル４に書込まれるこれら第１および第２ワード目
の各命令を格納と同時にジャンプ系命令であるか否かの
判断を行っている。この場合、第２ワード目がジャンプ
系命令であるから、命令デコーダ５はこれを検出して、
制御部２に対して主記憶装置１の命令読出し中止を指示
する。制御部２はこれを受けて、主記憶装置の命令読出
し動作を中止させる。命令読出し動作が中止されると゛
、ジャンプ系命令である第２ワード目の命令以後の命令
、即ち第３および第４ワード目は読出されず、したがっ
てｌｌ−Ｌファイル４には、ジャンプ系の命令である第
２ワード目の命令までが書込まれ、それ以後の命令は書
込まれない。他方、命令デコーダ５は、制御部２に命令
読出し中止を指示すると共に、演算処理部６に起動を指
示する。
の各命令を格納と同時にジャンプ系命令であるか否かの
判断を行っている。この場合、第２ワード目がジャンプ
系命令であるから、命令デコーダ５はこれを検出して、
制御部２に対して主記憶装置１の命令読出し中止を指示
する。制御部２はこれを受けて、主記憶装置の命令読出
し動作を中止させる。命令読出し動作が中止されると゛
、ジャンプ系命令である第２ワード目の命令以後の命令
、即ち第３および第４ワード目は読出されず、したがっ
てｌｌ−Ｌファイル４には、ジャンプ系の命令である第
２ワード目の命令までが書込まれ、それ以後の命令は書
込まれない。他方、命令デコーダ５は、制御部２に命令
読出し中止を指示すると共に、演算処理部６に起動を指
示する。
制御部２は、ＩＲファイル４をセンド・コントロールし
て、格納された第１および第２ワード目の命令をデータ
バス３を経て演算処理部６に送り実行させる。ＩｆＬフ
ァイルがエンプティとなり、演算処理部において第１お
よび第２データの命令の実行が終了すると演算処理部は
制御部２にメモリアクセス起動を指示する。制御部は、
ジャンプ系命令が実行されてジャンプすべきアドレスが
確立した時点で、主記憶装置１に対して命令読出し動作
を開始させる。
て、格納された第１および第２ワード目の命令をデータ
バス３を経て演算処理部６に送り実行させる。ＩｆＬフ
ァイルがエンプティとなり、演算処理部において第１お
よび第２データの命令の実行が終了すると演算処理部は
制御部２にメモリアクセス起動を指示する。制御部は、
ジャンプ系命令が実行されてジャンプすべきアドレスが
確立した時点で、主記憶装置１に対して命令読出し動作
を開始させる。
以上の実施例では、■几ファイル４の書込み動作中は、
演算処理“部６は待機状態にあり、ＩＲファイルの書込
み動作が終了した後、即ち、ＩＲファイルがフルになっ
た後あるいは命令デコーダがジャンプ系命令を検出した
後に、演算処理部６が起動されている。しかし、工■（
・ファイル４の書込み動作と並行して、書込まれた命令
をデータバス４を経て演算処理部６に順次送り、Ｉｆ（
、ファイル４の書込み動作と演算処理部６における演算
処理とを並行して行うことも可能である。第２図は、そ
の場合の命令読出し方式を示すブロック図である。第１
図の要素と同じ要素には同一番号を付して示す。第１図
の命令読出し方式と異なる点は、ＩｆＬファイル４から
演算処理部６へのファイル・フル指令がないこと、およ
び命令デコーダ５から演算処理部６への起動指令がない
ことである。この命令読出し方式では、ＩＲ，ファイル
４に書込まれた命令は、制御部２のセンド・コントロー
ルによって順次演算処理部６へ送られ実行される。した
がって、Ｉ几ファイル４の書込み動作と演算処理部６に
おける演算処理とが並行して行われる。
演算処理“部６は待機状態にあり、ＩＲファイルの書込
み動作が終了した後、即ち、ＩＲファイルがフルになっ
た後あるいは命令デコーダがジャンプ系命令を検出した
後に、演算処理部６が起動されている。しかし、工■（
・ファイル４の書込み動作と並行して、書込まれた命令
をデータバス４を経て演算処理部６に順次送り、Ｉｆ（
、ファイル４の書込み動作と演算処理部６における演算
処理とを並行して行うことも可能である。第２図は、そ
の場合の命令読出し方式を示すブロック図である。第１
図の要素と同じ要素には同一番号を付して示す。第１図
の命令読出し方式と異なる点は、ＩｆＬファイル４から
演算処理部６へのファイル・フル指令がないこと、およ
び命令デコーダ５から演算処理部６への起動指令がない
ことである。この命令読出し方式では、ＩＲ，ファイル
４に書込まれた命令は、制御部２のセンド・コントロー
ルによって順次演算処理部６へ送られ実行される。した
がって、Ｉ几ファイル４の書込み動作と演算処理部６に
おける演算処理とが並行して行われる。
（匂 発明の効果
上述したところから明らかなように、本発明によれば、
バッファメモリに格納される命令が、ジャンプ系命令で
あるか否かを命令デコーダにおいて逐一判断し、ジャン
プ系命令でおれば、ジャンプ系命令以後の命令の読出し
を中止するので、バッファメモリには使用される可能性
のないあるいは少ない命令が格納されることはない。し
たがって、連続アクセス読出し可能な主記憶装置を用い
る命令読出し方式において主記憶装置をアクセスする時
間をさらに短かくすることができ、このため演算処理装
置の処理速度を高速にすることができ、かつ、処理能力
を増大させることが可能となる。
バッファメモリに格納される命令が、ジャンプ系命令で
あるか否かを命令デコーダにおいて逐一判断し、ジャン
プ系命令でおれば、ジャンプ系命令以後の命令の読出し
を中止するので、バッファメモリには使用される可能性
のないあるいは少ない命令が格納されることはない。し
たがって、連続アクセス読出し可能な主記憶装置を用い
る命令読出し方式において主記憶装置をアクセスする時
間をさらに短かくすることができ、このため演算処理装
置の処理速度を高速にすることができ、かつ、処理能力
を増大させることが可能となる。
第１図は本発明命令読出し方式の一実施例を示すブロッ
ク図、第２図は他の実施例を示すブロック図である。 図中、１は主記憶装置、２は制御部、３はデータバス、
４はＩＲファイル、５は命令デコーダ、６は演算処理部
、７はアドレスバスをそれぞれ示すＯ 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名） ＋１ 吊 ＋２図
ク図、第２図は他の実施例を示すブロック図である。 図中、１は主記憶装置、２は制御部、３はデータバス、
４はＩＲファイル、５は命令デコーダ、６は演算処理部
、７はアドレスバスをそれぞれ示すＯ 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名） ＋１ 吊 ＋２図
Claims (1)
- 連続アドレス読出し可能な記憶部と、この記憶部から１
回の読出し動作によって連続的に読出される複数の命令
を前記読出し動作毎に格納するノく７７７メモリ部と、
このノくソファメモリ部に格納された命令を実行する演
算処理部と、前記記憶部と前記バッファメモリ部を制御
する制御部とを具える命令読出し方式において、前記２
（ソファメモリ部に各命令が格納される際に各命令がジ
ャンプ系命令であるか否かを解析して判断する命令デコ
ーダ部とを具え、この命令デコーダ部がジャンプ系命令
を検出すると、このジャンプ系命令以後の命令が読出さ
れないように、前記制御部を指示して前記主記憶装置の
命令読出し動作を中止し、力１つ前記バッファメモリ部
に読出されている命令を実行するよう制御したことを特
徴とする命令読出し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18224083A JPS6074033A (ja) | 1983-09-30 | 1983-09-30 | 命令読出し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18224083A JPS6074033A (ja) | 1983-09-30 | 1983-09-30 | 命令読出し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074033A true JPS6074033A (ja) | 1985-04-26 |
Family
ID=16114791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18224083A Pending JPS6074033A (ja) | 1983-09-30 | 1983-09-30 | 命令読出し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074033A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61286930A (ja) * | 1985-06-13 | 1986-12-17 | Fujitsu Ltd | 命令先取り制御方式 |
| JPS63148329A (ja) * | 1986-12-11 | 1988-06-21 | Nec Ic Microcomput Syst Ltd | 命令先取り制御方式 |
| JPS63197232A (ja) * | 1987-02-12 | 1988-08-16 | Toshiba Corp | マイクロプロセツサ |
| JPH01263727A (ja) * | 1988-04-13 | 1989-10-20 | Mitsubishi Electric Corp | データ処理装置 |
-
1983
- 1983-09-30 JP JP18224083A patent/JPS6074033A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61286930A (ja) * | 1985-06-13 | 1986-12-17 | Fujitsu Ltd | 命令先取り制御方式 |
| JPS63148329A (ja) * | 1986-12-11 | 1988-06-21 | Nec Ic Microcomput Syst Ltd | 命令先取り制御方式 |
| JPS63197232A (ja) * | 1987-02-12 | 1988-08-16 | Toshiba Corp | マイクロプロセツサ |
| EP0278522A2 (en) * | 1987-02-12 | 1988-08-17 | Kabushiki Kaisha Toshiba | Microprocessor |
| JPH01263727A (ja) * | 1988-04-13 | 1989-10-20 | Mitsubishi Electric Corp | データ処理装置 |
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