JPS5856122A - デ−タ処理方式 - Google Patents
デ−タ処理方式Info
- Publication number
- JPS5856122A JPS5856122A JP15526581A JP15526581A JPS5856122A JP S5856122 A JPS5856122 A JP S5856122A JP 15526581 A JP15526581 A JP 15526581A JP 15526581 A JP15526581 A JP 15526581A JP S5856122 A JPS5856122 A JP S5856122A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processing
- priority
- speed
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理方式に係り、特に複数二二ト
ッ髪の各処理優先度を柔軟に変化させてシステムの緊急
処理を行なう方式に関する。
処理を行なう方式に関する。
従来、検数ユニットから成るシステムの優先度は各ユニ
ット毎に固定的に決める方式があった。
ット毎に固定的に決める方式があった。
該方式では、緊急処理の要求が発生した場合に柔軟な対
応が取れないという欠点があった。
応が取れないという欠点があった。
Φ
本発明は前記欠点を解消し、システムの効率的向上を図
る方式を提供することを目的とする・この目的はプログ
ラムとデータを格納するメモリと、前記メモリに格納さ
れたプログラムに従って定常の処理を行なう高速処理部
と、定常処理以外を行なう演算処理部からなるデータ処
理システムにおいて、緊急処理が発生した場合に、前記
高速処理部の前記メモリアクセス要求の優先権と、前記
演算処理部の該メモリアクセスの優先権の高低を、骸デ
ータ処理システムの処理効率が向上する様に、相対的に
変化さぜる優先順位制御手段を設けたことを特徴とする
データ処理方式により達成される。
る方式を提供することを目的とする・この目的はプログ
ラムとデータを格納するメモリと、前記メモリに格納さ
れたプログラムに従って定常の処理を行なう高速処理部
と、定常処理以外を行なう演算処理部からなるデータ処
理システムにおいて、緊急処理が発生した場合に、前記
高速処理部の前記メモリアクセス要求の優先権と、前記
演算処理部の該メモリアクセスの優先権の高低を、骸デ
ータ処理システムの処理効率が向上する様に、相対的に
変化さぜる優先順位制御手段を設けたことを特徴とする
データ処理方式により達成される。
以下図面を用いて本発明の詳細な説明する。
図は本発明の一実施例を示す全体ブロック図である。
図において、１はメモリ、２ｔｉメモリ制御部、３は優
先順位制御部、４は高速処理部、５Ｆｉ演算処理部、６
Ｆｉチヤネル、３０，３１，４０．４１はｆｌｌ制御線
、２０，２１．２２．２３はアドレス線である。
先順位制御部、４は高速処理部、５Ｆｉ演算処理部、６
Ｆｉチヤネル、３０，３１，４０．４１はｆｌｌ制御線
、２０，２１．２２．２３はアドレス線である。
ざＴ１ メモリ１ｔＣＦｉプログラムやデータが格納さ
れており、メモリ制御ｆｉｌ１２の制御の基に、該メモ
ＩＪＩＫ対する読み書きが行なわれる。又該メ毫り制御
部２には、高速処理ｓ４と演算処理ｓ５とチャネル６か
らのアドレス線（２１，２２，２３）が接続されておシ
、高速処理部４と演算処理ｓ５のメモリアクセス要求の
どちらかを優先するかは優先順位制御部３の指示（指示
線３１）Ｋ従う。
れており、メモリ制御ｆｉｌ１２の制御の基に、該メモ
ＩＪＩＫ対する読み書きが行なわれる。又該メ毫り制御
部２には、高速処理ｓ４と演算処理ｓ５とチャネル６か
らのアドレス線（２１，２２，２３）が接続されておシ
、高速処理部４と演算処理ｓ５のメモリアクセス要求の
どちらかを優先するかは優先順位制御部３の指示（指示
線３１）Ｋ従う。
ここて該優先順位制御１１３には、必要に応じて、演算
処理部５より、高速処Ｍｆ１６４と演算処理部５の優先
順位の質更を通知するよう（なっている。
処理部５より、高速処Ｍｆ１６４と演算処理部５の優先
順位の質更を通知するよう（なっている。
レ
メモリＩＫアドネス［２０として送出する方式は、メモ
リ制御１１８１５２が制御＠３１に従って、アドレス＠
２１．２２．２３から選択するものであシどのアドレス
線が選択されたかはメモリ制御部２から高速処理部４、
演算処理部５、チャネル６に制御１ＩｉｌＫより知らさ
れる（＃制御線は図示されていない。）。
リ制御１１８１５２が制御＠３１に従って、アドレス＠
２１．２２．２３から選択するものであシどのアドレス
線が選択されたかはメモリ制御部２から高速処理部４、
演算処理部５、チャネル６に制御１ＩｉｌＫより知らさ
れる（＃制御線は図示されていない。）。
制御！１４０Ｆｉ演算処［１１ＢＳが高速処１１８Ｂ４
へ、起動をかけたり、停止させたり、骸高速処理部４の
状Ｉｔ（動作中、停止中、エラー情報）を前記演算処１
！１ｆｌ１５が認識するための制御の流れを示す線であ
る。
へ、起動をかけたり、停止させたり、骸高速処理部４の
状Ｉｔ（動作中、停止中、エラー情報）を前記演算処１
！１ｆｌ１５が認識するための制御の流れを示す線であ
る。
また制御１１４１はチャネル６が演算処理！！＋５へ割
込を上げｆｃシ、該演算部Ｍｆ！ｉ５５が前記チャネル
６へ動作の指示をする時の制御線を示すものである。
込を上げｆｃシ、該演算部Ｍｆ！ｉ５５が前記チャネル
６へ動作の指示をする時の制御線を示すものである。
高速処理をする場合には、演算処理部５が高速処理部４
に起動を掛けると同時に、優先順位制御部３に、該演算
部ｍ部５のメモリ１のアクセス要求の優先権より、前記
高速処ｍ部４の前記メモリ１のアクセス要求の優先権を
高くする様に指示゛する。１指示により、高速処理部４
が起動された、高速処理中の状ｗＡＫシいては、演算処
理部５からのメモリ１へのアクセスは、該高速処′ｆ！
３部４がアクセスしていない時に行なうことになる。
に起動を掛けると同時に、優先順位制御部３に、該演算
部ｍ部５のメモリ１のアクセス要求の優先権より、前記
高速処ｍ部４の前記メモリ１のアクセス要求の優先権を
高くする様に指示゛する。１指示により、高速処理部４
が起動された、高速処理中の状ｗＡＫシいては、演算処
理部５からのメモリ１へのアクセスは、該高速処′ｆ！
３部４がアクセスしていない時に行なうことになる。
該高速処理中に、チャネル６からの割込みゃ他の！因で
、演算処理部５による緊急処理要求が発生したとき、該
演算処理部５は、前炉優先順位制動部３に、該演算処理
部５のメモリｌのアクセス要求の優先権が、前記高速処
理！１１４のメモリアクセス要求の優先権より高い旨指
示する。＃指示により、演算処理ｓ５の処理能力が、前
記高速処理中の処理能力よシ大きくなり、システム全体
として、緊急処理時の対応が充分に行なわれることにな
る。
、演算処理部５による緊急処理要求が発生したとき、該
演算処理部５は、前炉優先順位制動部３に、該演算処理
部５のメモリｌのアクセス要求の優先権が、前記高速処
理！１１４のメモリアクセス要求の優先権より高い旨指
示する。＃指示により、演算処理ｓ５の処理能力が、前
記高速処理中の処理能力よシ大きくなり、システム全体
として、緊急処理時の対応が充分に行なわれることにな
る。
以上説明したように、本発明によれば、演算処理部と高
速処Ｉ！Ｉｓのメモリアクセスの優先順位を該演算処理
部が任意（設定できることによル、緊急処理が発生した
場合に、柔軟に対処でき、システム全体の処理効率を向
上させることができるという効果がある。
速処Ｉ！Ｉｓのメモリアクセスの優先順位を該演算処理
部が任意（設定できることによル、緊急処理が発生した
場合に、柔軟に対処でき、システム全体の処理効率を向
上させることができるという効果がある。
図は本発明の一実施例を示す全体プ四、り図である。
記号の１明、１はメモリ、２はメモリ制御部、３は優先
順位制御部、４は高速処理部、５は演算処理部、６はチ
ャネル。
順位制御部、４は高速処理部、５は演算処理部、６はチ
ャネル。
Claims (1)
- 【特許請求の範囲】 プログラムとデータを格納するメモリと、前記メモリに
格納されたプログラムに従って定常の処理を行なう高速
処理部と、定常処理以外を行なう演算処理部からなるデ
ータ処理システムにおいて。 緊急処理が発生した場合（、前記高速処理部の前記メモ
リアクセス要求の優先権と、前記演算処理部の訪メモリ
アクセス要求の優先権の高低を、皺データ処理システム
の処理効率が向上する様に、相対的に変化させる優先順
位制御手段を設けたことを特徴とするデータ処理方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15526581A JPS5856122A (ja) | 1981-09-30 | 1981-09-30 | デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15526581A JPS5856122A (ja) | 1981-09-30 | 1981-09-30 | デ−タ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856122A true JPS5856122A (ja) | 1983-04-02 |
Family
ID=15602126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15526581A Pending JPS5856122A (ja) | 1981-09-30 | 1981-09-30 | デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62266640A (ja) * | 1986-05-15 | 1987-11-19 | Omron Tateisi Electronics Co | バスア−ビトレ−シヨン回路 |
-
1981
- 1981-09-30 JP JP15526581A patent/JPS5856122A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62266640A (ja) * | 1986-05-15 | 1987-11-19 | Omron Tateisi Electronics Co | バスア−ビトレ−シヨン回路 |
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