JPS6373458A - 共有メモリアクセス装置 - Google Patents
共有メモリアクセス装置Info
- Publication number
- JPS6373458A JPS6373458A JP22055586A JP22055586A JPS6373458A JP S6373458 A JPS6373458 A JP S6373458A JP 22055586 A JP22055586 A JP 22055586A JP 22055586 A JP22055586 A JP 22055586A JP S6373458 A JPS6373458 A JP S6373458A
- Authority
- JP
- Japan
- Prior art keywords
- shared memory
- cpu
- control information
- data information
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 57
- 239000000872 buffer Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マルチマイクロプロセッサシステムにおける
任意の２つのマイクロプロセッサに共有のメモリをアク
セスする共有メモリアクセス装置に関する。
任意の２つのマイクロプロセッサに共有のメモリをアク
セスする共有メモリアクセス装置に関する。
従来の技術
従来、この種の共有メモリアクセス装置においては、共
有メモリだけを有し、共有メモリ中に制御情報領域及び
データ情報領域等を設け、ソフトウェアにより管理を行
う方式、または共有メモリ及び先入れ先出しバッファ（
以下、ＦＩＦＯバッファと称す）を有し、ＦＩＦＯバッ
ファの制御情報を用いてデータ情報領域のアクセス制御
を行う方式発明が解決しようとする問題点 しかしながら、上記従来の共有メモリアクセス装置のう
ち、前者の方式では、共有メモリのデータ情報領域を２
つに分割しているので、データ情報を渡す場合、制御が
複雑になり、ソフトウェアの負担が大きいばかりでなく
、空きを待ってデータ情報を書き込まなければならない
。
有メモリだけを有し、共有メモリ中に制御情報領域及び
データ情報領域等を設け、ソフトウェアにより管理を行
う方式、または共有メモリ及び先入れ先出しバッファ（
以下、ＦＩＦＯバッファと称す）を有し、ＦＩＦＯバッ
ファの制御情報を用いてデータ情報領域のアクセス制御
を行う方式発明が解決しようとする問題点 しかしながら、上記従来の共有メモリアクセス装置のう
ち、前者の方式では、共有メモリのデータ情報領域を２
つに分割しているので、データ情報を渡す場合、制御が
複雑になり、ソフトウェアの負担が大きいばかりでなく
、空きを待ってデータ情報を書き込まなければならない
。
一方、後者の方式では、制御データを受は取った側で制
御情報からデータ情報領域の位置を認識するために管理
テーブル等を持たなければならなかった。
御情報からデータ情報領域の位置を認識するために管理
テーブル等を持たなければならなかった。
そこで、本発明は、一方のマイクロプロセッサから他方
のマイクロプロセッサにデータ情報を渡す場合、データ
情報を受は取るマイクロプロセッサはデータ情報の存在
位置に関するテーブル等を有することなく、またデータ
情報の存在位置を全く意識することなく、目的のデータ
情報をアクセスすることが可能となり、ソフトウェアに
よる制御が簡単になるようにした共有メモリアクセス装
置を提供しようとするものである。
のマイクロプロセッサにデータ情報を渡す場合、データ
情報を受は取るマイクロプロセッサはデータ情報の存在
位置に関するテーブル等を有することなく、またデータ
情報の存在位置を全く意識することなく、目的のデータ
情報をアクセスすることが可能となり、ソフトウェアに
よる制御が簡単になるようにした共有メモリアクセス装
置を提供しようとするものである。
問題点を解決するための手段
そして、上記問題点を解決するための本発明の技術的な
手段は、共有のメモリをアクセスし得る任意の２つのマ
イクロプロセッサのうち、一方のマイクロプロセッサか
ら他方のマイクロプロセッサに制御情報を渡す先入れ先
出しバッファと、一方のマイクロプロセッサが先入れ先
出しバッファに制御情報を書き込んだことを他方のマイ
クロプロセッサに知らせる通知手段と、一方のマイクロ
プロセッサが先入れ先出しバッファを読むと同時に制御
情報を自動的に記憶する記憶手段と、一方のマイクロプ
ロセッサが共有メモリをアクセスすると、記憶手段から
制御情報を出力する出力手段と、一方のマイクロプロセ
ッサが一回の共有メモリアクセス終了後、制御情報をイ
ンクリメント、若しくはデクリメントする手段と、一方
のマイクロプロセッサが共有メモリをアクセスすること
を識別する識別手段とを備えたものである。
手段は、共有のメモリをアクセスし得る任意の２つのマ
イクロプロセッサのうち、一方のマイクロプロセッサか
ら他方のマイクロプロセッサに制御情報を渡す先入れ先
出しバッファと、一方のマイクロプロセッサが先入れ先
出しバッファに制御情報を書き込んだことを他方のマイ
クロプロセッサに知らせる通知手段と、一方のマイクロ
プロセッサが先入れ先出しバッファを読むと同時に制御
情報を自動的に記憶する記憶手段と、一方のマイクロプ
ロセッサが共有メモリをアクセスすると、記憶手段から
制御情報を出力する出力手段と、一方のマイクロプロセ
ッサが一回の共有メモリアクセス終了後、制御情報をイ
ンクリメント、若しくはデクリメントする手段と、一方
のマイクロプロセッサが共有メモリをアクセスすること
を識別する識別手段とを備えたものである。
作 用
上記技術的手段による作用は次のようになる。
すなわち、一方のマイクロプロセッサが共有メモリにデ
ータ情報を書き込んだことを他方のマイクロプロセッサ
が先入れ先出しバッファの制御情報により通知手段を介
して知り、共有メモリからデータ情報を読み込む、これ
により制御情報のインクリメント若しくはデクリメント
する手段、記憶手段、識別手段、出力手段を介して共有
メモリのデータ情報をアクセスすることができる。そし
てデータ情報を渡したマイクロプロセッサは先入れ先出
しバッファ、通知手段を介して他方のマイクロプロセッ
サが共有メモリにアクセスしたことを知り、共有メモリ
の空き領域の管理を行う。従ってデータ情報を渡すマイ
クロプロセッサだけで共有メモリの管理を行い、任意の
データ量を送ることができ、またデータ情報を受は取る
マイクロプロセッサはデータ情報の存在位置を全く意識
することなく、共有メモリをアクセスすることができる
。
ータ情報を書き込んだことを他方のマイクロプロセッサ
が先入れ先出しバッファの制御情報により通知手段を介
して知り、共有メモリからデータ情報を読み込む、これ
により制御情報のインクリメント若しくはデクリメント
する手段、記憶手段、識別手段、出力手段を介して共有
メモリのデータ情報をアクセスすることができる。そし
てデータ情報を渡したマイクロプロセッサは先入れ先出
しバッファ、通知手段を介して他方のマイクロプロセッ
サが共有メモリにアクセスしたことを知り、共有メモリ
の空き領域の管理を行う。従ってデータ情報を渡すマイ
クロプロセッサだけで共有メモリの管理を行い、任意の
データ量を送ることができ、またデータ情報を受は取る
マイクロプロセッサはデータ情報の存在位置を全く意識
することなく、共有メモリをアクセスすることができる
。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。
する。
図は本発明の一実施例を示すブロック図である。
図において、１１と１２は第１と第２のマイクロプロセ
ッサ（以下、Ｃ！ＰＵと称す）、１３は第１のＣ！ＰＵ
１１が第２のＣ１ＰＵ １２へ渡すデータ情報を書き
込む第１の共有メモリ、１４は第２のＣＰＵ１２が第１
のＣ！ＰＵ１２へ渡すデータ情報を書き込む第２の共有
メモリで、これら第１と第２の共有メモリ１３と１４は
一つのメモリであってもよい。１５と１６はＮ段（Ｎは
２以上の自然数）のバッファからなり、第１と第２のＣ
ＰＵ１１と１２が制御情報を書き込む第１と第２の先入
れ先出しバッファ（以下、ＦＩＦＯバッファと称す）、
１７と１８は第１と第２のＣＰＵ１１と１２が第１と第
２の共有メモリ１３と１４をアクセスすることを識別す
るための第１と第２の識別手段、１９と２０は第１と第
２のＦＩＦＯバッファ１４と１５から読み出した制御情
報を記憶する第１と第２の記憶手段、２１と２２は第１
と第２のＣＰＵ１１と１２が第１と第２の共有メモＩＪ
１３ （！： １４をアクセスした場合、第１と第２
の記憶手段１９と２゜に記憶されている制御情報をイン
クリメントする第１と第２のインクリメン１一手段、２
３と２４は第１と第２の記憶手段１９と２０に記憶され
ている制御情報を出力する第１と第２の出力手段、２６
と２６は第１と第２のＣＰＵ１１と１２が第１と第２の
ＦＩＦＯバッファ１５と１６に制御情報を書き込んだこ
とを知らせるための第１と第２の通知手段である。
ッサ（以下、Ｃ！ＰＵと称す）、１３は第１のＣ！ＰＵ
１１が第２のＣ１ＰＵ １２へ渡すデータ情報を書き
込む第１の共有メモリ、１４は第２のＣＰＵ１２が第１
のＣ！ＰＵ１２へ渡すデータ情報を書き込む第２の共有
メモリで、これら第１と第２の共有メモリ１３と１４は
一つのメモリであってもよい。１５と１６はＮ段（Ｎは
２以上の自然数）のバッファからなり、第１と第２のＣ
ＰＵ１１と１２が制御情報を書き込む第１と第２の先入
れ先出しバッファ（以下、ＦＩＦＯバッファと称す）、
１７と１８は第１と第２のＣＰＵ１１と１２が第１と第
２の共有メモリ１３と１４をアクセスすることを識別す
るための第１と第２の識別手段、１９と２０は第１と第
２のＦＩＦＯバッファ１４と１５から読み出した制御情
報を記憶する第１と第２の記憶手段、２１と２２は第１
と第２のＣＰＵ１１と１２が第１と第２の共有メモＩＪ
１３ （！： １４をアクセスした場合、第１と第２
の記憶手段１９と２゜に記憶されている制御情報をイン
クリメントする第１と第２のインクリメン１一手段、２
３と２４は第１と第２の記憶手段１９と２０に記憶され
ている制御情報を出力する第１と第２の出力手段、２６
と２６は第１と第２のＣＰＵ１１と１２が第１と第２の
ＦＩＦＯバッファ１５と１６に制御情報を書き込んだこ
とを知らせるための第１と第２の通知手段である。
次に上記実施例の動作について説明する。第１のＣＰＵ
１１から第２のＣＰＵ１２へデータ情報を渡す場合につ
いて説明すると、第１のＣＰＵ１１は第１の共有メモリ
１３に第２のＣＰＵ１２へ渡すデータ情報を書き込み、
その先頭アドレスにデータ情報の数等を入れると共に、
第１のＦＩＦＯバッファ１５に第２のＣＰＵ１２へ渡す
制御情報を書き込む。制御情報にはデータ情報の先頭ア
ドレスを入れる。以後、第１のＣＰＵ１１は第１の共有
メモリ１３に第２のＣ！ＰＵ１２へ渡すデータ情報を第
２のＣＰＵ１２の動作とは無関係に書き込むことができ
る。第１のＣＰＵ１１が第１のＦＩＦＯバッファ１５に
制御情報を書き込むことに第２のＣＰＵ１２は第１の通
知手段２６により制御情報が書き込まれたことを知る。
１１から第２のＣＰＵ１２へデータ情報を渡す場合につ
いて説明すると、第１のＣＰＵ１１は第１の共有メモリ
１３に第２のＣＰＵ１２へ渡すデータ情報を書き込み、
その先頭アドレスにデータ情報の数等を入れると共に、
第１のＦＩＦＯバッファ１５に第２のＣＰＵ１２へ渡す
制御情報を書き込む。制御情報にはデータ情報の先頭ア
ドレスを入れる。以後、第１のＣＰＵ１１は第１の共有
メモリ１３に第２のＣ！ＰＵ１２へ渡すデータ情報を第
２のＣＰＵ１２の動作とは無関係に書き込むことができ
る。第１のＣＰＵ１１が第１のＦＩＦＯバッファ１５に
制御情報を書き込むことに第２のＣＰＵ１２は第１の通
知手段２６により制御情報が書き込まれたことを知る。
第１の共有メモリ１３の空き領域は第１のＣＰＵ１１だ
けで管理する。
けで管理する。
第２のＣＰＵ１２は第１の通知手段２５により第１の共
有メモリ１３にデータ情報が書き込まれたことを知り、
第１のＦＩＦＯバッファ１５に書き込まれた制御情報を
読み込む。この読み込みと同時に制御情報は第２の記憶
手段２ｏに記憶される。第２のＣＰＵ１２が第１の共有
メモリ１３からデータ情報を読み込む場合、第２のＣＰ
Ｕ １２は第１の共有メモリ１３の先頭アドレスだけを
出力する。第２の識別手段１８により第２のｃ ｐ ｕ
１２が第１の共有メモリ１３をアクセスすることを認識
し、第２の記憶手段２ｏからアドレスが第２の出力手段
２４を通して出力され、第１の共有メモリ１３のデータ
情報を読み込むことができる。
有メモリ１３にデータ情報が書き込まれたことを知り、
第１のＦＩＦＯバッファ１５に書き込まれた制御情報を
読み込む。この読み込みと同時に制御情報は第２の記憶
手段２ｏに記憶される。第２のＣＰＵ１２が第１の共有
メモリ１３からデータ情報を読み込む場合、第２のＣＰ
Ｕ １２は第１の共有メモリ１３の先頭アドレスだけを
出力する。第２の識別手段１８により第２のｃ ｐ ｕ
１２が第１の共有メモリ１３をアクセスすることを認識
し、第２の記憶手段２ｏからアドレスが第２の出力手段
２４を通して出力され、第１の共有メモリ１３のデータ
情報を読み込むことができる。
その後、第２の記憶手段２０の値は自動的に第２のイン
クリメント手段２２によって＋１される。
クリメント手段２２によって＋１される。
第２のＣＰＵ１２は始めに読み込んだ第１の共有メモリ
１３のデータ情報（データ情報の数が入っている）の回
数だけ第１の共有メモリ１３をデータの位置情報を意識
せずにアクセスすることができる。一連のデータ情報を
第２のＣＰＵ１２が読み込んだ後、第２のＣＰＵ１２は
第２のＦＩＦＯバッファ１６へ最初に第１のＦＩＦＯバ
ッファ１６から読み込んだ制御情報を書き込む。第１の
ＣＰＵ１１は第２の通知手段２６により制御情報が存在
することを知り、第２のＦＩＦＯバッファ１６からその
制御情報を読み込む。第１の０ＰＵ１１はこの制御情報
により第１の共有メモリ１３の空き領域の管理を行う。
１３のデータ情報（データ情報の数が入っている）の回
数だけ第１の共有メモリ１３をデータの位置情報を意識
せずにアクセスすることができる。一連のデータ情報を
第２のＣＰＵ１２が読み込んだ後、第２のＣＰＵ１２は
第２のＦＩＦＯバッファ１６へ最初に第１のＦＩＦＯバ
ッファ１６から読み込んだ制御情報を書き込む。第１の
ＣＰＵ１１は第２の通知手段２６により制御情報が存在
することを知り、第２のＦＩＦＯバッファ１６からその
制御情報を読み込む。第１の０ＰＵ１１はこの制御情報
により第１の共有メモリ１３の空き領域の管理を行う。
なお、第２のＣＰＵ １２から第１のＣＰＵ１１ヘデー
タ情報を渡す場合においても上記と同様に行うことがで
きる。
タ情報を渡す場合においても上記と同様に行うことがで
きる。
発明の効果
上記より明らかなように本発明によれば、データ情報を
渡すマイクロプロセッサだけが共有メモリの管理を行い
、任意のデータ量を送ることができる。またデータ情報
を受は取るマイクロプロセッサはデータ情報の存在位置
を全く意識するこさなく、共有メモリをアクゼスするこ
とができ、ソフトウェアによる管理が簡単となる。
渡すマイクロプロセッサだけが共有メモリの管理を行い
、任意のデータ量を送ることができる。またデータ情報
を受は取るマイクロプロセッサはデータ情報の存在位置
を全く意識するこさなく、共有メモリをアクゼスするこ
とができ、ソフトウェアによる管理が簡単となる。
図は本発明の一実施例における共有メモリアクセス装置
のブロック図である。 １１・°・第１のマイクロプロセッサ（ＣＰＵ）、１２
・・・第２のマイクロプロセッサ（ＣＰＵ）、１３・・
・第１の共有メモリ、１４・・・第２の共有メモリ、１
５ ゛°゛第１の先入れ先出しバッファ（ＦＩＦＯバッ
ファ）１６・・・第２の先入れ先出しバッファ（ＦＩＦ
Ｏバッファ）、１７・・・第１の識別手段、１８・・・
第２の識別手段、１９・・・第１の記憶手段、２ｏ・・
第２の記憶手段、２１・・・第１のインクリメント手段
、２２・・・第２のインクリメント手段、２３・・・第
１の出力手段、２４・・・第２の出力手段、２５・・第
１の通知手段、２６・・第２の通知手段。
のブロック図である。 １１・°・第１のマイクロプロセッサ（ＣＰＵ）、１２
・・・第２のマイクロプロセッサ（ＣＰＵ）、１３・・
・第１の共有メモリ、１４・・・第２の共有メモリ、１
５ ゛°゛第１の先入れ先出しバッファ（ＦＩＦＯバッ
ファ）１６・・・第２の先入れ先出しバッファ（ＦＩＦ
Ｏバッファ）、１７・・・第１の識別手段、１８・・・
第２の識別手段、１９・・・第１の記憶手段、２ｏ・・
第２の記憶手段、２１・・・第１のインクリメント手段
、２２・・・第２のインクリメント手段、２３・・・第
１の出力手段、２４・・・第２の出力手段、２５・・第
１の通知手段、２６・・第２の通知手段。
Claims (1)
- 共有のメモリをアクセスし得る任意の２つのマイクロプ
ロセッサのうち、一方のマイクロプロセッサから他方の
マイクロプロセッサに制御情報を渡す先入れ先出しバッ
ファと、一方のマイクロプロセッサが先入れ先出しバッ
ファに制御情報を書き込んだことを他方のマイクロプロ
セッサに知らせる通知手段と、一方のマイクロプロセッ
サが先入れ先出しバッファを読むと同時に制御情報を自
動的に記憶する記憶手段と、一方のマイクロプロセッサ
が共有メモリをアクセスすると、記憶手段から制御情報
を出力する出力手段と、一方のマイクロプロセッサが一
回の共有メモリアクセス終了後、制御情報をインクリメ
ント、若しくはデクリメントする手段と、一方のマイク
ロプロセッサが共有メモリをアクセスすることを識別す
る識別手段とを備えたことを特徴とする共有メモリアク
セス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22055586A JPS6373458A (ja) | 1986-09-17 | 1986-09-17 | 共有メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22055586A JPS6373458A (ja) | 1986-09-17 | 1986-09-17 | 共有メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373458A true JPS6373458A (ja) | 1988-04-04 |
Family
ID=16752829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22055586A Pending JPS6373458A (ja) | 1986-09-17 | 1986-09-17 | 共有メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112051A (ja) * | 1988-10-20 | 1990-04-24 | Nec Corp | データ転送方式 |
| JP2009116561A (ja) * | 2007-11-06 | 2009-05-28 | Mitsubishi Electric Corp | データ転送システム |
-
1986
- 1986-09-17 JP JP22055586A patent/JPS6373458A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112051A (ja) * | 1988-10-20 | 1990-04-24 | Nec Corp | データ転送方式 |
| JP2009116561A (ja) * | 2007-11-06 | 2009-05-28 | Mitsubishi Electric Corp | データ転送システム |
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