JPH02112051A - データ転送方式 - Google Patents
データ転送方式Info
- Publication number
- JPH02112051A JPH02112051A JP63265731A JP26573188A JPH02112051A JP H02112051 A JPH02112051 A JP H02112051A JP 63265731 A JP63265731 A JP 63265731A JP 26573188 A JP26573188 A JP 26573188A JP H02112051 A JPH02112051 A JP H02112051A
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- JP
- Japan
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- microprocessor
- data
- fifo memory
- memory
- microprocessors
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- Pending
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- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置のデータ転送方式に利用する。
特に、ＦＩＦＯメモリ （ファーストインファーストア
ウトメモリ）を使用してマイクロブ・ロセッサを用いた
情報転送部間のデータ転送方式％式％ 〔概要〕 本発明はデータ転送方式において、 一方のマイクロプロセッサはそのメモリデータをＦＩＦ
Ｏメモリに書込むときにその書込信号でアップダウンカ
ウンタをカウントアツプさせ書込終了を他方のマイクロ
プロセッサに割込信号を用いて通知し他方のマイクロプ
ロセッサはＦＩＦＯメモリを読出すときにその読出信号
でカウントダウンさせその主メモリに書込みアップダウ
ンカウンタはカウンタ値が元の値になったときに他方の
マイクロプロセッサに割込信号を用いて通知することに
より、 データバス上のデータ転送衝突による待合せがなく、事
前に転送情報のやりとりが不要になるようにしたもので
ある。
ウトメモリ）を使用してマイクロブ・ロセッサを用いた
情報転送部間のデータ転送方式％式％ 〔概要〕 本発明はデータ転送方式において、 一方のマイクロプロセッサはそのメモリデータをＦＩＦ
Ｏメモリに書込むときにその書込信号でアップダウンカ
ウンタをカウントアツプさせ書込終了を他方のマイクロ
プロセッサに割込信号を用いて通知し他方のマイクロプ
ロセッサはＦＩＦＯメモリを読出すときにその読出信号
でカウントダウンさせその主メモリに書込みアップダウ
ンカウンタはカウンタ値が元の値になったときに他方の
マイクロプロセッサに割込信号を用いて通知することに
より、 データバス上のデータ転送衝突による待合せがなく、事
前に転送情報のやりとりが不要になるようにしたもので
ある。
高速のデータ通信を行いながら各種の異なる処理を行う
機器としてマイクロプロセッサを使用する場合には、マ
イクロプロセッサを複数個使用し、各処理機能を分散す
るなどして高速処理システムに対応させている。
機器としてマイクロプロセッサを使用する場合には、マ
イクロプロセッサを複数個使用し、各処理機能を分散す
るなどして高速処理システムに対応させている。
このように複数個のマイクロプロセッサで処理を行うシ
ステムの場合に、各マイクロプロセッサの動作を関連付
け、有機的に処理させるためには、各マイクロプロセッ
サ間でメモリデータをお互いに転送することが必要であ
る。
ステムの場合に、各マイクロプロセッサの動作を関連付
け、有機的に処理させるためには、各マイクロプロセッ
サ間でメモリデータをお互いに転送することが必要であ
る。
従来、データ転送方式は、マイクロプロセッサ間で共有
アドレス空間のメモリを有し、共有メモリに対してデー
タをダイレクト・メモリ・アクセス方式（以下、ＤＭＡ
方式という。）により書込みおよび読出しを行う方式や
、パラレル・イン・アウトのＦＩＦＯメモリを使用し、
同様にＤＭＡ方式によりデータの書込みおよび読出しを
行う方式がとられている。
アドレス空間のメモリを有し、共有メモリに対してデー
タをダイレクト・メモリ・アクセス方式（以下、ＤＭＡ
方式という。）により書込みおよび読出しを行う方式や
、パラレル・イン・アウトのＦＩＦＯメモリを使用し、
同様にＤＭＡ方式によりデータの書込みおよび読出しを
行う方式がとられている。
しかし、このような従来例のデータ転送方式では、共有
アドレスのメモリを使用する場合には、マイクロプロセ
ッサ間でメモリの使用についての調停が必要となり、一
方がＤＭＡを行うためメモリアドレスバスを専有すると
他方は一時的にバスが使用できなくなる問題点があった
。また、ＦＩＦＯメモリを使用する場合には、ＦＩＦＯ
メモリとそれぞれのマイクロプロセッサとの間でＤＭＡ
などにより書込みまたは読出しが行われるために同時に
バスの使用が制限されることはない。しかし、この場合
に送られるデータ量を事前にあらかじめ定められたフォ
ーマットで他方のマイクロプロセッサにＦＩＦＯメモリ
を通して転送し、その後に指定量のデータをＦＩＦＯメ
モリへＤＭＡなどにより書込む。他方のマイクロプロセ
ッサは、事前に受けた情報によりデータをＤＭＡなどに
よりＦＩＦＯメモリから読出す必要があり、本来のデー
タの転送の前にデータのやりとりを行わねばならない欠
点があった。
アドレスのメモリを使用する場合には、マイクロプロセ
ッサ間でメモリの使用についての調停が必要となり、一
方がＤＭＡを行うためメモリアドレスバスを専有すると
他方は一時的にバスが使用できなくなる問題点があった
。また、ＦＩＦＯメモリを使用する場合には、ＦＩＦＯ
メモリとそれぞれのマイクロプロセッサとの間でＤＭＡ
などにより書込みまたは読出しが行われるために同時に
バスの使用が制限されることはない。しかし、この場合
に送られるデータ量を事前にあらかじめ定められたフォ
ーマットで他方のマイクロプロセッサにＦＩＦＯメモリ
を通して転送し、その後に指定量のデータをＦＩＦＯメ
モリへＤＭＡなどにより書込む。他方のマイクロプロセ
ッサは、事前に受けた情報によりデータをＤＭＡなどに
よりＦＩＦＯメモリから読出す必要があり、本来のデー
タの転送の前にデータのやりとりを行わねばならない欠
点があった。
本発明は上記の欠点を解決するもので、データバス上の
データ転送衝突による待合せがなく、事前に転送情報の
やりとりが不要なデータ転送方式を提供することを目的
とする。
データ転送衝突による待合せがなく、事前に転送情報の
やりとりが不要なデータ転送方式を提供することを目的
とする。
本発明は、データ転送方式において、二つのマイクロプ
ロセッサの間に接続され相互のＤＭＡ転送によるデータ
の受渡しを行うＦＩＦＯメモリと、カウントアップクロ
ック信号によりカウント値を加算しカウントダウンクロ
ック信号によりカウント値を減算するアップダウンカウ
ンタとを備え、上記二つのマイクロプロセッサの一方は
、その主メモリの内容を読出して上記ＦＩＦＯメモリに
書込み書込信号をカウントアップクロック信号として上
記アップダウンカウンタに与える手段と、上記ＦＩＦＯ
メモリに書込終了時に書込終了を割込により他方のマイ
クロプロセッサに通知する手段を含み、上記他方のマイ
クロプロセッサは、この書込終了通知に基づいて上記Ｆ
ＩＦＯメモリの内容を読出してその主メモリに書込み読
出信号をカウントダウンクロック信号として上記アップ
ダウンカウンタに与える手段を含み、上記アップダウン
カウンタは、カウンタ値が元の値になったときに割込に
より上記他方のマイクロプロセッサに読出終了を通知す
る手段を含むことを特徴とする特〔作用〕 一方のマイクロプロセッサは、その主メモリの内容を読
出してＦＩＦＯメモリに書込みその書込信号をカウント
アツプクロック信号としてアップダウンカウンタに与え
てカウント値を加算させる。
ロセッサの間に接続され相互のＤＭＡ転送によるデータ
の受渡しを行うＦＩＦＯメモリと、カウントアップクロ
ック信号によりカウント値を加算しカウントダウンクロ
ック信号によりカウント値を減算するアップダウンカウ
ンタとを備え、上記二つのマイクロプロセッサの一方は
、その主メモリの内容を読出して上記ＦＩＦＯメモリに
書込み書込信号をカウントアップクロック信号として上
記アップダウンカウンタに与える手段と、上記ＦＩＦＯ
メモリに書込終了時に書込終了を割込により他方のマイ
クロプロセッサに通知する手段を含み、上記他方のマイ
クロプロセッサは、この書込終了通知に基づいて上記Ｆ
ＩＦＯメモリの内容を読出してその主メモリに書込み読
出信号をカウントダウンクロック信号として上記アップ
ダウンカウンタに与える手段を含み、上記アップダウン
カウンタは、カウンタ値が元の値になったときに割込に
より上記他方のマイクロプロセッサに読出終了を通知す
る手段を含むことを特徴とする特〔作用〕 一方のマイクロプロセッサは、その主メモリの内容を読
出してＦＩＦＯメモリに書込みその書込信号をカウント
アツプクロック信号としてアップダウンカウンタに与え
てカウント値を加算させる。
また書込終了時に書込終了を割込により他方のマイクロ
プロセッサに通知する。他方のマイクロプロセッサは、
書込終了通知に基づいてＦＩＦＯメモリの内容を読出し
てその主メモリに書込みその読出信号をカウントダウン
クロック信号としてアップダウンカウンタに与えてカウ
ント値を減少させる。アップダウンカウンタはカウント
値が元の値にもどったときに読出終了を他方のマイクロ
プロセッサに通知する。以・上の動作によりデータバス
上のデータ転送衝突による待合せがなく、事前に転送情
報のやりとりをせずにマイクロプロセッサ間のメモリデ
ータの転送ができる。
プロセッサに通知する。他方のマイクロプロセッサは、
書込終了通知に基づいてＦＩＦＯメモリの内容を読出し
てその主メモリに書込みその読出信号をカウントダウン
クロック信号としてアップダウンカウンタに与えてカウ
ント値を減少させる。アップダウンカウンタはカウント
値が元の値にもどったときに読出終了を他方のマイクロ
プロセッサに通知する。以・上の動作によりデータバス
上のデータ転送衝突による待合せがなく、事前に転送情
報のやりとりをせずにマイクロプロセッサ間のメモリデ
ータの転送ができる。
本発明の実施例について図面を参照して説明する。図は
本発明一実施例データ転送装置のブロック構成図である
。図において、データ転送装置は、二つのマイクロプロ
セッサＬＬ 、１０２ と、マイクロプロセッサ１０．
．１０□にそれぞれデータバス４０８．４０□を介して
接続された主メモリとしてメモ！Ｊ１１．．１１２とを
備える。
本発明一実施例データ転送装置のブロック構成図である
。図において、データ転送装置は、二つのマイクロプロ
セッサＬＬ 、１０２ と、マイクロプロセッサ１０．
．１０□にそれぞれデータバス４０８．４０□を介して
接続された主メモリとしてメモ！Ｊ１１．．１１２とを
備える。
ここで本発明の特徴とするところは、マイクロプロセッ
サ１０．とマイクロプロセッサ１０．の間にデータバス
４０．．４０．を介して接続され相互のＤＭＡ転送によ
るデータの受渡しを行うＦＩＦＯメモリ２０と、カウン
トアツプクロック信号によりカウント値を加算しカウン
トダウンクロック信号によりカウント値を減算するアッ
プダウンカウンタ３０とを備え、マイクロプロセッサ１
０．は、信号線６０、を介し読出信号を与えてメモリ１
１１の内容を読出し信号線７０．を介し書込信号を与え
てＦＩＦＯメモリ２０に書込み書込信号をカウントアツ
プクロック信号としてアップダウンカウンタ３ｏに与え
る手段と、ＦＩＦＯメモリ２０に書込終了時に書込終了
を入出力制御装置１２．を経由して割込によりマイクロ
プロセッサ１０２に通知する手段を含み、マイクロプロ
セッサ１０２は、この書込終了通知に基づいて信号線６
０□を介し読出信号を与えてＦＩＦＯメモリ２０の内容
を読出し信号線７０２を介し書込信号を与えてメモリ１
１□に書込み読出信号をカウントダウンクロック信号と
してアップダウンカウンタ３０に与える手段を含み、ア
ップダウンカウンタ３０は、カウンタ値が元の値になっ
たときに割込によりマイクロプロセッサｌＯ□に読出終
了を通知する手段を含むことにある。
サ１０．とマイクロプロセッサ１０．の間にデータバス
４０．．４０．を介して接続され相互のＤＭＡ転送によ
るデータの受渡しを行うＦＩＦＯメモリ２０と、カウン
トアツプクロック信号によりカウント値を加算しカウン
トダウンクロック信号によりカウント値を減算するアッ
プダウンカウンタ３０とを備え、マイクロプロセッサ１
０．は、信号線６０、を介し読出信号を与えてメモリ１
１１の内容を読出し信号線７０．を介し書込信号を与え
てＦＩＦＯメモリ２０に書込み書込信号をカウントアツ
プクロック信号としてアップダウンカウンタ３ｏに与え
る手段と、ＦＩＦＯメモリ２０に書込終了時に書込終了
を入出力制御装置１２．を経由して割込によりマイクロ
プロセッサ１０２に通知する手段を含み、マイクロプロ
セッサ１０２は、この書込終了通知に基づいて信号線６
０□を介し読出信号を与えてＦＩＦＯメモリ２０の内容
を読出し信号線７０２を介し書込信号を与えてメモリ１
１□に書込み読出信号をカウントダウンクロック信号と
してアップダウンカウンタ３０に与える手段を含み、ア
ップダウンカウンタ３０は、カウンタ値が元の値になっ
たときに割込によりマイクロプロセッサｌＯ□に読出終
了を通知する手段を含むことにある。
このような構成のデータ転送装置の動作について説明す
る。図において、マイクロプロセッサ１０＋側より、マ
イクロプロセッサ１０２側へデータを転送する場合に、
マイクロプロセッサ１０＋側は、ＤＭＡによりメモリ１
１、よりデータを読出し、ＦＩＦＯメモリ２０に書込む
。このときにＦＩＦＯメモリ２０への書込信号（ＷＲ倍
信号を、アップダウンカウンタ３００カウントアツプク
ロツク信号とすることによりＦＩＦＯメモリ２０の書込
データ数をアップダウンカウンタ３０はカウントする。
る。図において、マイクロプロセッサ１０＋側より、マ
イクロプロセッサ１０２側へデータを転送する場合に、
マイクロプロセッサ１０＋側は、ＤＭＡによりメモリ１
１、よりデータを読出し、ＦＩＦＯメモリ２０に書込む
。このときにＦＩＦＯメモリ２０への書込信号（ＷＲ倍
信号を、アップダウンカウンタ３００カウントアツプク
ロツク信号とすることによりＦＩＦＯメモリ２０の書込
データ数をアップダウンカウンタ３０はカウントする。
マイクロプロセッサ１０．は、ＤＭＡが終了しデータが
すべてＦＩＦＯメモリ２０に書込まれると、マイクロプ
ロセッサ１０．の制御回路１２１を介してマイクロプロ
セッサ１０２に割込信号（ＩＮＴＩ）にて通知する。
すべてＦＩＦＯメモリ２０に書込まれると、マイクロプ
ロセッサ１０．の制御回路１２１を介してマイクロプロ
セッサ１０２に割込信号（ＩＮＴＩ）にて通知する。
マイクロプロセッサ１（ｌａは、割込信号（ＩＮＴｌ）
により、マイクロプロセッサ１０．からのＤＭＡ終了を
検出すると、ＤＭＡによりＦＩＦＯメモリ２０よりデー
タを読出し、メモリ１１２ に書込む。
により、マイクロプロセッサ１０．からのＤＭＡ終了を
検出すると、ＤＭＡによりＦＩＦＯメモリ２０よりデー
タを読出し、メモリ１１２ に書込む。
このときＦＩＦＯメモ＋Ｊ２０への読出信号（ＲＤ倍信
号をアップダウンカウンタ３ｏのカウントダウンクロッ
ク信号とすることにより、マイクロプロセッサ１０．か
らの書込数がセットされているアップダウンカウンタ３
０の値が減算されて全データを読出したときにアップダ
ウンカウンタ３ｏのカウント値は元の値となり、割込信
号（ＩＮＴ２）をマイクロプロセッサ１０２へ通知する
。マイクロプロセッサ１０□では割込信号（ＩＮＴ２）
によりＤＭＡを終了させ、データ転送を終了する。
号をアップダウンカウンタ３ｏのカウントダウンクロッ
ク信号とすることにより、マイクロプロセッサ１０．か
らの書込数がセットされているアップダウンカウンタ３
０の値が減算されて全データを読出したときにアップダ
ウンカウンタ３ｏのカウント値は元の値となり、割込信
号（ＩＮＴ２）をマイクロプロセッサ１０２へ通知する
。マイクロプロセッサ１０□では割込信号（ＩＮＴ２）
によりＤＭＡを終了させ、データ転送を終了する。
本実施例ではマイクロプロセッサ１ｏ１からマイクロプ
ロセッサ１０２へのデータ転送について述べたが、逆方
向に転送する場合についても同様な回路構成を加えるこ
とにより実現でき双方向のデータ転送も実現できる。
ロセッサ１０２へのデータ転送について述べたが、逆方
向に転送する場合についても同様な回路構成を加えるこ
とにより実現でき双方向のデータ転送も実現できる。
以上述べたように、本発明は、データバス上のデータ転
送衝突による待合せがなく、事前に転送情報のやりとり
が不要で、かつ簡単な構成でＤＭＡによるデータ転送が
できる優れた効果がある。
送衝突による待合せがなく、事前に転送情報のやりとり
が不要で、かつ簡単な構成でＤＭＡによるデータ転送が
できる優れた効果がある。
図は本発明一実施例データ転送装置のブロック構成図。
１０、．１０□・・・マイクロプロセッサ、１１．．１
１２・・・メモリ、１２．・・・人出力制御回路、２０
・・・ＦＩＦＯメモリ、３０・・・アップダウンカウン
タ、４０．．４０２・・・データバス、５０．・・・ア
ドレスバス、６０１．６０２・・・ＤＭＡの書込用の信
号線、７０．．７０２・・・ＤＭＡの読出用の信号線。
１２・・・メモリ、１２．・・・人出力制御回路、２０
・・・ＦＩＦＯメモリ、３０・・・アップダウンカウン
タ、４０．．４０２・・・データバス、５０．・・・ア
ドレスバス、６０１．６０２・・・ＤＭＡの書込用の信
号線、７０．．７０２・・・ＤＭＡの読出用の信号線。
Claims (1)
- 【特許請求の範囲】 １、二つのマイクロプロセッサと、この二つのマイクロ
プロセッサにそれぞれ接続された主メモリとを備えた データ転送方式において、 上記二つのマイクロプロセッサの間に接続され相互のＤ
ＭＡ転送によるデータの受渡しを行うＦＩＦＯメモリと
、カウントアップクロック信号によりカウント値を加算
しカウントダウンクロック信号によりカウント値を減算
するアップダウンカウンタとを備え、 上記二つのマイクロプロセッサの一方は、その主メモリ
の内容を読出して上記ＦＩＦＯメモリに書込み書込信号
をカウントアップクロック信号として上記アップダウン
カウンタに与える手段と、上記ＦＩＦＯメモリに書込終
了時に書込終了を割込により他方のマイクロプロセッサ
に通知する手段を含み、 上記他方のマイクロプロセッサは、この書込終了通知に
基づいて上記ＦＩＦＯメモリの内容を読出してその主メ
モリに書込み読出信号をカウントダウンクロック信号と
して上記アップダウンカウンタに与える手段を含み、 上記アップダウンカウンタは、カウンタ値が元の値にな
ったときに割込により上記他方のマイクロプロセッサに
読出終了を通知する手段を含むことを特徴とするデータ
転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265731A JPH02112051A (ja) | 1988-10-20 | 1988-10-20 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265731A JPH02112051A (ja) | 1988-10-20 | 1988-10-20 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02112051A true JPH02112051A (ja) | 1990-04-24 |
Family
ID=17421214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265731A Pending JPH02112051A (ja) | 1988-10-20 | 1988-10-20 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02112051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100395741C (zh) * | 2003-12-12 | 2008-06-18 | 冲电气工业株式会社 | 数据传输电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229160A (ja) * | 1984-04-26 | 1985-11-14 | Toshiba Corp | マルチプロセツサシステム |
| JPS61183765A (ja) * | 1985-02-12 | 1986-08-16 | Toshiba Corp | デ−タ転送制御方式 |
| JPS6373458A (ja) * | 1986-09-17 | 1988-04-04 | Matsushita Electric Ind Co Ltd | 共有メモリアクセス装置 |
-
1988
- 1988-10-20 JP JP63265731A patent/JPH02112051A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229160A (ja) * | 1984-04-26 | 1985-11-14 | Toshiba Corp | マルチプロセツサシステム |
| JPS61183765A (ja) * | 1985-02-12 | 1986-08-16 | Toshiba Corp | デ−タ転送制御方式 |
| JPS6373458A (ja) * | 1986-09-17 | 1988-04-04 | Matsushita Electric Ind Co Ltd | 共有メモリアクセス装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100395741C (zh) * | 2003-12-12 | 2008-06-18 | 冲电气工业株式会社 | 数据传输电路 |
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