JP2822414B2 - デュアルポートメモリ - Google Patents
デュアルポートメモリInfo
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- JP2822414B2 JP2822414B2 JP668489A JP668489A JP2822414B2 JP 2822414 B2 JP2822414 B2 JP 2822414B2 JP 668489 A JP668489 A JP 668489A JP 668489 A JP668489 A JP 668489A JP 2822414 B2 JP2822414 B2 JP 2822414B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- conversion circuit
- memory array
- monitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は２つのプロセサ間のデータの授受に関し、特
にデータ授受に使用されるデュアルポートメモリに関す
る。
にデータ授受に使用されるデュアルポートメモリに関す
る。
（従来の技術） 従来、この種のデュアルポートメモリはデータを記憶
するためのメモリアレイと、２つのプロセサからのメモ
リアレイアクセス要求に対して、そのアービトレーショ
ンを行うためのアービトレーションロジックによって構
成されている。
するためのメモリアレイと、２つのプロセサからのメモ
リアレイアクセス要求に対して、そのアービトレーショ
ンを行うためのアービトレーションロジックによって構
成されている。
（発明が解決しようとする課題） 上述した従来のデュアルポートメモリはメモリアレイ
に記憶されたデータをモニタするためのS/P変換回路
と、P/S変換回路とで構成されたデータモニタ回路が設
けられていない。このため、デュアルポートメモリが２
つのプロセサ間のデータの授受に使用されているとき、
２つのプロセサ間で授受されているデータをモニタする
ためには、２つのプロセサのうち、いずれかのプロセサ
にエミュレータなどのデバッグツールを接続してモニタ
する第１の方式と、プロセサのデータライン、アドレス
ライン、および制御ラインをすべて外部に引出し、そこ
にモニタツールを接続してモニタする第２の方式とがあ
る。
に記憶されたデータをモニタするためのS/P変換回路
と、P/S変換回路とで構成されたデータモニタ回路が設
けられていない。このため、デュアルポートメモリが２
つのプロセサ間のデータの授受に使用されているとき、
２つのプロセサ間で授受されているデータをモニタする
ためには、２つのプロセサのうち、いずれかのプロセサ
にエミュレータなどのデバッグツールを接続してモニタ
する第１の方式と、プロセサのデータライン、アドレス
ライン、および制御ラインをすべて外部に引出し、そこ
にモニタツールを接続してモニタする第２の方式とがあ
る。
前者にはモニタを行うたびにプロセサの動作を一時的
に停止しなければならないという欠点があり、後者には
外部に引出す信号線の数が膨大（16ビットのプロセサに
おいて約40本位）となること、およびノイズによるプロ
セサの誤動作を引起す可能性が大きくなることなどの欠
点がある。
に停止しなければならないという欠点があり、後者には
外部に引出す信号線の数が膨大（16ビットのプロセサに
おいて約40本位）となること、およびノイズによるプロ
セサの誤動作を引起す可能性が大きくなることなどの欠
点がある。
本発明の目的は、２つのプロセサ間のデータの授受に
使用されるデュアルポートメモリにおいて、シリアルア
ドレスをS/P変換回路によりパラレルアドレスに変換す
るとともに、パラレルデータをP/S変換回路によりシリ
アルデータに変換してデータモニタ回路を構成すること
により上記欠点を除去し、信号線の数を増加させないで
安定に動作させることができるように構成したデュアル
ポートメモリを提供することにある。
使用されるデュアルポートメモリにおいて、シリアルア
ドレスをS/P変換回路によりパラレルアドレスに変換す
るとともに、パラレルデータをP/S変換回路によりシリ
アルデータに変換してデータモニタ回路を構成すること
により上記欠点を除去し、信号線の数を増加させないで
安定に動作させることができるように構成したデュアル
ポートメモリを提供することにある。
（課題を解決するための手段） 本発明によるデュアルポートメモリはメモリアレイ
と、アービトレーションロジックと、一対のデータバッ
ファと、一対のアドレスバッファと、データモニタ回路
とを具備し、２つのプロセサ間のデータ授受に使用され
るものである。
と、アービトレーションロジックと、一対のデータバッ
ファと、一対のアドレスバッファと、データモニタ回路
とを具備し、２つのプロセサ間のデータ授受に使用され
るものである。
メモリアレイはデータを格納するためのものであり、
アービトレーションロジックはメモリアレイの内容の読
出しを制御するためのものである。
アービトレーションロジックはメモリアレイの内容の読
出しを制御するためのものである。
一対のデータバッファは、外部に備けられた２つのプ
ロセサに対してそれぞれデータを授受するためのもので
ある。
ロセサに対してそれぞれデータを授受するためのもので
ある。
一対のアドレスバッファは、上記２つのプロセサに対
してそれぞれアドレス情報を授受するためのものであ
る。
してそれぞれアドレス情報を授受するためのものであ
る。
データモニタ回路は、外部のモニタツールからアドレ
ス情報を入力し、メモリアレイからモニタツールへデー
タを出力するためのものである。データモニタ回路はシ
リアルアドレスをパラレルアドレスに変換するためのS/
P変換回路と、パラレルデータをシリアルデータに変換
するためのP/S変換回路とを具備して構成したものであ
る。
ス情報を入力し、メモリアレイからモニタツールへデー
タを出力するためのものである。データモニタ回路はシ
リアルアドレスをパラレルアドレスに変換するためのS/
P変換回路と、パラレルデータをシリアルデータに変換
するためのP/S変換回路とを具備して構成したものであ
る。
（実施例） 次に、本発明について図面を参照して説明する。
第１図は、本発明によるデュアルポートメモリの一実
施例を示すブロック図である。
施例を示すブロック図である。
第１図において、１はメモリアレイ、２はアービトレ
ーションロジック、3,5はそれぞれデータバッファ、4,6
はそれぞれアドレスバッファ、７はP/S変換回路、８はS
/P変換回路、９はデータモニタ回路である。
ーションロジック、3,5はそれぞれデータバッファ、4,6
はそれぞれアドレスバッファ、７はP/S変換回路、８はS
/P変換回路、９はデータモニタ回路である。
メモリアレイ１は外部のプロセサからのデータ書込み
要求があると、アービトレーションロジック２の制御の
もとで動作し、アドレスバッファ（Ｌ）４またはアドレ
スバッファ（Ｒ）６を通り、外部のプロセサから指定さ
れるアドレスに対して、外部のプロセサからデータバッ
ファ（Ｌ）３、またはデータバッファ（Ｒ）５を通して
入力されるデータを記憶する。また、外部のプロセサか
らのデータ読出し要求があると、メモリアレイ１は、ア
ービトレーションロジック２の制御のもとで動作し、外
部のプロセサからアドレスバッファ（Ｌ）４、またはア
ドレスバッファ（Ｒ）６を通して指定されるアドレスに
記憶されたデータをデータバッファ（Ｌ）３またはデー
タバッファ（Ｒ）５を通して外部のプロセサに出力す
る。
要求があると、アービトレーションロジック２の制御の
もとで動作し、アドレスバッファ（Ｌ）４またはアドレ
スバッファ（Ｒ）６を通り、外部のプロセサから指定さ
れるアドレスに対して、外部のプロセサからデータバッ
ファ（Ｌ）３、またはデータバッファ（Ｒ）５を通して
入力されるデータを記憶する。また、外部のプロセサか
らのデータ読出し要求があると、メモリアレイ１は、ア
ービトレーションロジック２の制御のもとで動作し、外
部のプロセサからアドレスバッファ（Ｌ）４、またはア
ドレスバッファ（Ｒ）６を通して指定されるアドレスに
記憶されたデータをデータバッファ（Ｌ）３またはデー
タバッファ（Ｒ）５を通して外部のプロセサに出力す
る。
データモニタ回路９は、S/P変換回路８と、P/S変換回
路７とから構成されている。S/P変換回路８は、外部の
モニタツールから出力されるシリアルアドレスをパラレ
ルアドレスに変換し、メモリアレイ１に供給するための
ものである。P/S変換回路７は、メモリアレイ１に記憶
されたデータのうち、S/P変換回路８によって指定され
たアドレスに記憶されたデータを読出し、シリアルデー
タに変換して外部のモニタツールに出力するためのもの
である。
路７とから構成されている。S/P変換回路８は、外部の
モニタツールから出力されるシリアルアドレスをパラレ
ルアドレスに変換し、メモリアレイ１に供給するための
ものである。P/S変換回路７は、メモリアレイ１に記憶
されたデータのうち、S/P変換回路８によって指定され
たアドレスに記憶されたデータを読出し、シリアルデー
タに変換して外部のモニタツールに出力するためのもの
である。
DATA（１〜ｎ）L10およびDATA（１〜ｎ）R17は、外部
のプロセサとのデータの授受に使用されるｎ本のデータ
信号線である。ADR（１〜ｍ）L11およびADR（１〜ｍ）R
18は、外部のプロセサから指定されるアドレスを入力す
るためのｍ本のアドレス信号線である。
のプロセサとのデータの授受に使用されるｎ本のデータ
信号線である。ADR（１〜ｍ）L11およびADR（１〜ｍ）R
18は、外部のプロセサから指定されるアドレスを入力す
るためのｍ本のアドレス信号線である。
INTL12およびINTR19は、外部のプロセサがデータの書
込みおよび読出しの終了したことを、相手のプロセサに
通知するための割込み信号線である。BUSYL13およびBUS
YR20は、相手のプロセサがメモリアレイ１をアクセス中
であることを示すビジー信号線である。CEL14およびCER
21は、外部のプロセサが本発明によるデュアルポートメ
モリの内容をアクセスするときに出力されチップイネー
ブル信号を乗せるチップイネーブル信号線である。OEL1
5およびOER22は、外部のプロセサがデータの読出しを行
うとき、データバッファ（Ｌ）３またはデータバッファ
（Ｒ）５をイネーブルにするためのアウトプットイネー
ブル信号線である。R/WL16およびR/WR23は、外部のプロ
セサが読出し、および書込みを行うとき出力されるリー
ド／ライト信号を乗せるリード／ライト信号線である。
込みおよび読出しの終了したことを、相手のプロセサに
通知するための割込み信号線である。BUSYL13およびBUS
YR20は、相手のプロセサがメモリアレイ１をアクセス中
であることを示すビジー信号線である。CEL14およびCER
21は、外部のプロセサが本発明によるデュアルポートメ
モリの内容をアクセスするときに出力されチップイネー
ブル信号を乗せるチップイネーブル信号線である。OEL1
5およびOER22は、外部のプロセサがデータの読出しを行
うとき、データバッファ（Ｌ）３またはデータバッファ
（Ｒ）５をイネーブルにするためのアウトプットイネー
ブル信号線である。R/WL16およびR/WR23は、外部のプロ
セサが読出し、および書込みを行うとき出力されるリー
ド／ライト信号を乗せるリード／ライト信号線である。
READSTART24は、外部のモニタツールがP/S変換回路７
を起動するためのリードスタート信号線である。SDATA2
5は、P/S変換回路７が外部のモニタツールに出力するシ
リアルデータの信号線である。READEND26は、P/S変換回
路７の動作の終了を示すリードエンド信号線である。CL
OCK27は、P/S変換回路７およびS/P変換回路８にモニタ
ツールから供給されるクロックを乗せるクロック信号線
である。SADR28は、外部のモニタツールから出力される
シリアルアドレスを乗せるシリアルアドレス信号線であ
る。ADRSET29は、S/P変換回路８の起動信号線、BUSY30
は外部のプロセサがメモリアレイ１をアクセス中である
ことを示すビジー信号である。
を起動するためのリードスタート信号線である。SDATA2
5は、P/S変換回路７が外部のモニタツールに出力するシ
リアルデータの信号線である。READEND26は、P/S変換回
路７の動作の終了を示すリードエンド信号線である。CL
OCK27は、P/S変換回路７およびS/P変換回路８にモニタ
ツールから供給されるクロックを乗せるクロック信号線
である。SADR28は、外部のモニタツールから出力される
シリアルアドレスを乗せるシリアルアドレス信号線であ
る。ADRSET29は、S/P変換回路８の起動信号線、BUSY30
は外部のプロセサがメモリアレイ１をアクセス中である
ことを示すビジー信号である。
第２図は、外部のモニタツールに接続される各参照信
号の信号線24〜30上で、各参照信号の動作状態を示すタ
イミングチャートである。信号線29上のADRSETにより信
号線27上のCLOCKに同期して信号線28上のSADRを入力
し、信号線24上にREADSTARTを入力すると、信号線28上
のSADRで指定されたアドレスに該当するデータSDATAが
信号線27上のCLOCKに同期して信号線25上に出力され
る。引続き、SDATAの出力の終了を示すREADENDが信号線
26上に出力される。信号線24上にREADSTARTを出力した
とき、信号線30上にBUSYがあると、信号線25上のSDATA
の出力が一時的に待たれる。また、信号線26上のREADEN
DによりS/P変換回路８のアドレスがインクリメントされ
るため、READSTAR信号を繰返し出力することにより連続
したアドレスのデータの読出しが可能となる。
号の信号線24〜30上で、各参照信号の動作状態を示すタ
イミングチャートである。信号線29上のADRSETにより信
号線27上のCLOCKに同期して信号線28上のSADRを入力
し、信号線24上にREADSTARTを入力すると、信号線28上
のSADRで指定されたアドレスに該当するデータSDATAが
信号線27上のCLOCKに同期して信号線25上に出力され
る。引続き、SDATAの出力の終了を示すREADENDが信号線
26上に出力される。信号線24上にREADSTARTを出力した
とき、信号線30上にBUSYがあると、信号線25上のSDATA
の出力が一時的に待たれる。また、信号線26上のREADEN
DによりS/P変換回路８のアドレスがインクリメントされ
るため、READSTAR信号を繰返し出力することにより連続
したアドレスのデータの読出しが可能となる。
第３図は、ディジタル信号処理装置に未発明によるデ
ータモニタ回路付デュアルポートメモリを使用した一実
施例を示すブロック図である。
ータモニタ回路付デュアルポートメモリを使用した一実
施例を示すブロック図である。
第３図において、31はA/Dコンバータ、32,34,36はそ
れぞれ第１〜第３のディジタル信号処理プロセサ、33,3
5はそれぞれ第１および第２のデュアルポートメモリ、3
7はD/Aコンバータ、38はモニタツール、39はホストプロ
セサである。
れぞれ第１〜第３のディジタル信号処理プロセサ、33,3
5はそれぞれ第１および第２のデュアルポートメモリ、3
7はD/Aコンバータ、38はモニタツール、39はホストプロ
セサである。
第１および第２のデュアルポートメモリ33へモニタツ
ール38を接続することにより、第１および第２のディジ
タル信号処理プロセサ32,34の信号処理結果をモニタす
ることができる。
ール38を接続することにより、第１および第２のディジ
タル信号処理プロセサ32,34の信号処理結果をモニタす
ることができる。
（発明の効果） 以上説明したように本発明は、２つのプロセサ間のデ
ータの授受に使用されるデュアルポートメモリにおい
て、シリアルアドレスをS/P変換回路によりパラレルア
ドレスに変換するとともにパラレルデータをP/S変換回
路によりシリアルデータに変換してデータモニタ回路を
構成することにより、プロセサの動作を停止することな
く、また、膨大なプロセサからの信号線を外部に引出す
こともなく、デュアルポートメモリにモニタツールを接
続するのみで容易にデータをモニタすることができると
いう効果がある。
ータの授受に使用されるデュアルポートメモリにおい
て、シリアルアドレスをS/P変換回路によりパラレルア
ドレスに変換するとともにパラレルデータをP/S変換回
路によりシリアルデータに変換してデータモニタ回路を
構成することにより、プロセサの動作を停止することな
く、また、膨大なプロセサからの信号線を外部に引出す
こともなく、デュアルポートメモリにモニタツールを接
続するのみで容易にデータをモニタすることができると
いう効果がある。
第１図は、本発明によるデュアルポートメモリの一実施
例を示すブロック図である。 第２図は、第１図に示すデータモニタ回路の動作を示す
タイミングチャートである。 第３図は、本発明によるデュアルポートメモリのディジ
タル信号処理装置への応用例を示すブロック図である。 １……メモリアレイ ２……アービトレーションロジック 3,5……データバッファ 4,6……アドレスバッファ ７……P/S変換回路 ８……S/P変換回路 ９……データモニタ回路 10〜30……信号線 31……A/Dコンバータ 32,34,36……ディジタル信号処理プロセサ 33,35……デュアルポートメモリ 37……D/Aコンバータ 38……モニタツール 39……ホストプロセサ
例を示すブロック図である。 第２図は、第１図に示すデータモニタ回路の動作を示す
タイミングチャートである。 第３図は、本発明によるデュアルポートメモリのディジ
タル信号処理装置への応用例を示すブロック図である。 １……メモリアレイ ２……アービトレーションロジック 3,5……データバッファ 4,6……アドレスバッファ ７……P/S変換回路 ８……S/P変換回路 ９……データモニタ回路 10〜30……信号線 31……A/Dコンバータ 32,34,36……ディジタル信号処理プロセサ 33,35……デュアルポートメモリ 37……D/Aコンバータ 38……モニタツール 39……ホストプロセサ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16 G06F 13/38 G06F 12/16 G06F 11/30
Claims (1)
- 【請求項１】データを格納するためのメモリアレイと、
前記メモリアレイの内容の読出しを制御するためのアー
ビトレーションロジック、外部に備けられた２つのプロ
セサに対してそれぞれデータを授受するための一対のデ
ータバッファと、前記２つのプロセサに対してぞれぞれ
アドレス情報を授受するための一対のアドレスバッファ
と、外部のモニタツールからアドレス情報を入力し、前
記メモリアレイから前記モニタツールへデータを出力す
るためのデータモニタ回路とを具備し、且つ、前記デー
タモニタ回路はシリアルアドレスをパラレルアドレスに
変換するためのS/P変換回路と、パラレルデータをシリ
アルデータに変換するためのP/S変換回路とを具備して
構成したことを特徴とするデュアルポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP668489A JP2822414B2 (ja) | 1989-01-13 | 1989-01-13 | デュアルポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP668489A JP2822414B2 (ja) | 1989-01-13 | 1989-01-13 | デュアルポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02187854A JPH02187854A (ja) | 1990-07-24 |
| JP2822414B2 true JP2822414B2 (ja) | 1998-11-11 |
Family
ID=11645187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP668489A Expired - Lifetime JP2822414B2 (ja) | 1989-01-13 | 1989-01-13 | デュアルポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822414B2 (ja) |
-
1989
- 1989-01-13 JP JP668489A patent/JP2822414B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02187854A (ja) | 1990-07-24 |
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