JP2545627B2 - Ｃｐｕ間インタフェース方式 - Google Patents
Ｃｐｕ間インタフェース方式Info
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- JP2545627B2 JP2545627B2 JP2040631A JP4063190A JP2545627B2 JP 2545627 B2 JP2545627 B2 JP 2545627B2 JP 2040631 A JP2040631 A JP 2040631A JP 4063190 A JP4063190 A JP 4063190A JP 2545627 B2 JP2545627 B2 JP 2545627B2
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- cpu
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Description
【発明の詳細な説明】 ［概要］ ２つのCPU間をデュアルポートRAMを用いて情報のやり
取りを行うCPU間インタフェース方式に関し、 リード・ライトの衝突によるアクセス待ちを最小限に
抑えて処理性能を向上することを目的とし、 デュアルポートRAMに２つのCPUからのアクセス状態を
示すクラグを設け、各CPUはアクセス時にまずクラグを
参照してからデュアルポートRAMのアクセスを行うよう
に構成する。
取りを行うCPU間インタフェース方式に関し、 リード・ライトの衝突によるアクセス待ちを最小限に
抑えて処理性能を向上することを目的とし、 デュアルポートRAMに２つのCPUからのアクセス状態を
示すクラグを設け、各CPUはアクセス時にまずクラグを
参照してからデュアルポートRAMのアクセスを行うよう
に構成する。
［産業上の利用分野］ 本発明は、分散処理を行う２つのCPU間でデュアルポ
ートRAMを用いて情報のやり取りを行うCPU間インタフェ
ース方式に関する。
ートRAMを用いて情報のやり取りを行うCPU間インタフェ
ース方式に関する。
２つのCPUで分散処理を行う情報処理システムにあっ
ては、デュアルポートRAMを用いてCPU間での情報のやり
取りを行っているが、双方のCPUからのリード・ライト
の衝突によるアクセス待ちが頻繁に生じてシステム性能
を低下させることから、衝突によるアクセス待ちを最小
限に抑えることのできるインタフェース方式が望まれ
る。
ては、デュアルポートRAMを用いてCPU間での情報のやり
取りを行っているが、双方のCPUからのリード・ライト
の衝突によるアクセス待ちが頻繁に生じてシステム性能
を低下させることから、衝突によるアクセス待ちを最小
限に抑えることのできるインタフェース方式が望まれ
る。
［従来の技術］ 従来、２つのCPUの間で情報のやり取りを行う分散処
理システムにあっては、FIFOメモリ（先入れ先出しメモ
リ）を使用しているが、画像情報のように情報量が多く
なった場合にはデュアルポートRAMを使用して情報をや
り取りしている。
理システムにあっては、FIFOメモリ（先入れ先出しメモ
リ）を使用しているが、画像情報のように情報量が多く
なった場合にはデュアルポートRAMを使用して情報をや
り取りしている。
［発明が解決しようとする課題］ しかしながら、２つのCPUの間で大量の情報をやり取
りするためにデュアルポートRAMを使用した場合には、
双方のCPUからのリード・ライトの衝突によるCPUのアク
セス待ちが頻繁に発生してしまい、システム性能が低下
する問題があった。
りするためにデュアルポートRAMを使用した場合には、
双方のCPUからのリード・ライトの衝突によるCPUのアク
セス待ちが頻繁に発生してしまい、システム性能が低下
する問題があった。
即ち、デュアルポートRAMの同じ番地に対し一方のCPU
からライトアクセスが行われ、他方のCPUからリードア
クセスが行われたとすると、アクセスできなかった方の
CPUにビジィ信号が出され、ビジィ信号を受けたCPUは一
切の処理を中断したアクセス待ち状態となり、システム
性能が低下することになる。
からライトアクセスが行われ、他方のCPUからリードア
クセスが行われたとすると、アクセスできなかった方の
CPUにビジィ信号が出され、ビジィ信号を受けたCPUは一
切の処理を中断したアクセス待ち状態となり、システム
性能が低下することになる。
本発明は、このような従来の問題点に鑑みてなされた
もので、リード・ライトの衝突によるCPUのアクセス待
ちを最小限に抑えて処理性能を向上するようにしたCPU
間インタフェース方式を提供することを目的とする。
もので、リード・ライトの衝突によるCPUのアクセス待
ちを最小限に抑えて処理性能を向上するようにしたCPU
間インタフェース方式を提供することを目的とする。
［課題を解決するための手段］ 第１図は本発明の原理説明図である。
まず本発明は、２つのCPU10−1,10−２の間でデュア
ルポートRAM12を用いて情報のやり取りを行うCPU間イン
タフェース方式に関する。
ルポートRAM12を用いて情報のやり取りを行うCPU間イン
タフェース方式に関する。
このようなCPU間インタフェース方式につき本発明に
あっては、デュアルポートRAMに前記２つのCPU10−1,10
−２からのアクセスの状態を示すフラグ14を設け、CPU1
0−1,10−２はフラグ14を参照してからデュアルポートR
AM12のアクセスを行うように構成する。
あっては、デュアルポートRAMに前記２つのCPU10−1,10
−２からのアクセスの状態を示すフラグ14を設け、CPU1
0−1,10−２はフラグ14を参照してからデュアルポートR
AM12のアクセスを行うように構成する。
［作用］ このような構成を備えた本発明のCPU間インタフェー
ス方式によれば、双方のCPU10−1,10−２はデュアルポ
ートRAM12へのアクセスを、まずフラグ14を見てから行
うため、リード・ライトの衝突によるCPU10−1,10−２
のアクセス待ちはフラグ14をアクセスする時のみ発生
し、フラグ以外の番地では発生せず、アクセス待ちによ
る処理中断の頻度を最小限に抑えてシステム性能を向上
できる。
ス方式によれば、双方のCPU10−1,10−２はデュアルポ
ートRAM12へのアクセスを、まずフラグ14を見てから行
うため、リード・ライトの衝突によるCPU10−1,10−２
のアクセス待ちはフラグ14をアクセスする時のみ発生
し、フラグ以外の番地では発生せず、アクセス待ちによ
る処理中断の頻度を最小限に抑えてシステム性能を向上
できる。
［実施例］ 第２図は本発明の一実施例を示した実施例構成図であ
る。
る。
第２図において、10−1,10−２はCPUであり、デュア
ルポートRAM12を用いて相互に画像情報等の大量の情報
のやり取りを行なうようにしている。即ち、CPU10−1,1
0−２のそれぞれとデュアルポートRAM12の間はバスライ
ン16、チップセレクトライン18、ライト制御ライン20、
リード制御ライン22で接続されており、任意の番地を指
定したリードまたはライトアクセスを行なうことができ
る。
ルポートRAM12を用いて相互に画像情報等の大量の情報
のやり取りを行なうようにしている。即ち、CPU10−1,1
0−２のそれぞれとデュアルポートRAM12の間はバスライ
ン16、チップセレクトライン18、ライト制御ライン20、
リード制御ライン22で接続されており、任意の番地を指
定したリードまたはライトアクセスを行なうことができ
る。
このようなデュアルポートRAM12を用いたCPU10−1,10
−２の間で情報をやり取りするCPU間インタフェース方
式につき、本発明にあっては、第３図に取り出して示す
デュアルポートRAM12のメモリマップ説明図から明らか
なように、デュアルポートRAM12にフラグ14を設け、フ
ラグ14にはCPU10−1,10−２からのデュアルポートRAM12
に対するアクセス状態を示すフラグ情報をセットする。
−２の間で情報をやり取りするCPU間インタフェース方
式につき、本発明にあっては、第３図に取り出して示す
デュアルポートRAM12のメモリマップ説明図から明らか
なように、デュアルポートRAM12にフラグ14を設け、フ
ラグ14にはCPU10−1,10−２からのデュアルポートRAM12
に対するアクセス状態を示すフラグ情報をセットする。
第４図は第３図のデュアルポートRAMのフラグ14にセ
ットされるフラグ状態の説明図である。
ットされるフラグ状態の説明図である。
第４図に示すように、フラグ14の状態はFF,00,01,02,
03の５つの状態を持つ。フラグ状態FFはCPU10−１また
は10−２によりセットされ、CPU10−1,10−２のいずれ
に対しても空、要求無、アイドリングを意味する。
03の５つの状態を持つ。フラグ状態FFはCPU10−１また
は10−２によりセットされ、CPU10−1,10−２のいずれ
に対しても空、要求無、アイドリングを意味する。
フラグ状態00及び01はCPU10−１によりセットされ、C
PU10−１に対する意味付けはデュアルポートRAM12に対
するライト中とライト完了を示し、一方、CPU10−２に
対する意味付けはウエイトとリード中を意味する。
PU10−１に対する意味付けはデュアルポートRAM12に対
するライト中とライト完了を示し、一方、CPU10−２に
対する意味付けはウエイトとリード中を意味する。
更に、フラグ状態02及び03はCPU10−２によりセット
され、CPU10−２に対する意味付けはデュアルポートRAM
に対するライト中とライト完了を示し、一方、CPU10−
１に対してはウエイトとリード中を意味付けする。
され、CPU10−２に対する意味付けはデュアルポートRAM
に対するライト中とライト完了を示し、一方、CPU10−
１に対してはウエイトとリード中を意味付けする。
次に、第5,6図の処理フロー図を参照して第２図に示
したCPU10−１及び10−２のアクセス処理を説明する。
したCPU10−１及び10−２のアクセス処理を説明する。
第５図はCPU10−１の処理フロー図であり、まずステ
ップS1（以下、「ステップ」は省略）で外部からのデュ
アルポートRAM12に対するライト要求の有無をチェック
し、ライト要求が無ければS2に進んでデュアルポートRA
M12のフラグ14をチェックし、フラグ状態がFFであればS
1,S2の処理を繰り返すアイドリング状態となる。一方、
フラグ状態が02であれば第４図から明らかなようにCPU1
0−２がライト中にあることからリード情報有りとしてS
3に進み、フラグ状態の02から03への切替わりを監視す
る。CPU10−２側でのライトが完了するとフラグ14のフ
ラグ状態は03にセットされるため、S3でフラグ03を判別
してCPU10−２側のライト完了を知ってS4に進み、CPU10
−２が書き込んだ情報をリードする。S4でリードが完了
するとS5に進んでCPU10−１はフラグ14にFFを書き込
み、再びS1の処理に戻る。
ップS1（以下、「ステップ」は省略）で外部からのデュ
アルポートRAM12に対するライト要求の有無をチェック
し、ライト要求が無ければS2に進んでデュアルポートRA
M12のフラグ14をチェックし、フラグ状態がFFであればS
1,S2の処理を繰り返すアイドリング状態となる。一方、
フラグ状態が02であれば第４図から明らかなようにCPU1
0−２がライト中にあることからリード情報有りとしてS
3に進み、フラグ状態の02から03への切替わりを監視す
る。CPU10−２側でのライトが完了するとフラグ14のフ
ラグ状態は03にセットされるため、S3でフラグ03を判別
してCPU10−２側のライト完了を知ってS4に進み、CPU10
−２が書き込んだ情報をリードする。S4でリードが完了
するとS5に進んでCPU10−１はフラグ14にFFを書き込
み、再びS1の処理に戻る。
一方、S1で外部からのデュアルポートRAM12に対する
ライト要求があった場合には、S6に進んでフラグ14に00
を書き込んでCPU10−１によりライト中であることをセ
ットし、次にS7に進んで情報をデュアルポートRAM12に
書き込む。S7でライトが完了するとS8に進み、フラグ14
を01に書き替えてライト完了をセットする。続いてS9に
進み、フラグ14の状態がS8でセットした01からFFに変化
するか否か監視しており、CPU10−２側のリード完了に
よりフラグ状態がFFに書き替えられたことを判別して再
びS1の処理に戻る。
ライト要求があった場合には、S6に進んでフラグ14に00
を書き込んでCPU10−１によりライト中であることをセ
ットし、次にS7に進んで情報をデュアルポートRAM12に
書き込む。S7でライトが完了するとS8に進み、フラグ14
を01に書き替えてライト完了をセットする。続いてS9に
進み、フラグ14の状態がS8でセットした01からFFに変化
するか否か監視しており、CPU10−２側のリード完了に
よりフラグ状態がFFに書き替えられたことを判別して再
びS1の処理に戻る。
第６図はCPU10−２のアクセス処理を示したもので、
基本的な処理は第５図のCPU10−１の場合と全く同じで
あり、相違点はS2,S3のフラグ情報が02から00に、また0
3から01に変わっており、また、S6のフラグ状態が00か
ら02に、更にS8及びS9のフラグ状態が01から03に変わっ
ている点のみである。このCPU10−２におけるフラグ状
態の相違は、第４図から明らかで、他方のCPU10−１に
対する相互関係は全く同じである。
基本的な処理は第５図のCPU10−１の場合と全く同じで
あり、相違点はS2,S3のフラグ情報が02から00に、また0
3から01に変わっており、また、S6のフラグ状態が00か
ら02に、更にS8及びS9のフラグ状態が01から03に変わっ
ている点のみである。このCPU10−２におけるフラグ状
態の相違は、第４図から明らかで、他方のCPU10−１に
対する相互関係は全く同じである。
［発明の効果］ 以上説明してきたように本発明によれば、２つのCPU
はデュアルポートRAMへのアクセスをフラグを見てから
行なうため、リード・ライトの衝突によるCPUのアクセ
ス待ちはフラグアクセス時のみしか発生せず、フラグ以
外の番地では発生しないため、アクセス待ちによるCPU
の処理中断の頻度を最小限に抑え、システム性能を低下
させることなく２つのCPU間での大量の情報のやり取り
をスムーズに行なうことができる。
はデュアルポートRAMへのアクセスをフラグを見てから
行なうため、リード・ライトの衝突によるCPUのアクセ
ス待ちはフラグアクセス時のみしか発生せず、フラグ以
外の番地では発生しないため、アクセス待ちによるCPU
の処理中断の頻度を最小限に抑え、システム性能を低下
させることなく２つのCPU間での大量の情報のやり取り
をスムーズに行なうことができる。
第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明のデュアルポートRAMのメモリマップ説
明図； 第４図は本発明のフラグ説明図； 第５図は本発明のCPU10−１の処理フロー図； 第６図は本発明のCPU10−２の処理フロー図である。 図中、 10−1,10−2:CPU 12:デュアルポートRAM 14:フラグ 16:バスライン 18:チップセレクト制御ライン 20:ライト制御ライン 22:リード制御ライン
明図； 第４図は本発明のフラグ説明図； 第５図は本発明のCPU10−１の処理フロー図； 第６図は本発明のCPU10−２の処理フロー図である。 図中、 10−1,10−2:CPU 12:デュアルポートRAM 14:フラグ 16:バスライン 18:チップセレクト制御ライン 20:ライト制御ライン 22:リード制御ライン
Claims (2)
- 【請求項１】第1CPUと第2CPUの２つの間でデュアルポー
トRAMを用いて情報のやり取りを行うCPU間インタフェー
ス方式に於いて、 前記デュアルポートRAMに前記２つのCPUからのアクセス
状態を示すフラグ情報を格納する単一の共用フラグを設
け、 該共用フラグには、 前記第１及び第2CPUによりセットされて前記デュアルポ
ートRAMの空き、要求なし又はアイドリングを示す初期
状態（FF）と、 前記第1CPUによりセットされ前記第1CPUがライト中で且
つ前記第2CPUが待機中にあることを示す第１フラグ状態
（00）と、 第1CPUによりセットされ、前記第1CPUがライト完了で且
つ前記第2CPUがリード中にあることを示す第２フラグ状
態（01）と、 前記第2CPUによりセットされ、前記第1CPUが待機中で且
つ前記第2CPUのライト中にあることを示す第３フラグ状
態（02）と、 前記第2CPUによりセットされ、前記第1CPUがリード中で
且つ前記第2CPUがライトを完了していることを示す第４
フラグ状態（04）との５つのフラグ状態のいずれかを示
す情報が格納され、 前記第１および第2CPUの各々は、前記共用フラグを参照
してから前記デュアルポートRAMのアクセスを行うこと
を特徴とするCPU間インタフェース方式。 - 【請求項２】前記第1CPUは、外部からデュアルポートRA
Mの書込要求を受けた場合に、前記共用フラグを書込中
を示す前記第１フラグ状態（00）にセットして前記デュ
アルポートRAMに情報を書込み、該書込完了で前記共用
フラグを第２フラグ状態（01）にセットし、その後に前
記第2CPUの読出完了による前記共用フラグの第１状態
（FF）への遷移を認識して処理を終了し、また外部から
の書込要求がない状態で前記共用フラグの前記第1CPUの
書込み中を示す第３フラグ状態（02）を認識した場合
は、前記第1CPUによる書込完了を示す前記第４フラグ状
態（03）への変化を待って前記デュアルポートRAMから
の情報読出しを行い、該情報読出しの完了で前記初期状
態（FF）にセットし、 前記第2CPUは、外部からデュアルポートRAMの書込要求
を受けた場合は、前記共用フラグを書込中を示す前記第
３フラグ状態（02）にセットした後に前記デュアルポー
トRAMに情報を書込み、該書込終了で前記共用フラグを
第４フラグ状態（03）にセットし、その後に前記第1CPU
の読出完了による前記共用フラグの初期状態（FF）への
遷移を認識して処理を終了し、また外部からの書込要求
がない状態で前記共用フラグの前記第1CPUの書込みによ
る第１フラグ状態（00）を認識した場合は、該書込完了
による前記第２フラグ状態（01）への遷移を待って前記
デュアルポートRAMからの情報読出しを行い、該情報読
出しの完了で前記初期状態（FF）にセットすることを特
徴とする特許請求の範囲第１項記載のCPU間インタフェ
ース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040631A JP2545627B2 (ja) | 1990-02-21 | 1990-02-21 | Ｃｐｕ間インタフェース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040631A JP2545627B2 (ja) | 1990-02-21 | 1990-02-21 | Ｃｐｕ間インタフェース方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242750A JPH03242750A (ja) | 1991-10-29 |
| JP2545627B2 true JP2545627B2 (ja) | 1996-10-23 |
Family
ID=12585897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2040631A Expired - Fee Related JP2545627B2 (ja) | 1990-02-21 | 1990-02-21 | Ｃｐｕ間インタフェース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545627B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204670A (ja) * | 1992-01-23 | 1993-08-13 | Nec Corp | 複数プロセス間の並列実行用通信制御システム |
| US6826662B2 (en) * | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US7714870B2 (en) | 2003-06-23 | 2010-05-11 | Intel Corporation | Apparatus and method for selectable hardware accelerators in a data driven architecture |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649563A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Interprocessor data transfer system |
-
1990
- 1990-02-21 JP JP2040631A patent/JP2545627B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03242750A (ja) | 1991-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |