JPH03242750A - Ｃｐｕ間インタフェース方式 - Google Patents
Ｃｐｕ間インタフェース方式Info
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- JPH03242750A JPH03242750A JP4063190A JP4063190A JPH03242750A JP H03242750 A JPH03242750 A JP H03242750A JP 4063190 A JP4063190 A JP 4063190A JP 4063190 A JP4063190 A JP 4063190A JP H03242750 A JPH03242750 A JP H03242750A
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- Japan
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- 230000009977 dual effect Effects 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
２つのＣＰＵ間をデュアルポートＲＡＭを用いて情報の
やり取りを行うＣＰＵ間インタフェース方式し、 リード・ライトの衝突によるアクセス待ちを最小限に抑
えて処理性能を向上することを目的とし、デュアルポー
トＲＡＭに２つのＣＰＵからのアクセス状態を示すフラ
グを設け、各ＣＰＵはアクセス時にまずフラグを参照し
てからデュアルポートＲＡＭのアクセスを行うように構
成する。
やり取りを行うＣＰＵ間インタフェース方式し、 リード・ライトの衝突によるアクセス待ちを最小限に抑
えて処理性能を向上することを目的とし、デュアルポー
トＲＡＭに２つのＣＰＵからのアクセス状態を示すフラ
グを設け、各ＣＰＵはアクセス時にまずフラグを参照し
てからデュアルポートＲＡＭのアクセスを行うように構
成する。
［産業上の利用分野コ
本発明は、分散処理を行う２つのＣＰＵ間でデュアルポ
ートＲＡＭを用いて情報のやり取りを行うＣＰＵ間イン
タフェース方式する。
ートＲＡＭを用いて情報のやり取りを行うＣＰＵ間イン
タフェース方式する。
２つのＣＰＵで分散処理を行う情報処理システムにあっ
ては、デュアルポートＲＡＭを用いてＣＰＵ間での情報
のやり取りを行っているが、双方のＣＰＵからのり−ド
・ライトの衝突によるアクセス待ちが頻繁に生じてシス
テム性能を低下させることから、衝突によるアクセス待
ちを最小限に抑えることのできるインタフェース方式が
望まれる。
ては、デュアルポートＲＡＭを用いてＣＰＵ間での情報
のやり取りを行っているが、双方のＣＰＵからのり−ド
・ライトの衝突によるアクセス待ちが頻繁に生じてシス
テム性能を低下させることから、衝突によるアクセス待
ちを最小限に抑えることのできるインタフェース方式が
望まれる。
［従来の技術］
従来、２つのＣＰＵの間で情報のやり取りを行う分散処
理システムにあっては、ＦＩＦＯメモリ（先入れ先出し
メモリ）を使用しているが、画像情報のように情報量が
多くなった場合にはデュアルポートＲＡＭを使用して情
報をやり取りしている。
理システムにあっては、ＦＩＦＯメモリ（先入れ先出し
メモリ）を使用しているが、画像情報のように情報量が
多くなった場合にはデュアルポートＲＡＭを使用して情
報をやり取りしている。
を中断したアクセス待ち状態となり、システム性能が低
下することになる。
下することになる。
本発明は、このような従来の問題点に鑑６てなされたも
ので、リード・ライトの衝突によるＣＰＵのアクセス待
ちを最小限に抑えて処理性能を向上するようにしたＣＰ
Ｕ間インタフェース方式供することを目的とする。
ので、リード・ライトの衝突によるＣＰＵのアクセス待
ちを最小限に抑えて処理性能を向上するようにしたＣＰ
Ｕ間インタフェース方式供することを目的とする。
［発明が解決しようとする課題］
しかしながら、２つのＣＰＵの間で大量の情報をやり取
りするためにデュアルポートＲＡＭを使用した場合には
、双方のＣＰＵからのリード・ライトの衝突によるＣＰ
Ｕのアクセス待ちが頻繁に発生してしまい、システム性
能が低下する問題があった。
りするためにデュアルポートＲＡＭを使用した場合には
、双方のＣＰＵからのリード・ライトの衝突によるＣＰ
Ｕのアクセス待ちが頻繁に発生してしまい、システム性
能が低下する問題があった。
即ち、デュアルポートＲＡＭの同じ番地に対し一方のＣ
ＰＵからライトアクセスが行われ、他方のＣＰＵからリ
ードアクセスが行われたとすると、アクセスできなかっ
た方のＣＰＵにビジィ信号が出され、ビジィ信号を受け
たＣＰＵは一切の処理［課題を解決するための手段］ 第１図は本発明の原理説明図である。
ＰＵからライトアクセスが行われ、他方のＣＰＵからリ
ードアクセスが行われたとすると、アクセスできなかっ
た方のＣＰＵにビジィ信号が出され、ビジィ信号を受け
たＣＰＵは一切の処理［課題を解決するための手段］ 第１図は本発明の原理説明図である。
まず本発明は、２つのＣＰＵｌ０−１．１０−２の間で
デュアルポートＲＡＭ１２を用いて情報のやり取りを行
うＣＰＵ間インタフェース方式する。
デュアルポートＲＡＭ１２を用いて情報のやり取りを行
うＣＰＵ間インタフェース方式する。
このようなＣＰＵ間インタフェース方式き本発明にあっ
ては、デュアルポートＲＡＭに前記２つのＣＰＵｌ０−
１．１０−２からのアクセスの状態を示すフラグ１４を
設け、ＣＰＵｌ０−１．。
ては、デュアルポートＲＡＭに前記２つのＣＰＵｌ０−
１．１０−２からのアクセスの状態を示すフラグ１４を
設け、ＣＰＵｌ０−１．。
１０−２はフラグ１４を参照してからデュアルポートＲ
ＡＭ１２のアクセスを行うように構成する。
ＡＭ１２のアクセスを行うように構成する。
［作用］
このような構成を備えた本発明のＣＰＵ間インタフェー
ス方式れば、双方のＣＰＵｌ０−１゜１０−２はデュア
ルポートＲＡＭ１２へのアクセスを、まずフラグ１４を
見てから行うため、リード・ライトの衝突によるＣＰＵ
ｌ０−１．１０−２のアクセス待ちはフラグ１４をアク
セスする時のみ発生し、フラグ以外の番地では発生せず
、アクセス待ちによる処理中断の頻度を最小限に抑えて
システム性能を向上できる。
ス方式れば、双方のＣＰＵｌ０−１゜１０−２はデュア
ルポートＲＡＭ１２へのアクセスを、まずフラグ１４を
見てから行うため、リード・ライトの衝突によるＣＰＵ
ｌ０−１．１０−２のアクセス待ちはフラグ１４をアク
セスする時のみ発生し、フラグ以外の番地では発生せず
、アクセス待ちによる処理中断の頻度を最小限に抑えて
システム性能を向上できる。
［実施例］
第２図は本発明の一実施例を示した実施例構成図である
。
。
第２図において、１０−１．１０−２はＣＰＵであり、
デュアルポートＲＡＭ１２を用いて相互に画像情報等の
大量の情報のやり取りを行なうようにしている。即ち、
ＣＰＵｌ０−１．１０−２のそれぞれとデュアルポート
ＲＡＭ１２の間はパスライン１６、チップセレクトライ
ン１８、ライト制御ライン２０、リード制御ライン２２
で接続されており、任意の番地を指定したリードまたは
ライトアクセスを行なうことができる。
デュアルポートＲＡＭ１２を用いて相互に画像情報等の
大量の情報のやり取りを行なうようにしている。即ち、
ＣＰＵｌ０−１．１０−２のそれぞれとデュアルポート
ＲＡＭ１２の間はパスライン１６、チップセレクトライ
ン１８、ライト制御ライン２０、リード制御ライン２２
で接続されており、任意の番地を指定したリードまたは
ライトアクセスを行なうことができる。
このようなデュアルポー）ＲＡＭ１２を用いたＣＰＵｌ
０−１．１０−２の間で情報をやり取りするＣＰＵ間イ
ンタフェース方式き、本発明にあっては、第３図に取り
出して示すデュアルポー）ＲＡＭＩ２のメモリマツプ説
明図から明らかなように、デュアルポートＲＡＭ１２に
フラグ１４を設け、フラグ１４にはＣＰＵｌ０−１．１
０−２からのデュアルポートＲＡＭ１２に対するアクセ
ス状態を示すフラグ情報をセットする。
０−１．１０−２の間で情報をやり取りするＣＰＵ間イ
ンタフェース方式き、本発明にあっては、第３図に取り
出して示すデュアルポー）ＲＡＭＩ２のメモリマツプ説
明図から明らかなように、デュアルポートＲＡＭ１２に
フラグ１４を設け、フラグ１４にはＣＰＵｌ０−１．１
０−２からのデュアルポートＲＡＭ１２に対するアクセ
ス状態を示すフラグ情報をセットする。
第４図は第３図のデュアルポートＲＡＭのフラグ１４に
セットされるフラグ状態の説明図である。
セットされるフラグ状態の説明図である。
第４図に示すように、フラグ１４の状態はＦＦ。
００．０１．０２．０３の５つの状態を持つ。フラグ状
態ＦＦはＣＰＵＩ Ｏ−１または１０−２によりセット
され、ＣＰＵｌ０−１．１０−２のいずれに対しても空
、要求無、アイドリングを意味する。
態ＦＦはＣＰＵＩ Ｏ−１または１０−２によりセット
され、ＣＰＵｌ０−１．１０−２のいずれに対しても空
、要求無、アイドリングを意味する。
フラグ状態００及び０１はＣＰＵｌ０−１によりセット
され、ＣＰＵｌ０−１に対する意味付けはデュアルポー
トＲＡＭ１２に対するライト中とライト完了を示し、一
方、ＣＰＵｌ０−２に対する意味付けはウェイトとリー
ド中を意味する。
され、ＣＰＵｌ０−１に対する意味付けはデュアルポー
トＲＡＭ１２に対するライト中とライト完了を示し、一
方、ＣＰＵｌ０−２に対する意味付けはウェイトとリー
ド中を意味する。
更に、フラグ状態０２及び０３はＣＰＬ７１０２により
セットされ、ＣＰＵＩ Ｏ−２に対する意味付けはデュ
アルポートＲＡＭに対するライト中とライト完了を示し
、一方、ＣＰＵｌ０−１に対してはウェイトとリード中
を意味付けする。
セットされ、ＣＰＵＩ Ｏ−２に対する意味付けはデュ
アルポートＲＡＭに対するライト中とライト完了を示し
、一方、ＣＰＵｌ０−１に対してはウェイトとリード中
を意味付けする。
次に、第５，６図の処理フロー図を参照して第２図に示
したＣＰＵｌ０−１及び１０−２のアクセス処理を説明
する。
したＣＰＵｌ０−１及び１０−２のアクセス処理を説明
する。
第５図はＣＰＵｌ０−１の処理フロー図であり、まずス
゛テップＳｌ（以下、「ステップ」は省略）で外部から
のデュアルボー）ＲＡＭＩ ２に対するライト要求の有
無をチエツクし、ライト要求が無ければＳ２に進んでデ
ュアルポー）ＲＡＭ１２のフラグ１４をチエツクし、フ
ラグ状態がＦＦであればＳｌ、３２の処理を繰り返すア
イドリング状態となる。一方、フラグ状態が０２であれ
ば第４図から明らかなようにＣＰＵｌ０−２がライト中
にあることからリード情報有りとしてＳ３に進み、フラ
グ状態の０２から０３への切替わりを監視する。ＣＰＵ
ｌ０−２側でのライトが完了するとフラグ１４のフラグ
状態は０３にセットされるため、Ｓ３でフラグ０３を判
別してＣＰＵｌ０−２側のライト完了を知ってＳ４に進
み、ＣＰＵＩ Ｏ−２が書き込んだ情報をリードする。
゛テップＳｌ（以下、「ステップ」は省略）で外部から
のデュアルボー）ＲＡＭＩ ２に対するライト要求の有
無をチエツクし、ライト要求が無ければＳ２に進んでデ
ュアルポー）ＲＡＭ１２のフラグ１４をチエツクし、フ
ラグ状態がＦＦであればＳｌ、３２の処理を繰り返すア
イドリング状態となる。一方、フラグ状態が０２であれ
ば第４図から明らかなようにＣＰＵｌ０−２がライト中
にあることからリード情報有りとしてＳ３に進み、フラ
グ状態の０２から０３への切替わりを監視する。ＣＰＵ
ｌ０−２側でのライトが完了するとフラグ１４のフラグ
状態は０３にセットされるため、Ｓ３でフラグ０３を判
別してＣＰＵｌ０−２側のライト完了を知ってＳ４に進
み、ＣＰＵＩ Ｏ−２が書き込んだ情報をリードする。
Ｓ４でリードが完了すると８５に進んでＣＰＵｌ０−１
はフラグ１４にＦＦを書き込み、再びＳｌの処理に戻る
。
はフラグ１４にＦＦを書き込み、再びＳｌの処理に戻る
。
一方、Ｓｌで外部からのデュアルポートＲＡＭ１２に対
するライト要求があった場合には、Ｓ６に進んでフラグ
１４に００を書き込んでＣＰＵｌ０−１によりライト中
であることをセットし、次にＳ７に進んで情報をデュア
ルポートＲＡＭ１２に書き込む。Ｓ７でライトが完了す
ると８８に進み、フラグ１４を０１に書き替えてライト
完了をセットする。続いてＳ９に進み、フラグ１４の状
態が８８でセットした０１からＦＦに変化するか否か監
視しており、ＣＰＵｌ０−２側のリード完了によりフラ
グ状態がＦＦに書き替えられたことを判別して再びＳｌ
の処理に戻る。
するライト要求があった場合には、Ｓ６に進んでフラグ
１４に００を書き込んでＣＰＵｌ０−１によりライト中
であることをセットし、次にＳ７に進んで情報をデュア
ルポートＲＡＭ１２に書き込む。Ｓ７でライトが完了す
ると８８に進み、フラグ１４を０１に書き替えてライト
完了をセットする。続いてＳ９に進み、フラグ１４の状
態が８８でセットした０１からＦＦに変化するか否か監
視しており、ＣＰＵｌ０−２側のリード完了によりフラ
グ状態がＦＦに書き替えられたことを判別して再びＳｌ
の処理に戻る。
第６図はＣＰＵｌ０−２のアクセス処理を示したもので
、基本的な処理は第５図のＣＰＵＩ Ｏ−１の場合と全
く同じであり、相違点はＳ２．Ｓ３のフラグ情報が０２
から００に、また０３から０１に変わっており、また、
Ｓ６のフラグ状態が００から０２に、更にＳ８及びＳ９
のフラグ状態が０１から０３に変わっている点のみであ
る。このＣＰＵｌ０−２におけるフラグ状態の相違は、
第４図から明らかで、他方のＣＰＵｌ０−１に対する相
互関係は全く同じである。
、基本的な処理は第５図のＣＰＵＩ Ｏ−１の場合と全
く同じであり、相違点はＳ２．Ｓ３のフラグ情報が０２
から００に、また０３から０１に変わっており、また、
Ｓ６のフラグ状態が００から０２に、更にＳ８及びＳ９
のフラグ状態が０１から０３に変わっている点のみであ
る。このＣＰＵｌ０−２におけるフラグ状態の相違は、
第４図から明らかで、他方のＣＰＵｌ０−１に対する相
互関係は全く同じである。
［発明の効果コ
以上説明してきたように本発明によれば、２つのＣＰＵ
はデュアルポートＲＡＭへのアクセスをフラグを見てか
ら行なうため、リード・ライトの衝突によるＣＰＵのア
クセス待ちはフラグアクセス時のみしか発生せず、フラ
グ以外の番地では発生しないため、アクセス待ちによる
ＣＰＵの処理中断の頻度を最小限に抑え、システム性能
を低下させることなく２つのＣＰＵ間での大量の情報の
やり取りをスムーズに行なうことができる。
はデュアルポートＲＡＭへのアクセスをフラグを見てか
ら行なうため、リード・ライトの衝突によるＣＰＵのア
クセス待ちはフラグアクセス時のみしか発生せず、フラ
グ以外の番地では発生しないため、アクセス待ちによる
ＣＰＵの処理中断の頻度を最小限に抑え、システム性能
を低下させることなく２つのＣＰＵ間での大量の情報の
やり取りをスムーズに行なうことができる。
第１図は本発明の原理説明図；
第２図は本発明の実施例構成図；
第３図は本発明のデュアルポートＲＡＭのメモリマツプ
説明図； 第４図は本発明の詳細な説明図； 第５図は本発明のＣＰＵｌ０−１の処理フロー図；第６
図は本発明のＣＰＵｌ０−２の処理フロー図である。 図中、 １０−１．１０−２：ＣＰＵ １２：デュアルポートＲＡＭ １４：フラグ １６：バスライン １８：チップセレクト制御ライン ２０ニライト制御ライン ２２：リード制御ライン
説明図； 第４図は本発明の詳細な説明図； 第５図は本発明のＣＰＵｌ０−１の処理フロー図；第６
図は本発明のＣＰＵｌ０−２の処理フロー図である。 図中、 １０−１．１０−２：ＣＰＵ １２：デュアルポートＲＡＭ １４：フラグ １６：バスライン １８：チップセレクト制御ライン ２０ニライト制御ライン ２２：リード制御ライン
Claims (1)
- （１）２つのＣＰＵ（１０−１、１０−２）の間でデュ
アルポートＲＡＭ（１２）を用いて情報のやり取りを行
うＣＰＵ間インタフェース方式に於いて、 前記デュアルポートＲＡＭに前記２つのＣＰＵ（１０−
１、１０−２）からのアクセス状態を示す情報を格納す
るフラグ（１４）を設け、前記ＣＰＵ（１０−１、１０
−２）の各々は前記フラグ（１４）を参照してから前記
デュアルポートＲＡＭ（１２）のアクセスを行うことを
特徴とするＣＰＵ間インタフェース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040631A JP2545627B2 (ja) | 1990-02-21 | 1990-02-21 | Ｃｐｕ間インタフェース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040631A JP2545627B2 (ja) | 1990-02-21 | 1990-02-21 | Ｃｐｕ間インタフェース方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242750A true JPH03242750A (ja) | 1991-10-29 |
| JP2545627B2 JP2545627B2 (ja) | 1996-10-23 |
Family
ID=12585897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2040631A Expired - Fee Related JP2545627B2 (ja) | 1990-02-21 | 1990-02-21 | Ｃｐｕ間インタフェース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545627B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204670A (ja) * | 1992-01-23 | 1993-08-13 | Nec Corp | 複数プロセス間の並列実行用通信制御システム |
| JP2002351850A (ja) * | 2001-03-22 | 2002-12-06 | Sony Computer Entertainment Inc | プロセッサでのデータ処理方法及びデータ処理システム |
| US8754893B2 (en) | 2003-06-23 | 2014-06-17 | Intel Corporation | Apparatus and method for selectable hardware accelerators |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649563A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Interprocessor data transfer system |
-
1990
- 1990-02-21 JP JP2040631A patent/JP2545627B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649563A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Interprocessor data transfer system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204670A (ja) * | 1992-01-23 | 1993-08-13 | Nec Corp | 複数プロセス間の並列実行用通信制御システム |
| JP2002351850A (ja) * | 2001-03-22 | 2002-12-06 | Sony Computer Entertainment Inc | プロセッサでのデータ処理方法及びデータ処理システム |
| US8754893B2 (en) | 2003-06-23 | 2014-06-17 | Intel Corporation | Apparatus and method for selectable hardware accelerators |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2545627B2 (ja) | 1996-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |