JPH01205259A

JPH01205259A - ブロック転送回路

Info

Publication number: JPH01205259A
Application number: JP63028727A
Authority: JP
Inventors: Masao Iwashita; 岩下　正雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-02-12
Filing date: 1988-02-12
Publication date: 1989-08-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ブロック転送回路、特に、画像処理プロセッ
サにおいて並列メモリアクセス回路に用いて好適なブロ
ック転送回路に関する。

〔従来の技術〕

従来、画像処理システム等におけるメモリ間ブロック転
送では、複数のプロセッサが１つの共有メモリ、例えば
共有イメージメモリ等の共有メモリをアクセスする場合
、共通バスを時分割して用い、アクセス要求のあるプロ
セッサとペアになっているローカルメモリと、共有メモ
リとの間で、１：ｌでデータ転送を行う方法がとられて
いた。

また、この場合、プロセッサ側からのアクセスと、共有
メモリに対するアクセスを同時並行して処理できるよう
にローカルメモリと共有メモリにそれぞれ２ポートメモ
リを用いており、シリアルボート側で高速のデータ転送
を行い、パラレルポート側でプロセッサとのデータ入出
力を行っていた。

〔発明が解決しようとする課題〕

しかしながら、上述のような従来のメモリ間ブロック転
送方式によると、メモリ間のデータブロツク転送は、複
数のローカルメモリの中のどれか１つのローカルメモリ
と共有イメージメモリとの間でデータ転送が行われてい
る間、他のローカルメモリについては待たされてしまい
、効率が悪かった。

本発明の目的は、１つの共有メモリと複数のローカルメ
モリとの間のデータ転送において、複数のローカルメモ
リに対し、１回の転送で同時に共有メモリのデータをコ
ピー可能で、データ転送を効率よく行えるブロック転送
回路を提供することにある。

〔課題を解決するための手段〕

本発明のブロック転送回路は、複数のプロセッサと、共有メモリと、前記複数のプロセッサとパラレルポートを介して各々接
続され、前記共有メモリとシリアルボートを介して接続
される複数のローカルメモリと、前記プロセッサからの
共有メモリ及びローカルメモリ間のデータのブロック転
送要求を予め定められた優先順位に従い、調停を行い、
共有メモリとローカルメモリとの間の一括データ転送を
制御するバスアービタとを備えることを特徴としている
。

〔作用〕

本発明においては、プロセッサからのデータ転送要求に
応じ、１つの共有メモリと複数のローカルメモリとの間
で一括データ転送が行われる。従って、複数のローカル
メモリに対し一回の転送で同時に同一内容をコピーする
ことが可能であり、従来方式におけるような効率の低下
が避けられる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック転送回路のブロッ
ク構成図である。

このブロック転送回路によるデータ転送は、複数のプロ
セッサ群の中のどれか１つのプロセッサが、データ転送
を管理し、そのプロセッサから他の１以上のプロセッサ
の持つローカルメモリに対し選択的にローカルメモリ番
号を指定することにより、同時に複数のローカルメモリ
に対して１つの共有メモリのデータをコピーし、データ
転送を行うことにより実現される。

すなわち、第１図に示すように、本実施例回路は、プロ
セッサモジュール１．２と、バスアービタ３と、１つの
共有メモリとしての共有イメージメモリ１３を有する共
有イメージメモリモジュール４から構成される。

本実施例では、プロセッサモジュールの数が２つの場合
についてであるが、−ｉにｎ個の場合も同様である。

各プロセッサモジュール１．２内部にはローカルメモリ
とプロセッサがベアとなって含まれており、符号１１．
１２がローカルメモリ、また２１．２２がプロセッサを
示している。ローカルメモリ１１．１２はプロセッサ２
１．２２とパラレルポートを介して各々接続され、１つ
の共有イメージメモリ１３とシリアルポートを介して接
続される。

バスアービタ３は、バスアービトレーション回路２３を
有する。このバスアービタ３は、プロセッサ２１．２２
からの共有イメージメモ１月３及びローカルメモリ１１
．１２間のデータのブロック転送要求を予め定められた
優先順位に従い、調停を行い、共有イメージメモリ１３
とローカルメモリ１１．１２との間の一括データ転送を
制御するもので、バスアービトレーション回路２３とプ
ロセッサ２１．２２と共有イメージメモリモジュール４
における共有イメージメモリ１３の制御回路２４とがそ
れぞれ制御線３３によって接続されている。この制御回
路２４からは共有イメージメモリ１３にリードライト切
換え信号４３が送出されるようになっている。リードラ
イト切換え信号４３がリード側に切り換えられたときは
、共有イメージメモリ１３からのデータの読み出しが行
われる。

共有イメージメモリ１３とローカルメモリ１１．１２と
は、データバス３２によって接続されている。

また、プロセッサ２１．２２とローカルメモ１月１゜１
２と共有イメージメモリとはそれぞれアドレスバス３１
によって接続されている。

本実施例回路は、上述ように、複数のプロセッサ２１．
２２と、１つの共有イメージメモリ１３と、複数のプロ
セッサ２１．２２とパラレルポートを介して各々接続さ
れ、１つの共有イメージメモ１月３とシリアルポートを
介して接続される複数のローカルメモリ１１．１２と、
プロセッサからの共有イメージメモ１月３およびローカ
ルメモリ１１．１２間のデータのブロック転送要求を予
め定められた優先順位に従い、調停を行い、共有イメー
ジメモリ１３とローカルメモリ１１．１２との間の一括
データ転送を制御するバスアービタ３とから構成され、
複数のプロセッサ２１．２２からのデータ転送要求に応
じ、共有イメージメモリ１３と複数のローカルメモリ１
１．１２との間で一括データ転送を行う。

更に、第２図をも参照して具体的に説明する。

まず、第１図に従って動作を説明する。

プロセッサモジュール１の中のプロセッサ２１からデー
タ転送要求が出される場合、まず、バスアービトレーシ
ョン回路２３に対し制御線３３を介してバス要求信号を
生成する。バスアービトレーション回路２３はバスの使
用状態を調べ、バスが空いていれば、バス要求のあるプ
ロセッサ２１に対し、バスの利用可信号を返す。バス利
用可信号を受は取ったプロセッサ２１は、共有イメージ
メモ１月３のデータを転送すべきローカルメモリ番号に
対応するビット位置にフラグをセットし、制御線３３を
介し、バスアービトレーション回路２３にローカルメモ
リ番号指定情報を送る。バスアービトレーション回路２
３は、ローカルメモリ番号指定情報に基づき、対応する
複数のローカルメモリのデータバスを受信可能状態に切
換える。バス利用可となったプロセッサは、引き続いて
共有イメージメモリ１３及び転送対象となるローカルメ
モリ１１．１２に対し先頭アドレスを生成し、アドレス
バス３１を介して、共有イメージメモ１月３及びローカ
ルメモリ１１．１２に対し送り出す。バスアービトレー
ション回路２３は制御線３３を介し、制御回路２４にリ
ード要求を出す。

制御回路２４はリードライト切換え信号４３をリードに
切換え、アドレスバス３１を介して指定されたアドレス
の値を用いて共有イメージメモリ１３をアクセスし、読
み出したデータを共有イメージメモリ１３内部のシリア
ルポート側のレジスタにセットする。セント終了後、共
有イメージメモリ１３内部のシリアルポートレジスタと
、ローカルメモリ１１゜１２内部のシリアルポートレジ
スフ間で、シリアルクロックに同期し、レジスタ間の連
続ブロック転送を開始する。これにより、ローカルメモ
リ１１゜１２内部のシリアルボートレジスタには全く同
一のデータがコピーされ転送される。

このようにして、複数のローカルメモリ１１．１２に対
し、−回の転送で同時に同一内容をコピーし、データ転
送を行う。

転送終了後、各ローカルメモリ１１．１２は、アドレス
バス３１を用いてアクセスされ、シリアルポートレジス
タ内のデータはそれぞれローカルメモリ１１、１２内部
のメモリ部に書き込まれ、以上により１サイクルの動作
が終了する。その後、バスアービトレーション回路２３
はバスを解放し、次の要求を待つ。

第２図は第１図におけるプロセッサ２１の詳細なブロッ
ク図である。

プロセッサ２１は、メモリインタフェース回路５１と、
データフロープロセッサ５２〜５７と、パイプラインバ
ス６１〜６７から成る。データフロープロセッサ５２〜
５７としては、例えば特開昭５８−７０３６０号公報に
記載されているものを用いることができる。

パイプラインバス６１〜６７上のデータは、データの行
き先モジュール番号及び処理の種別を表す情報からなる
識別フィールドと、アドレスやデータを表すデータ値フ
ィールドとから構成される。通常のローカルメモリアク
セス時には、各プロセッサからローカルメモリに対する
アドレス値、データ値を生成し、リードライト動作を行
う。なお、第１図及び第２図において、７１．７２はア
ドレス値。

データ値を、４１．４２はリードライト切換え信号を示
している。

共有イメージメモ１月３内に蓄えられているデータを処
理したい場合には、まず共有イメージメモ１月３からロ
ーカルメモ１月１にデータを転送し、次にローカルメモ
リ１１内のデータに対し処理を行う。

共有イメージメモリ１３からローカルメモリ１１へのデ
ータ転送の動作は次のように行う。プロセッサ５２〜５
７内部で共有イメージメモリ１３に対し、メモリインタ
フェース回路５１を介してアドレス値をアドレスバス３
１に出力する。転送先のローカルメモリ番地情報を制御
線３３を介してバスアービトレーション回路２３に出力
し、転送要求を出力する。

バスアービトレーション回路２３が転送要求を受付は転
送が行われ、転送が終了すると、メモリインタフェース
回路５１は要求のあったプロセッサに対し、転送終了デ
ータを送り返す。転送終了通知を受は取ったプロセッサ
は、通常のローカルメモリアクセスに移る。メモリイン
タフェース回路５１はプロセッサ５２〜５７から送られ
てくるデータに含まれる識別フィールドをデコードし、
データフィールドをメモリアドレス値として解釈する場
合、データ値として解釈する場合、ローカルメモリ番地
情報として解釈する場合等の選択を行う。

〔発明の効果〕

以上説明したように、本発明によれば、複数のプロセッ
サが、各々のローカルメモリを持ち、かつ１つの共有メ
モリとシリアルポートを介して接続されている場合、複
数のローカルメモリに対し、−回の転送で同時に同一内
容をコピーすることが可能であり、並列プロセッサ構成
のシステムにより、データ処理とデータ転送とを並行し
て行うことができ、メモリのアクセスボトルネックを回
避することが可能で、処理が高速に行えるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
、第１図におけるプロセッサ部の詳細なブロック図であ
る。１．２・・・プロセッサモジュール３・・・・・バスアービタ４・・・・・共有イメージメモリモジュール１１、１２
・・・ローカルメモリ１３・・・・・共有イメージメモリ ’２１．２２・・・プロセッサ２３・・・・・バスアービトレーション回路２４・・・
・・制御回路５１・・・・・メモリインタフェース回路５２〜５７・
・・データフロープロセッサ６１〜６７・・・パイプラ
インバス代理人　弁理士　　岩　佐　　義　幸

Claims

【特許請求の範囲】

（１）複数のプロセッサと、共有メモリと、前記複数のプロセッサとパラレルポートを介して各々接
続され、前記共有メモリとシリアルポートを介して接続
される複数のローカルメモリと、前記プロセッサからの
共有メモリ及びローカルメモリ間のデータのブロック転
送要求を予め定められた優先順位に従い、調停を行い、
共有メモリとローカルメモリとの間の一括データ転送を
制御するバスアービタとを備えることを特徴とするブロ
ック転送回路。
（２）前記共有メモリは、共有イメージメモリであるこ
とを特徴とする請求項１記載のブロック転送回路。