JPH01205259A - ブロック転送回路 - Google Patents
ブロック転送回路Info
- Publication number
- JPH01205259A JPH01205259A JP63028727A JP2872788A JPH01205259A JP H01205259 A JPH01205259 A JP H01205259A JP 63028727 A JP63028727 A JP 63028727A JP 2872788 A JP2872788 A JP 2872788A JP H01205259 A JPH01205259 A JP H01205259A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- shared
- transfer
- local
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 114
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ブロック転送回路、特に、画像処理プロセッ
サにおいて並列メモリアクセス回路に用いて好適なブロ
ック転送回路に関する。
サにおいて並列メモリアクセス回路に用いて好適なブロ
ック転送回路に関する。
従来、画像処理システム等におけるメモリ間ブロック転
送では、複数のプロセッサが1つの共有メモリ、例えば
共有イメージメモリ等の共有メモリをアクセスする場合
、共通バスを時分割して用い、アクセス要求のあるプロ
セッサとペアになっているローカルメモリと、共有メモ
リとの間で、1:lでデータ転送を行う方法がとられて
いた。
送では、複数のプロセッサが1つの共有メモリ、例えば
共有イメージメモリ等の共有メモリをアクセスする場合
、共通バスを時分割して用い、アクセス要求のあるプロ
セッサとペアになっているローカルメモリと、共有メモ
リとの間で、1:lでデータ転送を行う方法がとられて
いた。
また、この場合、プロセッサ側からのアクセスと、共有
メモリに対するアクセスを同時並行して処理できるよう
にローカルメモリと共有メモリにそれぞれ2ポートメモ
リを用いており、シリアルボート側で高速のデータ転送
を行い、パラレルポート側でプロセッサとのデータ入出
力を行っていた。
メモリに対するアクセスを同時並行して処理できるよう
にローカルメモリと共有メモリにそれぞれ2ポートメモ
リを用いており、シリアルボート側で高速のデータ転送
を行い、パラレルポート側でプロセッサとのデータ入出
力を行っていた。
しかしながら、上述のような従来のメモリ間ブロック転
送方式によると、メモリ間のデータブロツク転送は、複
数のローカルメモリの中のどれか1つのローカルメモリ
と共有イメージメモリとの間でデータ転送が行われてい
る間、他のローカルメモリについては待たされてしまい
、効率が悪かった。
送方式によると、メモリ間のデータブロツク転送は、複
数のローカルメモリの中のどれか1つのローカルメモリ
と共有イメージメモリとの間でデータ転送が行われてい
る間、他のローカルメモリについては待たされてしまい
、効率が悪かった。
本発明の目的は、1つの共有メモリと複数のローカルメ
モリとの間のデータ転送において、複数のローカルメモ
リに対し、1回の転送で同時に共有メモリのデータをコ
ピー可能で、データ転送を効率よく行えるブロック転送
回路を提供することにある。
モリとの間のデータ転送において、複数のローカルメモ
リに対し、1回の転送で同時に共有メモリのデータをコ
ピー可能で、データ転送を効率よく行えるブロック転送
回路を提供することにある。
本発明のブロック転送回路は、
複数のプロセッサと、
共有メモリと、
前記複数のプロセッサとパラレルポートを介して各々接
続され、前記共有メモリとシリアルボートを介して接続
される複数のローカルメモリと、前記プロセッサからの
共有メモリ及びローカルメモリ間のデータのブロック転
送要求を予め定められた優先順位に従い、調停を行い、
共有メモリとローカルメモリとの間の一括データ転送を
制御するバスアービタとを備えることを特徴としている
。
続され、前記共有メモリとシリアルボートを介して接続
される複数のローカルメモリと、前記プロセッサからの
共有メモリ及びローカルメモリ間のデータのブロック転
送要求を予め定められた優先順位に従い、調停を行い、
共有メモリとローカルメモリとの間の一括データ転送を
制御するバスアービタとを備えることを特徴としている
。
本発明においては、プロセッサからのデータ転送要求に
応じ、1つの共有メモリと複数のローカルメモリとの間
で一括データ転送が行われる。従って、複数のローカル
メモリに対し一回の転送で同時に同一内容をコピーする
ことが可能であり、従来方式におけるような効率の低下
が避けられる。
応じ、1つの共有メモリと複数のローカルメモリとの間
で一括データ転送が行われる。従って、複数のローカル
メモリに対し一回の転送で同時に同一内容をコピーする
ことが可能であり、従来方式におけるような効率の低下
が避けられる。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例のブロック転送回路のブロッ
ク構成図である。
ク構成図である。
このブロック転送回路によるデータ転送は、複数のプロ
セッサ群の中のどれか1つのプロセッサが、データ転送
を管理し、そのプロセッサから他の1以上のプロセッサ
の持つローカルメモリに対し選択的にローカルメモリ番
号を指定することにより、同時に複数のローカルメモリ
に対して1つの共有メモリのデータをコピーし、データ
転送を行うことにより実現される。
セッサ群の中のどれか1つのプロセッサが、データ転送
を管理し、そのプロセッサから他の1以上のプロセッサ
の持つローカルメモリに対し選択的にローカルメモリ番
号を指定することにより、同時に複数のローカルメモリ
に対して1つの共有メモリのデータをコピーし、データ
転送を行うことにより実現される。
すなわち、第1図に示すように、本実施例回路は、プロ
セッサモジュール1.2と、バスアービタ3と、1つの
共有メモリとしての共有イメージメモリ13を有する共
有イメージメモリモジュール4から構成される。
セッサモジュール1.2と、バスアービタ3と、1つの
共有メモリとしての共有イメージメモリ13を有する共
有イメージメモリモジュール4から構成される。
本実施例では、プロセッサモジュールの数が2つの場合
についてであるが、−iにn個の場合も同様である。
についてであるが、−iにn個の場合も同様である。
各プロセッサモジュール1.2内部にはローカルメモリ
とプロセッサがベアとなって含まれており、符号11.
12がローカルメモリ、また21.22がプロセッサを
示している。ローカルメモリ11.12はプロセッサ2
1.22とパラレルポートを介して各々接続され、1つ
の共有イメージメモリ13とシリアルポートを介して接
続される。
とプロセッサがベアとなって含まれており、符号11.
12がローカルメモリ、また21.22がプロセッサを
示している。ローカルメモリ11.12はプロセッサ2
1.22とパラレルポートを介して各々接続され、1つ
の共有イメージメモリ13とシリアルポートを介して接
続される。
バスアービタ3は、バスアービトレーション回路23を
有する。このバスアービタ3は、プロセッサ21.22
からの共有イメージメモ1月3及びローカルメモリ11
.12間のデータのブロック転送要求を予め定められた
優先順位に従い、調停を行い、共有イメージメモリ13
とローカルメモリ11.12との間の一括データ転送を
制御するもので、バスアービトレーション回路23とプ
ロセッサ21.22と共有イメージメモリモジュール4
における共有イメージメモリ13の制御回路24とがそ
れぞれ制御線33によって接続されている。この制御回
路24からは共有イメージメモリ13にリードライト切
換え信号43が送出されるようになっている。リードラ
イト切換え信号43がリード側に切り換えられたときは
、共有イメージメモリ13からのデータの読み出しが行
われる。
有する。このバスアービタ3は、プロセッサ21.22
からの共有イメージメモ1月3及びローカルメモリ11
.12間のデータのブロック転送要求を予め定められた
優先順位に従い、調停を行い、共有イメージメモリ13
とローカルメモリ11.12との間の一括データ転送を
制御するもので、バスアービトレーション回路23とプ
ロセッサ21.22と共有イメージメモリモジュール4
における共有イメージメモリ13の制御回路24とがそ
れぞれ制御線33によって接続されている。この制御回
路24からは共有イメージメモリ13にリードライト切
換え信号43が送出されるようになっている。リードラ
イト切換え信号43がリード側に切り換えられたときは
、共有イメージメモリ13からのデータの読み出しが行
われる。
共有イメージメモリ13とローカルメモリ11.12と
は、データバス32によって接続されている。
は、データバス32によって接続されている。
また、プロセッサ21.22とローカルメモ1月1゜1
2と共有イメージメモリとはそれぞれアドレスバス31
によって接続されている。
2と共有イメージメモリとはそれぞれアドレスバス31
によって接続されている。
本実施例回路は、上述ように、複数のプロセッサ21.
22と、1つの共有イメージメモリ13と、複数のプロ
セッサ21.22とパラレルポートを介して各々接続さ
れ、1つの共有イメージメモ1月3とシリアルポートを
介して接続される複数のローカルメモリ11.12と、
プロセッサからの共有イメージメモ1月3およびローカ
ルメモリ11.12間のデータのブロック転送要求を予
め定められた優先順位に従い、調停を行い、共有イメー
ジメモリ13とローカルメモリ11.12との間の一括
データ転送を制御するバスアービタ3とから構成され、
複数のプロセッサ21.22からのデータ転送要求に応
じ、共有イメージメモリ13と複数のローカルメモリ1
1.12との間で一括データ転送を行う。
22と、1つの共有イメージメモリ13と、複数のプロ
セッサ21.22とパラレルポートを介して各々接続さ
れ、1つの共有イメージメモ1月3とシリアルポートを
介して接続される複数のローカルメモリ11.12と、
プロセッサからの共有イメージメモ1月3およびローカ
ルメモリ11.12間のデータのブロック転送要求を予
め定められた優先順位に従い、調停を行い、共有イメー
ジメモリ13とローカルメモリ11.12との間の一括
データ転送を制御するバスアービタ3とから構成され、
複数のプロセッサ21.22からのデータ転送要求に応
じ、共有イメージメモリ13と複数のローカルメモリ1
1.12との間で一括データ転送を行う。
更に、第2図をも参照して具体的に説明する。
まず、第1図に従って動作を説明する。
プロセッサモジュール1の中のプロセッサ21からデー
タ転送要求が出される場合、まず、バスアービトレーシ
ョン回路23に対し制御線33を介してバス要求信号を
生成する。バスアービトレーション回路23はバスの使
用状態を調べ、バスが空いていれば、バス要求のあるプ
ロセッサ21に対し、バスの利用可信号を返す。バス利
用可信号を受は取ったプロセッサ21は、共有イメージ
メモ1月3のデータを転送すべきローカルメモリ番号に
対応するビット位置にフラグをセットし、制御線33を
介し、バスアービトレーション回路23にローカルメモ
リ番号指定情報を送る。バスアービトレーション回路2
3は、ローカルメモリ番号指定情報に基づき、対応する
複数のローカルメモリのデータバスを受信可能状態に切
換える。バス利用可となったプロセッサは、引き続いて
共有イメージメモリ13及び転送対象となるローカルメ
モリ11.12に対し先頭アドレスを生成し、アドレス
バス31を介して、共有イメージメモ1月3及びローカ
ルメモリ11.12に対し送り出す。バスアービトレー
ション回路23は制御線33を介し、制御回路24にリ
ード要求を出す。
タ転送要求が出される場合、まず、バスアービトレーシ
ョン回路23に対し制御線33を介してバス要求信号を
生成する。バスアービトレーション回路23はバスの使
用状態を調べ、バスが空いていれば、バス要求のあるプ
ロセッサ21に対し、バスの利用可信号を返す。バス利
用可信号を受は取ったプロセッサ21は、共有イメージ
メモ1月3のデータを転送すべきローカルメモリ番号に
対応するビット位置にフラグをセットし、制御線33を
介し、バスアービトレーション回路23にローカルメモ
リ番号指定情報を送る。バスアービトレーション回路2
3は、ローカルメモリ番号指定情報に基づき、対応する
複数のローカルメモリのデータバスを受信可能状態に切
換える。バス利用可となったプロセッサは、引き続いて
共有イメージメモリ13及び転送対象となるローカルメ
モリ11.12に対し先頭アドレスを生成し、アドレス
バス31を介して、共有イメージメモ1月3及びローカ
ルメモリ11.12に対し送り出す。バスアービトレー
ション回路23は制御線33を介し、制御回路24にリ
ード要求を出す。
制御回路24はリードライト切換え信号43をリードに
切換え、アドレスバス31を介して指定されたアドレス
の値を用いて共有イメージメモリ13をアクセスし、読
み出したデータを共有イメージメモリ13内部のシリア
ルポート側のレジスタにセットする。セント終了後、共
有イメージメモリ13内部のシリアルポートレジスタと
、ローカルメモリ11゜12内部のシリアルポートレジ
スフ間で、シリアルクロックに同期し、レジスタ間の連
続ブロック転送を開始する。これにより、ローカルメモ
リ11゜12内部のシリアルボートレジスタには全く同
一のデータがコピーされ転送される。
切換え、アドレスバス31を介して指定されたアドレス
の値を用いて共有イメージメモリ13をアクセスし、読
み出したデータを共有イメージメモリ13内部のシリア
ルポート側のレジスタにセットする。セント終了後、共
有イメージメモリ13内部のシリアルポートレジスタと
、ローカルメモリ11゜12内部のシリアルポートレジ
スフ間で、シリアルクロックに同期し、レジスタ間の連
続ブロック転送を開始する。これにより、ローカルメモ
リ11゜12内部のシリアルボートレジスタには全く同
一のデータがコピーされ転送される。
このようにして、複数のローカルメモリ11.12に対
し、−回の転送で同時に同一内容をコピーし、データ転
送を行う。
し、−回の転送で同時に同一内容をコピーし、データ転
送を行う。
転送終了後、各ローカルメモリ11.12は、アドレス
バス31を用いてアクセスされ、シリアルポートレジス
タ内のデータはそれぞれローカルメモリ11、12内部
のメモリ部に書き込まれ、以上により1サイクルの動作
が終了する。その後、バスアービトレーション回路23
はバスを解放し、次の要求を待つ。
バス31を用いてアクセスされ、シリアルポートレジス
タ内のデータはそれぞれローカルメモリ11、12内部
のメモリ部に書き込まれ、以上により1サイクルの動作
が終了する。その後、バスアービトレーション回路23
はバスを解放し、次の要求を待つ。
第2図は第1図におけるプロセッサ21の詳細なブロッ
ク図である。
ク図である。
プロセッサ21は、メモリインタフェース回路51と、
データフロープロセッサ52〜57と、パイプラインバ
ス61〜67から成る。データフロープロセッサ52〜
57としては、例えば特開昭58−70360号公報に
記載されているものを用いることができる。
データフロープロセッサ52〜57と、パイプラインバ
ス61〜67から成る。データフロープロセッサ52〜
57としては、例えば特開昭58−70360号公報に
記載されているものを用いることができる。
パイプラインバス61〜67上のデータは、データの行
き先モジュール番号及び処理の種別を表す情報からなる
識別フィールドと、アドレスやデータを表すデータ値フ
ィールドとから構成される。通常のローカルメモリアク
セス時には、各プロセッサからローカルメモリに対する
アドレス値、データ値を生成し、リードライト動作を行
う。なお、第1図及び第2図において、71.72はア
ドレス値。
き先モジュール番号及び処理の種別を表す情報からなる
識別フィールドと、アドレスやデータを表すデータ値フ
ィールドとから構成される。通常のローカルメモリアク
セス時には、各プロセッサからローカルメモリに対する
アドレス値、データ値を生成し、リードライト動作を行
う。なお、第1図及び第2図において、71.72はア
ドレス値。
データ値を、41.42はリードライト切換え信号を示
している。
している。
共有イメージメモ1月3内に蓄えられているデータを処
理したい場合には、まず共有イメージメモ1月3からロ
ーカルメモ1月1にデータを転送し、次にローカルメモ
リ11内のデータに対し処理を行う。
理したい場合には、まず共有イメージメモ1月3からロ
ーカルメモ1月1にデータを転送し、次にローカルメモ
リ11内のデータに対し処理を行う。
共有イメージメモリ13からローカルメモリ11へのデ
ータ転送の動作は次のように行う。プロセッサ52〜5
7内部で共有イメージメモリ13に対し、メモリインタ
フェース回路51を介してアドレス値をアドレスバス3
1に出力する。転送先のローカルメモリ番地情報を制御
線33を介してバスアービトレーション回路23に出力
し、転送要求を出力する。
ータ転送の動作は次のように行う。プロセッサ52〜5
7内部で共有イメージメモリ13に対し、メモリインタ
フェース回路51を介してアドレス値をアドレスバス3
1に出力する。転送先のローカルメモリ番地情報を制御
線33を介してバスアービトレーション回路23に出力
し、転送要求を出力する。
バスアービトレーション回路23が転送要求を受付は転
送が行われ、転送が終了すると、メモリインタフェース
回路51は要求のあったプロセッサに対し、転送終了デ
ータを送り返す。転送終了通知を受は取ったプロセッサ
は、通常のローカルメモリアクセスに移る。メモリイン
タフェース回路51はプロセッサ52〜57から送られ
てくるデータに含まれる識別フィールドをデコードし、
データフィールドをメモリアドレス値として解釈する場
合、データ値として解釈する場合、ローカルメモリ番地
情報として解釈する場合等の選択を行う。
送が行われ、転送が終了すると、メモリインタフェース
回路51は要求のあったプロセッサに対し、転送終了デ
ータを送り返す。転送終了通知を受は取ったプロセッサ
は、通常のローカルメモリアクセスに移る。メモリイン
タフェース回路51はプロセッサ52〜57から送られ
てくるデータに含まれる識別フィールドをデコードし、
データフィールドをメモリアドレス値として解釈する場
合、データ値として解釈する場合、ローカルメモリ番地
情報として解釈する場合等の選択を行う。
以上説明したように、本発明によれば、複数のプロセッ
サが、各々のローカルメモリを持ち、かつ1つの共有メ
モリとシリアルポートを介して接続されている場合、複
数のローカルメモリに対し、−回の転送で同時に同一内
容をコピーすることが可能であり、並列プロセッサ構成
のシステムにより、データ処理とデータ転送とを並行し
て行うことができ、メモリのアクセスボトルネックを回
避することが可能で、処理が高速に行えるという効果が
ある。
サが、各々のローカルメモリを持ち、かつ1つの共有メ
モリとシリアルポートを介して接続されている場合、複
数のローカルメモリに対し、−回の転送で同時に同一内
容をコピーすることが可能であり、並列プロセッサ構成
のシステムにより、データ処理とデータ転送とを並行し
て行うことができ、メモリのアクセスボトルネックを回
避することが可能で、処理が高速に行えるという効果が
ある。
第1図は本発明の一実施例を示すブロック図、第2図は
、第1図におけるプロセッサ部の詳細なブロック図であ
る。 1.2・・・プロセッサモジュール 3・・・・・バスアービタ 4・・・・・共有イメージメモリモジュール11、12
・・・ローカルメモリ 13・・・・・共有イメージメモリ ’21.22・・・プロセッサ 23・・・・・バスアービトレーション回路24・・・
・・制御回路 51・・・・・メモリインタフェース回路52〜57・
・・データフロープロセッサ61〜67・・・パイプラ
インバス 代理人 弁理士 岩 佐 義 幸
、第1図におけるプロセッサ部の詳細なブロック図であ
る。 1.2・・・プロセッサモジュール 3・・・・・バスアービタ 4・・・・・共有イメージメモリモジュール11、12
・・・ローカルメモリ 13・・・・・共有イメージメモリ ’21.22・・・プロセッサ 23・・・・・バスアービトレーション回路24・・・
・・制御回路 51・・・・・メモリインタフェース回路52〜57・
・・データフロープロセッサ61〜67・・・パイプラ
インバス 代理人 弁理士 岩 佐 義 幸
Claims (2)
- (1)複数のプロセッサと、 共有メモリと、 前記複数のプロセッサとパラレルポートを介して各々接
続され、前記共有メモリとシリアルポートを介して接続
される複数のローカルメモリと、前記プロセッサからの
共有メモリ及びローカルメモリ間のデータのブロック転
送要求を予め定められた優先順位に従い、調停を行い、
共有メモリとローカルメモリとの間の一括データ転送を
制御するバスアービタとを備えることを特徴とするブロ
ック転送回路。 - (2)前記共有メモリは、共有イメージメモリであるこ
とを特徴とする請求項1記載のブロック転送回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63028727A JPH01205259A (ja) | 1988-02-12 | 1988-02-12 | ブロック転送回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63028727A JPH01205259A (ja) | 1988-02-12 | 1988-02-12 | ブロック転送回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01205259A true JPH01205259A (ja) | 1989-08-17 |
Family
ID=12256464
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63028727A Pending JPH01205259A (ja) | 1988-02-12 | 1988-02-12 | ブロック転送回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01205259A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011060137A (ja) * | 2009-09-11 | 2011-03-24 | Toshiba Corp | 画像処理装置および画像処理方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6146552A (ja) * | 1984-08-10 | 1986-03-06 | Nec Corp | 情報処理装置 |
JPS61118859A (ja) * | 1984-11-15 | 1986-06-06 | Mitsubishi Electric Corp | デイジタル制御装置 |
JPS62108351A (ja) * | 1985-11-06 | 1987-05-19 | Fujitsu Ltd | 共通メモリアクセス方式 |
-
1988
- 1988-02-12 JP JP63028727A patent/JPH01205259A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6146552A (ja) * | 1984-08-10 | 1986-03-06 | Nec Corp | 情報処理装置 |
JPS61118859A (ja) * | 1984-11-15 | 1986-06-06 | Mitsubishi Electric Corp | デイジタル制御装置 |
JPS62108351A (ja) * | 1985-11-06 | 1987-05-19 | Fujitsu Ltd | 共通メモリアクセス方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011060137A (ja) * | 2009-09-11 | 2011-03-24 | Toshiba Corp | 画像処理装置および画像処理方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4096572A (en) | Computer system with a memory access arbitrator | |
US5925118A (en) | Methods and architectures for overlapped read and write operations | |
US6675251B1 (en) | Bridge device for connecting multiple devices to one slot | |
JP2003076654A (ja) | Dspメモリ間データ転送方式 | |
EP1381957A2 (en) | Data processing apparatus and system and method for controlling memory access | |
JPH07105146A (ja) | 共有メモリ装置 | |
US5649209A (en) | Bus coupling information processing system for multiple access to system bus | |
JPH0728758A (ja) | ダイナミックタイムループ調停及び装置 | |
US5664142A (en) | Chained DMA devices for crossing common buses | |
US5627968A (en) | Data transfer apparatus which allows data to be transferred between data devices without accessing a shared memory | |
US6502150B1 (en) | Method and apparatus for resource sharing in a multi-processor system | |
JPH01205259A (ja) | ブロック転送回路 | |
JP2727514B2 (ja) | 転送先id指定回路 | |
JPS63175964A (ja) | 共有メモリ | |
JP3019323B2 (ja) | イメージメモリのダイレクトアクセス方法 | |
JP2705955B2 (ja) | 並列情報処理装置 | |
JPH08278939A (ja) | データ転送方法及びデータ転送装置 | |
JPH02211571A (ja) | 情報処理装置 | |
JPH05120207A (ja) | デ−タ転送方式 | |
JPH11203253A (ja) | 共有資源排他アクセス制御方式 | |
EP1193606B1 (en) | Apparatus and method for a host port interface unit in a digital signal processing unit | |
JPH01191964A (ja) | メモリバスデータ転送方法 | |
JPH02278362A (ja) | データ転送制御方式 | |
JPH04209059A (ja) | 半導体集績回路 | |
JPS63279359A (ja) | マルチcpuのデ−タ受け渡し装置 |