JPH08278939A - データ転送方法及びデータ転送装置 - Google Patents
データ転送方法及びデータ転送装置Info
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- JPH08278939A JPH08278939A JP8144795A JP8144795A JPH08278939A JP H08278939 A JPH08278939 A JP H08278939A JP 8144795 A JP8144795 A JP 8144795A JP 8144795 A JP8144795 A JP 8144795A JP H08278939 A JPH08278939 A JP H08278939A
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Abstract
(57)【要約】
【目的】 ＭＰＵ・主記憶装置とＩ／Ｏとの間のデータ
転送をバッファメモリを介して行なうデータ転送方法及
びデータ転送装置に関し、データを効率的に処理でき、
複数のＩ／Ｏの接続が可能となるデータ転送方法及びデ
ータ転送装置を提供することを目的とする。 【構成】 外部バス２４の使用を制御する外部ＬＳＩバ
ス制御部２５にＩ／ＯＬＳＩ１３-1〜１３-nからの外部
ＬＳＩバス２４の使用要求を調停するアービタ２５ａを
設けることにより複数のＩ／Ｏ ＬＳＩ１３-1〜１３-n
の接続を可能とし、データ処理装置１２とＩ／Ｏ ＬＳ
Ｉ１３-1〜１３-nとの間の転送データを保持するバッフ
ァメモリ２２とデータ処理装置１２とのデータ転送経路
をデータ処理装置１２のＭＰＵ１４が接続されるＭＰＵ
バス２０と、主記憶装置１５から直接データをＤＭＡ転
送する専用のＤＭＡバス２１との２系統のバスにより行
なう。
転送をバッファメモリを介して行なうデータ転送方法及
びデータ転送装置に関し、データを効率的に処理でき、
複数のＩ／Ｏの接続が可能となるデータ転送方法及びデ
ータ転送装置を提供することを目的とする。 【構成】 外部バス２４の使用を制御する外部ＬＳＩバ
ス制御部２５にＩ／ＯＬＳＩ１３-1〜１３-nからの外部
ＬＳＩバス２４の使用要求を調停するアービタ２５ａを
設けることにより複数のＩ／Ｏ ＬＳＩ１３-1〜１３-n
の接続を可能とし、データ処理装置１２とＩ／Ｏ ＬＳ
Ｉ１３-1〜１３-nとの間の転送データを保持するバッフ
ァメモリ２２とデータ処理装置１２とのデータ転送経路
をデータ処理装置１２のＭＰＵ１４が接続されるＭＰＵ
バス２０と、主記憶装置１５から直接データをＤＭＡ転
送する専用のＤＭＡバス２１との２系統のバスにより行
なう。
Description
【０００１】
【産業上の利用分野】本発明はデータ転送方法及びデー
タ転送装置に係り、特に、ＭＰＵ・主記憶装置とＩ／Ｏ
との間のデータ転送をバッファメモリを介して行なうデ
ータ転送方法及びデータ転送装置に関する。
タ転送装置に係り、特に、ＭＰＵ・主記憶装置とＩ／Ｏ
との間のデータ転送をバッファメモリを介して行なうデ
ータ転送方法及びデータ転送装置に関する。
【０００２】近年、複数のＩ／Ｏを一つのＭＰＵに接続
し、複数のＩ／Ｏを同時に動作させようとする要求があ
る。複数のＩ／Ｏを一つのＭＰＵで同時動作させるには
Ｉ／Ｏバッファの必要性が発生する。
し、複数のＩ／Ｏを同時に動作させようとする要求があ
る。複数のＩ／Ｏを一つのＭＰＵで同時動作させるには
Ｉ／Ｏバッファの必要性が発生する。
【０００３】一方、Ｉ／Ｏバッファと主記憶との間はＩ
／Ｏの数が増した分、さらに高速なデータ転送を行なう
必要がある。このため、Ｉ／Ｏバッファと主記憶との
間、及びＩ／Ｏバッファと複数のＩ／Ｏとの間の高速デ
ータ転送が必要となる。
／Ｏの数が増した分、さらに高速なデータ転送を行なう
必要がある。このため、Ｉ／Ｏバッファと主記憶との
間、及びＩ／Ｏバッファと複数のＩ／Ｏとの間の高速デ
ータ転送が必要となる。
【０００４】
【従来の技術】図６に従来のデータ転送装置の一例のブ
ロック構成図を示す。データ転送装置３１はデータを処
理するデータ処理装置３２とデータ処理装置３２で扱う
データを入出力するＩ／Ｏ（入出力）ＬＳＩ３３との間
に設けられ、データ処理装置３２とＩ／Ｏ ＬＳＩ３３
との間のデータのＤＭＡ転送を行っていた。
ロック構成図を示す。データ転送装置３１はデータを処
理するデータ処理装置３２とデータ処理装置３２で扱う
データを入出力するＩ／Ｏ（入出力）ＬＳＩ３３との間
に設けられ、データ処理装置３２とＩ／Ｏ ＬＳＩ３３
との間のデータのＤＭＡ転送を行っていた。
【０００５】データ処理装置３２はデータを処理するＭ
ＰＵ３４とＭＰＵ３４で処理するデータを保持する主記
憶装置３５とをＤＭＡコントローラ３６を介してＭＰＵ
バス３７により接続した構成とされていた。データ転送
装置３１はデータ処理装置３２のＭＰＵバス３７により
接続され、Ｉ／Ｏ ＬＳＩ３３とのデータ転送を制御し
ていた。
ＰＵ３４とＭＰＵ３４で処理するデータを保持する主記
憶装置３５とをＤＭＡコントローラ３６を介してＭＰＵ
バス３７により接続した構成とされていた。データ転送
装置３１はデータ処理装置３２のＭＰＵバス３７により
接続され、Ｉ／Ｏ ＬＳＩ３３とのデータ転送を制御し
ていた。
【０００６】データ転送装置３１は転送するデータを保
持するバッファメモリ３８を有し、バッファメモリ制御
部３９によりバッファメモリ３８へのアクセスを制御
し、ＭＰＵバス制御部４０によりデータ処理装置３２と
の接続を制御し、外部ＬＳＩバス制御部４１によりＩ／
Ｏ ＬＳＩ３３との接続を制御する構成とされていた。
持するバッファメモリ３８を有し、バッファメモリ制御
部３９によりバッファメモリ３８へのアクセスを制御
し、ＭＰＵバス制御部４０によりデータ処理装置３２と
の接続を制御し、外部ＬＳＩバス制御部４１によりＩ／
Ｏ ＬＳＩ３３との接続を制御する構成とされていた。
【０００７】図７にＩ／Ｏ ＬＳＩ３３からデータ処理
装置３２へのデータ転送の動作フローを示す。Ｉ／Ｏ
ＬＳＩ３３からデータ処理装置３２へデータを転送する
場合にはＭＰＵ３４から図６の（１１）の経路でＩ／Ｏ
ＬＳＩ３３に供給されたデータ要求に応じてＩ／Ｏ
ＬＳＩ３３が起動される（ステップＳ３-1）。
装置３２へのデータ転送の動作フローを示す。Ｉ／Ｏ
ＬＳＩ３３からデータ処理装置３２へデータを転送する
場合にはＭＰＵ３４から図６の（１１）の経路でＩ／Ｏ
ＬＳＩ３３に供給されたデータ要求に応じてＩ／Ｏ
ＬＳＩ３３が起動される（ステップＳ３-1）。
【０００８】Ｉ／Ｏ ＬＳＩ３３はＭＰＵ３４からのデ
ータ要求に応じて要求されたデータを図６の（１２）の
経路でバッファメモリ３８にＤＭＡ転送し、格納する
（ステップＳ３-2）。要求データがバッファメモリ３８
に格納されると、ＤＭＡコントローラ３６がバッファメ
モリ３８からデータをＭＰＵバス３７を介して主記憶装
置３５にＤＭＡ転送する（ステップＳ３-3）。
ータ要求に応じて要求されたデータを図６の（１２）の
経路でバッファメモリ３８にＤＭＡ転送し、格納する
（ステップＳ３-2）。要求データがバッファメモリ３８
に格納されると、ＤＭＡコントローラ３６がバッファメ
モリ３８からデータをＭＰＵバス３７を介して主記憶装
置３５にＤＭＡ転送する（ステップＳ３-3）。
【０００９】図８にデータ処理装置３２からＩ／Ｏ Ｌ
ＳＩ３３へのデータ転送の動作フローを示す。データ処
理装置３２からＩ／Ｏ ＬＳＩ３３へデータを転送する
場合、ＭＰＵ３４から図６の（１１）の経路を介してデ
ータ転送要求をＩ／Ｏ ＬＳＩ３３に転送し、Ｉ／Ｏ
ＬＳＩ３３を起動する（ステップＳ４-1）。
ＳＩ３３へのデータ転送の動作フローを示す。データ処
理装置３２からＩ／Ｏ ＬＳＩ３３へデータを転送する
場合、ＭＰＵ３４から図６の（１１）の経路を介してデ
ータ転送要求をＩ／Ｏ ＬＳＩ３３に転送し、Ｉ／Ｏ
ＬＳＩ３３を起動する（ステップＳ４-1）。
【００１０】次にＤＭＡコントローラ３６が主記憶装置
３５からバッファメモリ３８にＭＰＵバス３７を介して
データを転送する（ステップＳ４-2）。次にＩ／Ｏ Ｌ
ＳＩ３３がバッファメモリ３８からデータをＩ／Ｏ Ｌ
ＳＩ３３にＤＭＡ転送する（ステップＳ４-3）。以上の
ように従来のデータ転送装置では主記憶装置３５とバッ
ファメモリ３８との間のデータ転送はＭＰＵバス３７を
介してＤＭＡ転送することにより行なわれていた。
３５からバッファメモリ３８にＭＰＵバス３７を介して
データを転送する（ステップＳ４-2）。次にＩ／Ｏ Ｌ
ＳＩ３３がバッファメモリ３８からデータをＩ／Ｏ Ｌ
ＳＩ３３にＤＭＡ転送する（ステップＳ４-3）。以上の
ように従来のデータ転送装置では主記憶装置３５とバッ
ファメモリ３８との間のデータ転送はＭＰＵバス３７を
介してＤＭＡ転送することにより行なわれていた。
【００１１】
【発明が解決しようとする課題】しかるに、従来のデー
タ転送装置は１つのＩ／Ｏ装置の接続しか考えられてお
らず、主記憶装置とバッファメモリとのデータ転送はＭ
ＰＵバスを使用したＤＭＡ転送により行なわれていたた
め、複数のＩ／Ｏ装置を接続するとＭＰＵバスの競合が
多く発生し、データ転送速度の低下及びデータ処理効率
の低下を招くので、複数のＩ／Ｏ装置は接続できなかっ
た。
タ転送装置は１つのＩ／Ｏ装置の接続しか考えられてお
らず、主記憶装置とバッファメモリとのデータ転送はＭ
ＰＵバスを使用したＤＭＡ転送により行なわれていたた
め、複数のＩ／Ｏ装置を接続するとＭＰＵバスの競合が
多く発生し、データ転送速度の低下及びデータ処理効率
の低下を招くので、複数のＩ／Ｏ装置は接続できなかっ
た。
【００１２】本発明は上記の点に鑑みてなされたもの
で、データを効率的に処理でき複数のＩ／Ｏ装置の接続
が可能となるデータ転送方法及びデータ転送装置を提供
することを目的とする。
で、データを効率的に処理でき複数のＩ／Ｏ装置の接続
が可能となるデータ転送方法及びデータ転送装置を提供
することを目的とする。
【００１３】
【課題を解決するための手段】図１に本発明の原理図を
示す。データ処理ユニット１は、データを処理する。主
記憶装置２は、データ処理ユニットで扱うデータを記憶
する。
示す。データ処理ユニット１は、データを処理する。主
記憶装置２は、データ処理ユニットで扱うデータを記憶
する。
【００１４】データ入出力手段３は、データ処理ユニッ
ト及び該主記憶装置に対してデータを入出力する。デー
タ処理ユニット１及び主記憶装置２と、データ入出力手
段３との間のデータ転送はバッファメモリ４を介して行
なう。このとき、主記憶装置２とバッファメモリ４との
間のデータ転送を専用のバスを用いてＤＭＡ転送により
行なう。
ト及び該主記憶装置に対してデータを入出力する。デー
タ処理ユニット１及び主記憶装置２と、データ入出力手
段３との間のデータ転送はバッファメモリ４を介して行
なう。このとき、主記憶装置２とバッファメモリ４との
間のデータ転送を専用のバスを用いてＤＭＡ転送により
行なう。
【００１５】請求項２は、データを処理するデータ処理
ユニットと、該データ処理ユニットで扱うデータを記憶
する主記憶装置と、該データ処理ユニット及び該主記憶
装置に対してデータを入出力するデータ入出力手段とを
有し、該データ処理ユニット及び該主記憶装置と、該デ
ータ入出力手段との間のデータ転送をバッファメモリを
介して行なうデータ転送装置において、前記主記憶装置
と前記バッファメモリとを接続する専用バスラインと、
前記主記憶装置と前記バッファメモリとの間でデータを
前記専用バスラインを用いてＤＭＡ転送するＤＭＡ転送
手段を有することを特徴とする。
ユニットと、該データ処理ユニットで扱うデータを記憶
する主記憶装置と、該データ処理ユニット及び該主記憶
装置に対してデータを入出力するデータ入出力手段とを
有し、該データ処理ユニット及び該主記憶装置と、該デ
ータ入出力手段との間のデータ転送をバッファメモリを
介して行なうデータ転送装置において、前記主記憶装置
と前記バッファメモリとを接続する専用バスラインと、
前記主記憶装置と前記バッファメモリとの間でデータを
前記専用バスラインを用いてＤＭＡ転送するＤＭＡ転送
手段を有することを特徴とする。
【００１６】請求項３は、前記バッファメモリに書き込
むデータを保持するライトバッファを有することを特徴
とする。請求項４は、前記データ入出力手段が複数接続
され、複数のデータ入出力手段のデータ入出力要求を調
停して複数のデータ入出力手段のうち一つのデータ入出
力手段を前記バッファメモリとデータ転送可能とするデ
ータ転送制御手段を有することを特徴とする。
むデータを保持するライトバッファを有することを特徴
とする。請求項４は、前記データ入出力手段が複数接続
され、複数のデータ入出力手段のデータ入出力要求を調
停して複数のデータ入出力手段のうち一つのデータ入出
力手段を前記バッファメモリとデータ転送可能とするデ
ータ転送制御手段を有することを特徴とする。
【００１７】請求項５は、データを処理するデータ処理
部と、該データ処理部に対してデータを入出力するデー
タ入出力手段とを有し、該データ処理部と、該データ入
出力手段との間のデータ転送をバッファメモリを介して
行なうデータ転送装置において、前記バッファメモリに
書き込むデータを一時保持するライトバッファを有する
ことを特徴とする。
部と、該データ処理部に対してデータを入出力するデー
タ入出力手段とを有し、該データ処理部と、該データ入
出力手段との間のデータ転送をバッファメモリを介して
行なうデータ転送装置において、前記バッファメモリに
書き込むデータを一時保持するライトバッファを有する
ことを特徴とする。
【００１８】請求項６は、前記データ入出力手段が複数
接続可能とされ、複数のデータ入出力手段のデータ入出
力要求を調停して複数のデータ入出力手段のうち一のデ
ータ入出力手段を前記バッファメモリとデータ転送可能
とするデータ転送制御手段を有することを特徴とする。
接続可能とされ、複数のデータ入出力手段のデータ入出
力要求を調停して複数のデータ入出力手段のうち一のデ
ータ入出力手段を前記バッファメモリとデータ転送可能
とするデータ転送制御手段を有することを特徴とする。
【００１９】請求項７は、データを処理するデータ処理
部と、該データ処理部に対してデータを入出力するデー
タ入出力手段を有し、該データ処理部と該データ入出力
手段との間のデータ転送をバッファメモリを介して行な
うデータ転送装置において、前記データ入出力手段が複
数接続可能とされ、複数のデータ入出力手段のデータ入
出力要求を調停して前記複数のデータ入出力手段のうち
一つのデータ入出力手段を前記バッファメモリとデータ
転送可能とするデータ転送制御手段を有することを特徴
とする。
部と、該データ処理部に対してデータを入出力するデー
タ入出力手段を有し、該データ処理部と該データ入出力
手段との間のデータ転送をバッファメモリを介して行な
うデータ転送装置において、前記データ入出力手段が複
数接続可能とされ、複数のデータ入出力手段のデータ入
出力要求を調停して前記複数のデータ入出力手段のうち
一つのデータ入出力手段を前記バッファメモリとデータ
転送可能とするデータ転送制御手段を有することを特徴
とする。
【００２０】
【作用】本発明の請求項１によれば、主記憶装置とバッ
ファメモリとの間のデータ転送を専用のバスラインを用
いてＤＭＡ転送とすることによりバッファメモリと主記
憶装置との間のデータ転送とデータ入出力手段とデータ
処理ユニットとの間のデータ転送とが競合することがで
きなくなるため、データ転送の遅延を少なくでき、デー
タ転送を高速で行なえる。
ファメモリとの間のデータ転送を専用のバスラインを用
いてＤＭＡ転送とすることによりバッファメモリと主記
憶装置との間のデータ転送とデータ入出力手段とデータ
処理ユニットとの間のデータ転送とが競合することがで
きなくなるため、データ転送の遅延を少なくでき、デー
タ転送を高速で行なえる。
【００２１】請求項２によれば、ＤＭＡ転送手段により
主記憶装置とバッファメモリとの間のデータ転送を専用
バスラインを介してＤＭＡ転送することができるため、
バッファメモリと主記憶装置とのデータ転送とデータ入
出力手段とデータ処理ユニットとのデータ転送とが競合
することがなくなり、データ転送時の遅延を少なくで
き、データ転送を高速で行なえる。
主記憶装置とバッファメモリとの間のデータ転送を専用
バスラインを介してＤＭＡ転送することができるため、
バッファメモリと主記憶装置とのデータ転送とデータ入
出力手段とデータ処理ユニットとのデータ転送とが競合
することがなくなり、データ転送時の遅延を少なくで
き、データ転送を高速で行なえる。
【００２２】請求項３によれば、ライトバッファを設け
ることにより、主記憶装置とバッファメモリ間でＤＭＡ
転送を行っているときに、データ処理ユニットからバッ
ファメモリへのデータ転送があったときに、ライトバッ
ファに記憶しておくことにより、データ処理ユニット側
のデータ転送を待機させる必要がなくなるため、効率的
なデータ転送が可能となる。
ることにより、主記憶装置とバッファメモリ間でＤＭＡ
転送を行っているときに、データ処理ユニットからバッ
ファメモリへのデータ転送があったときに、ライトバッ
ファに記憶しておくことにより、データ処理ユニット側
のデータ転送を待機させる必要がなくなるため、効率的
なデータ転送が可能となる。
【００２３】請求項４によれば、データ転送制御手段を
設けることにより複数のデータ入出力手段の接続が可能
となり、このとき、ＤＭＡ転送手段及びライトバッファ
によりデータ転送を効率的に行なえるため、複数のデー
タ入出力手段に対してデータ処理を効率的に行なえる。
設けることにより複数のデータ入出力手段の接続が可能
となり、このとき、ＤＭＡ転送手段及びライトバッファ
によりデータ転送を効率的に行なえるため、複数のデー
タ入出力手段に対してデータ処理を効率的に行なえる。
【００２４】請求項５によれば、バッファメモリに書き
込むデータを保持するライトバッファを設けることによ
りバッファメモリとデータ入出力手段とがデータ転送を
行っているときにデータ処理部からバッファメモリにデ
ータ転送が生じた場合に、データ処理部からのデータを
ライトバッファに書き込んでおき、バッファメモリが空
いたときにライトバッファからバッファメモリにデータ
を転送することにより、データ処理部が待機状態とされ
ることがなくなるため、データ処理部でのデータ処理を
効率的に行なえる。
込むデータを保持するライトバッファを設けることによ
りバッファメモリとデータ入出力手段とがデータ転送を
行っているときにデータ処理部からバッファメモリにデ
ータ転送が生じた場合に、データ処理部からのデータを
ライトバッファに書き込んでおき、バッファメモリが空
いたときにライトバッファからバッファメモリにデータ
を転送することにより、データ処理部が待機状態とされ
ることがなくなるため、データ処理部でのデータ処理を
効率的に行なえる。
【００２５】請求項６によれば、データ転送制御手段を
設けることにより複数のデータ入出力手段の接続が可能
となり、このとき、ライトバッファを設けることにより
データ処理部でのデータ処理を効率的に行なえるため、
複数のデータ入出力手段からのデータを効率良く処理で
きる。
設けることにより複数のデータ入出力手段の接続が可能
となり、このとき、ライトバッファを設けることにより
データ処理部でのデータ処理を効率的に行なえるため、
複数のデータ入出力手段からのデータを効率良く処理で
きる。
【００２６】請求項７によれば、データ転送制御手段を
設けることにより、複数のデータ入出力手段からのデー
タ入出力要求を調停して一のデータ入出力手段をバッフ
ァメモリとデータ転送可能とすることにより複数のデー
タ入出力手段のデータの処理を一のデータ処理部で順次
行なえる。
設けることにより、複数のデータ入出力手段からのデー
タ入出力要求を調停して一のデータ入出力手段をバッフ
ァメモリとデータ転送可能とすることにより複数のデー
タ入出力手段のデータの処理を一のデータ処理部で順次
行なえる。
【００２７】
【実施例】図２に本発明の一実施例のブロック構成図を
示す。本実施例のデータ転送装置１１はデータ処理装置
１２と、ｎ個の入出力（Ｉ／Ｏ）ＬＳＩ１３-1〜１３-n
との間に接続され、データ処理装置１２とｎ個のＩ／Ｏ
ＬＳＩ１３-1〜１３-nとの間のデータ転送を制御す
る。
示す。本実施例のデータ転送装置１１はデータ処理装置
１２と、ｎ個の入出力（Ｉ／Ｏ）ＬＳＩ１３-1〜１３-n
との間に接続され、データ処理装置１２とｎ個のＩ／Ｏ
ＬＳＩ１３-1〜１３-nとの間のデータ転送を制御す
る。
【００２８】データ処理装置１２はデータの処理を実行
するＭＰＵ１４，ＭＰＵ１４で処理すべきデータ及び、
ＭＰＵ１４で処理され、出力すべきデータが格納される
主記憶装置１５，主記憶装置１５のデータ転送装置１１
とのデータＤＭＡ（ダイレクト・メモリ・アクセス）転
送を制御するＤＭＡコントローラ１６，ＭＰＵ１４での
処理プログラム等が記憶されるＲＯＭ１７，ＭＰＵ１４
の作業領域として使用されるＲＡＭ１８，ＭＰＵ１４に
対して直接データを入出力する入出力装置１９より構成
される。
するＭＰＵ１４，ＭＰＵ１４で処理すべきデータ及び、
ＭＰＵ１４で処理され、出力すべきデータが格納される
主記憶装置１５，主記憶装置１５のデータ転送装置１１
とのデータＤＭＡ（ダイレクト・メモリ・アクセス）転
送を制御するＤＭＡコントローラ１６，ＭＰＵ１４での
処理プログラム等が記憶されるＲＯＭ１７，ＭＰＵ１４
の作業領域として使用されるＲＡＭ１８，ＭＰＵ１４に
対して直接データを入出力する入出力装置１９より構成
される。
【００２９】ＭＰＵ１４，ＤＭＡコントローラ１６，Ｒ
ＯＭ１７，ＲＡＭ１８，入出力装置１９はＭＰＵバス２
０により互いにデータ転送可能に接続されている。ま
た、主記憶装置１５はＤＭＡコントローラ１６に接続さ
れ、ＤＭＡコントローラ１６を介してデータをＭＰＵバ
ス２０に転送する。
ＯＭ１７，ＲＡＭ１８，入出力装置１９はＭＰＵバス２
０により互いにデータ転送可能に接続されている。ま
た、主記憶装置１５はＤＭＡコントローラ１６に接続さ
れ、ＤＭＡコントローラ１６を介してデータをＭＰＵバ
ス２０に転送する。
【００３０】さらに、ＤＭＡコントローラ１６にはデー
タ転送装置１１と直接ＤＭＡ転送を行なうためのＤＭＡ
バス２１が接続され、主記憶装置１５とデータ転送装置
１１との間で直接ＤＭＡ転送が可能な構成とされてい
る。データ転送装置１１はデータを保持するバッファメ
モリ２２，データの転送を制御するＩ／Ｏバッファ制御
部２３より構成される。
タ転送装置１１と直接ＤＭＡ転送を行なうためのＤＭＡ
バス２１が接続され、主記憶装置１５とデータ転送装置
１１との間で直接ＤＭＡ転送が可能な構成とされてい
る。データ転送装置１１はデータを保持するバッファメ
モリ２２，データの転送を制御するＩ／Ｏバッファ制御
部２３より構成される。
【００３１】バッファメモリ２２はＤＲＡＭ等で構成さ
れ、Ｉ／Ｏ ＬＳＩ１３-1〜１３-nからデータ処理装置
１２に供給するデータを保持すると共にデータ処理装置
１２からＩ／Ｏ ＬＳＩ１３-1〜１３-nに供給するデー
タを保持する。Ｉ／Ｏバッファ制御部２３はＩ／Ｏ Ｌ
ＳＩ１３-1〜１３-nが接続された外部ＬＳＩバス２４の
使用を制御する外部ＬＳＩ制御部２５，バッファメモリ
２２に対するデータの書き込み、読み出しを制御するメ
モリ制御部２６，データ処理装置１２のＭＰＵバス２０
の使用を制御するＭＰＵバス制御部２７，データ処理装
置１２のＤＭＡバス２１を介してＤＭＡコントローラ１
６と接続され、主記憶装置１５とバッファメモリ２２と
のＭＰＵバス２０を介さない直接的なＤＭＡ転送を制御
するＤＭＡバス制御部２８より構成される。
れ、Ｉ／Ｏ ＬＳＩ１３-1〜１３-nからデータ処理装置
１２に供給するデータを保持すると共にデータ処理装置
１２からＩ／Ｏ ＬＳＩ１３-1〜１３-nに供給するデー
タを保持する。Ｉ／Ｏバッファ制御部２３はＩ／Ｏ Ｌ
ＳＩ１３-1〜１３-nが接続された外部ＬＳＩバス２４の
使用を制御する外部ＬＳＩ制御部２５，バッファメモリ
２２に対するデータの書き込み、読み出しを制御するメ
モリ制御部２６，データ処理装置１２のＭＰＵバス２０
の使用を制御するＭＰＵバス制御部２７，データ処理装
置１２のＤＭＡバス２１を介してＤＭＡコントローラ１
６と接続され、主記憶装置１５とバッファメモリ２２と
のＭＰＵバス２０を介さない直接的なＤＭＡ転送を制御
するＤＭＡバス制御部２８より構成される。
【００３２】外部ＬＳＩバス制御部２５は外部バス２４
を介してｎ個のＩ／Ｏ ＬＳＩ１３ -1〜１３-nと接続さ
れると共にバッファメモリ制御部２６及びＭＰＵバス制
御部２７と接続され、内蔵されたアービタ２５ａにより
Ｉ／Ｏ ＬＳＩ１３-1〜１３ -n，バッファメモリ制御部
２６，ＭＰＵバス制御部２７からの接続要求を調停して
例えば要求順にＩ／Ｏ ＬＳＩ１３-1〜１３-n，バッフ
ァメモリ制御部２６，ＭＰＵバス制御部２７に対して外
部バス２４の使用許可を与える。
を介してｎ個のＩ／Ｏ ＬＳＩ１３ -1〜１３-nと接続さ
れると共にバッファメモリ制御部２６及びＭＰＵバス制
御部２７と接続され、内蔵されたアービタ２５ａにより
Ｉ／Ｏ ＬＳＩ１３-1〜１３ -n，バッファメモリ制御部
２６，ＭＰＵバス制御部２７からの接続要求を調停して
例えば要求順にＩ／Ｏ ＬＳＩ１３-1〜１３-n，バッフ
ァメモリ制御部２６，ＭＰＵバス制御部２７に対して外
部バス２４の使用許可を与える。
【００３３】バッファメモリ制御部２６はバッファメモ
リ２２，外部ＬＳＩバス制御部２５，ＭＰＵバス制御部
２７，ＤＭＡバス制御部２８と接続されており、各制御
部のバッファメモリ２２へのアクセスを制御する。バッ
ファメモリ制御部２６にはＭＰＵバス制御部２７からの
データを一時保持しておくためのライトバッファ２６ａ
が設けられており、ＭＰＵバス制御部２７からのデータ
はライトバッファ２６ａを介してバッファメモリ２２に
保持される。
リ２２，外部ＬＳＩバス制御部２５，ＭＰＵバス制御部
２７，ＤＭＡバス制御部２８と接続されており、各制御
部のバッファメモリ２２へのアクセスを制御する。バッ
ファメモリ制御部２６にはＭＰＵバス制御部２７からの
データを一時保持しておくためのライトバッファ２６ａ
が設けられており、ＭＰＵバス制御部２７からのデータ
はライトバッファ２６ａを介してバッファメモリ２２に
保持される。
【００３４】ＭＰＵバス制御部２７はＭＰＵバス２０，
外部ＬＳＩバス制御部２５，バッファメモリ制御部２６
と接続されており、ＭＰＵ１４からの指示データを外部
ＬＳＩバス制御部２５を介してＩ／Ｏ ＬＳＩ１３-1〜
１３-nに供給すると共にＭＰＵバス２０を介してバッフ
ァメモリ２２に対するアクセスを行なう。
外部ＬＳＩバス制御部２５，バッファメモリ制御部２６
と接続されており、ＭＰＵ１４からの指示データを外部
ＬＳＩバス制御部２５を介してＩ／Ｏ ＬＳＩ１３-1〜
１３-nに供給すると共にＭＰＵバス２０を介してバッフ
ァメモリ２２に対するアクセスを行なう。
【００３５】ＤＭＡバス制御部２８はＤＭＡバス２１を
介してＤＭＡコントローラ１６と接続されると共にバッ
ファメモリ制御部２６に接続され、ＤＭＡバス２１の使
用を制御して主記憶装置１５とバッファメモリ２２との
ＤＭＡ転送を制御する。図３乃至図５に本発明の一実施
例の動作説明図を示す。
介してＤＭＡコントローラ１６と接続されると共にバッ
ファメモリ制御部２６に接続され、ＤＭＡバス２１の使
用を制御して主記憶装置１５とバッファメモリ２２との
ＤＭＡ転送を制御する。図３乃至図５に本発明の一実施
例の動作説明図を示す。
【００３６】まず、Ｉ／Ｏ ＬＳＩ１３-1からデータ処
理装置１２の主記憶装置１５へのデータの転送について
図３，図５と共に説明する。ＭＰＵ１４はＩ／Ｏ ＬＳ
Ｉ１３-1からのデータの要求が発生するとＭＰＵバス２
０を専有してＭＰＵバス制御部２７にＩ／Ｏ ＬＳＩ１
３-1へのデータ要求の指示データを転送する。
理装置１２の主記憶装置１５へのデータの転送について
図３，図５と共に説明する。ＭＰＵ１４はＩ／Ｏ ＬＳ
Ｉ１３-1からのデータの要求が発生するとＭＰＵバス２
０を専有してＭＰＵバス制御部２７にＩ／Ｏ ＬＳＩ１
３-1へのデータ要求の指示データを転送する。
【００３７】ＭＰＵバス制御部２７はＭＰＵ１４からの
Ｉ／Ｏ ＬＳＩ１３-1へのデータ要求指示を受けると外
部ＬＳＩバス制御部２５に外部バス使用許可を求める。
外部バス制御部２５はＭＰＵバス制御部２７からの外部
バス使用許可要求とＩ／ＯＬＳＩ１３-1〜１３-n及びバ
ッファメモリ制御部２６からの外部バス使用許可要求と
の調停を取り、例えば外部バス使用許可要求順に許可を
出す。
Ｉ／Ｏ ＬＳＩ１３-1へのデータ要求指示を受けると外
部ＬＳＩバス制御部２５に外部バス使用許可を求める。
外部バス制御部２５はＭＰＵバス制御部２７からの外部
バス使用許可要求とＩ／ＯＬＳＩ１３-1〜１３-n及びバ
ッファメモリ制御部２６からの外部バス使用許可要求と
の調停を取り、例えば外部バス使用許可要求順に許可を
出す。
【００３８】ここで、ＭＰＵバス制御部２７に対して外
部バス使用許可がおりると、ＭＰＵバス制御部２７は外
部バス２４を介してＩ／Ｏ ＬＳＩ１３-1に対して起動
指示を転送し、Ｉ／Ｏ ＬＳＩ１３-1を起動させる（ス
テップＳ１-1，図５経路（１））。
部バス使用許可がおりると、ＭＰＵバス制御部２７は外
部バス２４を介してＩ／Ｏ ＬＳＩ１３-1に対して起動
指示を転送し、Ｉ／Ｏ ＬＳＩ１３-1を起動させる（ス
テップＳ１-1，図５経路（１））。
【００３９】Ｉ／Ｏ ＬＳＩ１３-1はＭＰＵ１４からの
起動指示に応じて起動し、ＭＰＵ１４から要求されたデ
ータを生成し、外部ＬＳＩバス制御部２５に対して外部
バス２４の使用許可要求を発行する。外部ＬＳＩバス制
御部２５はＩ／Ｏ ＬＳＩ１３-1からの外部バス２４の
使用許可要求に対してＭＰＵバス制御部２７，バッファ
メモリ制御部２６，他のＩ／Ｏ ＬＳＩ１３-2〜１３-n
からの外部バス２４の使用許可要求との調停を取る。
起動指示に応じて起動し、ＭＰＵ１４から要求されたデ
ータを生成し、外部ＬＳＩバス制御部２５に対して外部
バス２４の使用許可要求を発行する。外部ＬＳＩバス制
御部２５はＩ／Ｏ ＬＳＩ１３-1からの外部バス２４の
使用許可要求に対してＭＰＵバス制御部２７，バッファ
メモリ制御部２６，他のＩ／Ｏ ＬＳＩ１３-2〜１３-n
からの外部バス２４の使用許可要求との調停を取る。
【００４０】外部ＬＳＩバス制御部２５は例えば、外部
バス２４の使用許可要求順に順次使用許可を発行する。
このとき、外部ＬＳＩバス制御部２５はバッファメモリ
制御部２６に対してデータ書き込み要求を発行する。こ
のとき、バッファメモリ制御部２６にＭＰＵバス制御部
２７及びＤＭＡバス制御部２８からのアクセス要求がな
ければ、Ｉ／ＯＬＳＩ１３-1に対して外部使用許可を発
行する。
バス２４の使用許可要求順に順次使用許可を発行する。
このとき、外部ＬＳＩバス制御部２５はバッファメモリ
制御部２６に対してデータ書き込み要求を発行する。こ
のとき、バッファメモリ制御部２６にＭＰＵバス制御部
２７及びＤＭＡバス制御部２８からのアクセス要求がな
ければ、Ｉ／ＯＬＳＩ１３-1に対して外部使用許可を発
行する。
【００４１】Ｉ／Ｏ ＬＳＩ１３-1は外部ＬＳＩバス制
御部２５から外部バス使用許可が発行されるとＭＰＵ１
４から要求されたデータを外部バス２４を介してバッフ
ァメモリ２２にＤＭＡ転送する（ステップＳ１-2，図５
経路（２））。バッファメモリ２２にＭＰＵ１４向けの
データが記憶されると、バッファメモリ制御部２６はＤ
ＭＡバス制御部２８にＤＭＡバス２１の使用要求を発行
する。
御部２５から外部バス使用許可が発行されるとＭＰＵ１
４から要求されたデータを外部バス２４を介してバッフ
ァメモリ２２にＤＭＡ転送する（ステップＳ１-2，図５
経路（２））。バッファメモリ２２にＭＰＵ１４向けの
データが記憶されると、バッファメモリ制御部２６はＤ
ＭＡバス制御部２８にＤＭＡバス２１の使用要求を発行
する。
【００４２】ＤＭＡバス制御部２８はバッファメモリ制
御部２６からのＤＭＡバス２１の使用要求に対してＤＭ
Ａバス２１が未使用であれば、バッファメモリ制御部２
６に対してＤＭＡバス２１の使用許可を発行する。次に
ＤＭＡコントローラ１６が空きの状態となるとＤＭＡコ
ントローラ１６はＤＭＡバス２１を介したＤＭＡ転送を
発行する。バッファメモリ制御部２６はＤＭＡバス制御
部２８からのＤＭＡバス２１の使用許可に対してバッフ
ァメモリ２２からＭＰＵ１４からの要求データを読み出
す。バッファメモリ２２から読み出された要求データは
ＤＭＡコントローラ１６によりＤＭＡバス２１を介して
主記憶装置１５にＤＭＡ転送され、主記憶装置１５に記
憶される（ステップＳ１-3，図５経路（３））。
御部２６からのＤＭＡバス２１の使用要求に対してＤＭ
Ａバス２１が未使用であれば、バッファメモリ制御部２
６に対してＤＭＡバス２１の使用許可を発行する。次に
ＤＭＡコントローラ１６が空きの状態となるとＤＭＡコ
ントローラ１６はＤＭＡバス２１を介したＤＭＡ転送を
発行する。バッファメモリ制御部２６はＤＭＡバス制御
部２８からのＤＭＡバス２１の使用許可に対してバッフ
ァメモリ２２からＭＰＵ１４からの要求データを読み出
す。バッファメモリ２２から読み出された要求データは
ＤＭＡコントローラ１６によりＤＭＡバス２１を介して
主記憶装置１５にＤＭＡ転送され、主記憶装置１５に記
憶される（ステップＳ１-3，図５経路（３））。
【００４３】以上により、ＭＰＵ１４からの要求に応じ
たＩ／Ｏ ＬＳＩ１３-1からのデータ処理装置１２への
データの転送が完了する。ＭＰＵ１４は要求したデータ
を主記憶装置１５から読み出し、必要な処理を実行す
る。次に図４，図５と共にデータ処理装置１２からＩ／
Ｏ ＬＳＩ１３-1へのデータの転送について説明する。
たＩ／Ｏ ＬＳＩ１３-1からのデータ処理装置１２への
データの転送が完了する。ＭＰＵ１４は要求したデータ
を主記憶装置１５から読み出し、必要な処理を実行す
る。次に図４，図５と共にデータ処理装置１２からＩ／
Ｏ ＬＳＩ１３-1へのデータの転送について説明する。
【００４４】ＭＰＵ１４で処理されたデータは主記憶装
置１５に格納される。ＭＰＵ１４はＩ／Ｏ ＬＳＩ１３
-1向けの処理済みデータを主記憶装置１５に格納する
と、Ｉ／Ｏ ＬＳＩ１３-1に対してステップＳ１-1で説
明したように、データ供給要求指示を転送し、Ｉ／Ｏ
ＬＳＩ１３-1を起動させる（ステップＳ２-1，図５経路
（１））。
置１５に格納される。ＭＰＵ１４はＩ／Ｏ ＬＳＩ１３
-1向けの処理済みデータを主記憶装置１５に格納する
と、Ｉ／Ｏ ＬＳＩ１３-1に対してステップＳ１-1で説
明したように、データ供給要求指示を転送し、Ｉ／Ｏ
ＬＳＩ１３-1を起動させる（ステップＳ２-1，図５経路
（１））。
【００４５】次に、ＭＰＵ１４はＤＭＡコントローラ１
６を起動してＤＭＡバス制御部２８にＤＭＡバス２１の
使用要求を行なう、ＤＭＡバス制御部２８はＤＭＡコン
トローラ１６からＤＭＡバス２１の使用要求があると、
バッファメモリ制御部２６にバッファメモリ２２への書
き込みを要求する。
６を起動してＤＭＡバス制御部２８にＤＭＡバス２１の
使用要求を行なう、ＤＭＡバス制御部２８はＤＭＡコン
トローラ１６からＤＭＡバス２１の使用要求があると、
バッファメモリ制御部２６にバッファメモリ２２への書
き込みを要求する。
【００４６】バッファメモリ制御部２６は他にバッファ
メモリ２２へのアクセス要求がなければ、ＤＭＡバス制
御部２８に書き込み許可を発行する。ＤＭＡバス制御部
２８はバッファメモリ制御部２６から書き込み許可が発
行されると、ＤＭＡコントローラ１６に対してＤＭＡバ
ス２１の使用を許可する。
メモリ２２へのアクセス要求がなければ、ＤＭＡバス制
御部２８に書き込み許可を発行する。ＤＭＡバス制御部
２８はバッファメモリ制御部２６から書き込み許可が発
行されると、ＤＭＡコントローラ１６に対してＤＭＡバ
ス２１の使用を許可する。
【００４７】ＤＭＡバス２１の使用が許可されると、Ｄ
ＭＡコントローラ１６は主記憶装置１５からＩ／Ｏ Ｌ
ＳＩ１３-1向けのデータを読み出し、ＤＭＡバス２１を
介してバッファメモリ２２にＤＭＡ転送する（ステップ
Ｓ２-2，図５経路（３））。Ｉ／Ｏ ＬＳＩ１３-1はス
テップＳ２-1で起動されると、外部ＬＳＩバス制御部２
５に対して外部バス２４の使用を要求する。外部ＬＳＩ
バス制御部２５はＩ／Ｏ ＬＳＩ１３-1からの外部バス
２４の使用要求に対して他の使用要求との調停をとっ
て、Ｉ／Ｏ ＬＳＩ１３-1に対して外部バス２４の使用
許可を発行する。このとき、外部ＬＳＩバス制御部２５
はバッファメモリ２６に対してアクセス要求を発行し、
バッファメモリ２６に対して他のアクセス要求がなけれ
ば、外部バス２４の使用許可をＩ／Ｏ ＬＳＩ１３-1に
発行する。
ＭＡコントローラ１６は主記憶装置１５からＩ／Ｏ Ｌ
ＳＩ１３-1向けのデータを読み出し、ＤＭＡバス２１を
介してバッファメモリ２２にＤＭＡ転送する（ステップ
Ｓ２-2，図５経路（３））。Ｉ／Ｏ ＬＳＩ１３-1はス
テップＳ２-1で起動されると、外部ＬＳＩバス制御部２
５に対して外部バス２４の使用を要求する。外部ＬＳＩ
バス制御部２５はＩ／Ｏ ＬＳＩ１３-1からの外部バス
２４の使用要求に対して他の使用要求との調停をとっ
て、Ｉ／Ｏ ＬＳＩ１３-1に対して外部バス２４の使用
許可を発行する。このとき、外部ＬＳＩバス制御部２５
はバッファメモリ２６に対してアクセス要求を発行し、
バッファメモリ２６に対して他のアクセス要求がなけれ
ば、外部バス２４の使用許可をＩ／Ｏ ＬＳＩ１３-1に
発行する。
【００４８】Ｉ／Ｏ ＬＳＩ１３-1は外部ＬＳＩバス制
御部２５からのバス使用許可に対してバッファメモリ２
２に格納されたＩ／Ｏ ＬＳＩ１３-1向けのデータを外
部バス２４を介してＩ／Ｏ ＬＳＩ１３-1にＤＭＡ転送
する（ステップＳ２-3，図５経路（２））。
御部２５からのバス使用許可に対してバッファメモリ２
２に格納されたＩ／Ｏ ＬＳＩ１３-1向けのデータを外
部バス２４を介してＩ／Ｏ ＬＳＩ１３-1にＤＭＡ転送
する（ステップＳ２-3，図５経路（２））。
【００４９】以上により、データ処理装置１２からＩ／
Ｏ ＬＳＩ１３-1へのデータの転送が完了する。本実施
例によれば、外部ＬＳＩバス制御部２５にアービタ２５
ａを設け、Ｉ／Ｏ ＬＳＩ１３-1〜１３-nの外部バス２
４の使用要求の調停をとることにより、複数のＩ／Ｏ
ＬＳＩの接続が可能となった。
Ｏ ＬＳＩ１３-1へのデータの転送が完了する。本実施
例によれば、外部ＬＳＩバス制御部２５にアービタ２５
ａを設け、Ｉ／Ｏ ＬＳＩ１３-1〜１３-nの外部バス２
４の使用要求の調停をとることにより、複数のＩ／Ｏ
ＬＳＩの接続が可能となった。
【００５０】また、ＤＭＡバス２１を設け、主記憶装置
１５とバッファメモリ２２とのＤＭＡデータ転送をＭＰ
Ｕバス２０を使用しないで実現したことにより、ＭＰＵ
バス２０の使用効率を向上させることができ、ＭＰＵ１
４でのデータ処理を効率的に行なうことができ、したが
って、データ処理及びデータの転送を高速で行なうこと
ができる。
１５とバッファメモリ２２とのＤＭＡデータ転送をＭＰ
Ｕバス２０を使用しないで実現したことにより、ＭＰＵ
バス２０の使用効率を向上させることができ、ＭＰＵ１
４でのデータ処理を効率的に行なうことができ、したが
って、データ処理及びデータの転送を高速で行なうこと
ができる。
【００５１】さらに、ステップＳ１-2，Ｓ１-3，Ｓ
２-2，Ｓ２-3，図５のデータ転送経路（２），（３）で
ＭＰＵバス制御部２７からバッファメモリ制御部２６に
データ書き込み要求があった場合、バッファメモリ制御
部２６はＭＰＵバス制御部２７からのデータをライトバ
ッファ２６ａに格納することによりデータ書き込み要求
に対応する。このため、ＭＰＵバス制御部２７はバッフ
ァメモリ２２に対して他の制御部からアクセス要求があ
る場合でもＭＰＵバス２０を専有することができるた
め、書き込み要求が許可されるまで待機する必要がなく
なる。したがって、ＭＰＵバス２０の使用効率を向上さ
せることができ、ＭＰＵ１４によるデータ処理を高速で
行なえる。
２-2，Ｓ２-3，図５のデータ転送経路（２），（３）で
ＭＰＵバス制御部２７からバッファメモリ制御部２６に
データ書き込み要求があった場合、バッファメモリ制御
部２６はＭＰＵバス制御部２７からのデータをライトバ
ッファ２６ａに格納することによりデータ書き込み要求
に対応する。このため、ＭＰＵバス制御部２７はバッフ
ァメモリ２２に対して他の制御部からアクセス要求があ
る場合でもＭＰＵバス２０を専有することができるた
め、書き込み要求が許可されるまで待機する必要がなく
なる。したがって、ＭＰＵバス２０の使用効率を向上さ
せることができ、ＭＰＵ１４によるデータ処理を高速で
行なえる。
【００５２】
【発明の効果】上述の如く、本発明の請求項１によれ
ば、主記憶装置とバッファメモリとの間のデータ転送を
専用バスラインを用いてＤＭＡ転送とすることによりバ
ッファメモリと主記憶装置との間のデータ転送とデータ
入出力手段とデータ処理ユニットとの間のデータ転送と
が競合することがなくなるため、データ転送の遅延を少
なくでき、データ転送を高速で行なえる等の特長を有す
る。
ば、主記憶装置とバッファメモリとの間のデータ転送を
専用バスラインを用いてＤＭＡ転送とすることによりバ
ッファメモリと主記憶装置との間のデータ転送とデータ
入出力手段とデータ処理ユニットとの間のデータ転送と
が競合することがなくなるため、データ転送の遅延を少
なくでき、データ転送を高速で行なえる等の特長を有す
る。
【００５３】請求項２によれば、ＤＭＡ転送手段により
主記憶装置とバッファメモリとの間のデータ転送を専用
バスラインを介してＤＭＡ転送とすることができるた
め、バッファメモリと主記憶装置とのデータ転送とデー
タ入出力手段とデータ処理ユニットとのデータ転送とが
競合することがなくなり、データ転送時の遅延を少なく
でき、データ転送を高速で行なえる等の特徴を有する。
主記憶装置とバッファメモリとの間のデータ転送を専用
バスラインを介してＤＭＡ転送とすることができるた
め、バッファメモリと主記憶装置とのデータ転送とデー
タ入出力手段とデータ処理ユニットとのデータ転送とが
競合することがなくなり、データ転送時の遅延を少なく
でき、データ転送を高速で行なえる等の特徴を有する。
【００５４】請求項３によれば、ライトバッファを設け
ることにより、主記憶装置とバッファメモリ間でＤＭＡ
転送を行っているときに、データ処理ユニットからバッ
ファメモリへのデータ転送があったときに、ライトバッ
ファに記憶しておくことにより、データ処理ユニット側
のデータ転送を待機させる必要がなくなるため、効率的
なデータ転送が可能となる等の特長を有する。
ることにより、主記憶装置とバッファメモリ間でＤＭＡ
転送を行っているときに、データ処理ユニットからバッ
ファメモリへのデータ転送があったときに、ライトバッ
ファに記憶しておくことにより、データ処理ユニット側
のデータ転送を待機させる必要がなくなるため、効率的
なデータ転送が可能となる等の特長を有する。
【００５５】請求項４によれば、データ転送制御手段を
設けることにより複数のデータ入出力手段の接続が可能
となり、このとき、ＤＭＡ転送手段及びライトバッファ
によりデータ転送を効率的に行なえるため、複数のデー
タ入出力手段に対してデータ処理を効率的に行なえる等
の特長を有する。
設けることにより複数のデータ入出力手段の接続が可能
となり、このとき、ＤＭＡ転送手段及びライトバッファ
によりデータ転送を効率的に行なえるため、複数のデー
タ入出力手段に対してデータ処理を効率的に行なえる等
の特長を有する。
【００５６】請求項５によれば、バッファメモリに書き
込むデータを保持するライトバッファを設けることによ
りバッファメモリとデータ入出力手段とがデータ転送を
行っているときにデータ処理部からバッファメモリにデ
ータ転送が生じた場合に、データ処理部からのデータを
ライトバッファに書き込んでおき、バッファメモリが空
いたときにライトバッファからバッファメモリにデータ
を転送することにより、データ処理部が待機状態とされ
ることがなくなるため、データ処理部でのデータ処理を
効率的に行なえる等の特長を有する。
込むデータを保持するライトバッファを設けることによ
りバッファメモリとデータ入出力手段とがデータ転送を
行っているときにデータ処理部からバッファメモリにデ
ータ転送が生じた場合に、データ処理部からのデータを
ライトバッファに書き込んでおき、バッファメモリが空
いたときにライトバッファからバッファメモリにデータ
を転送することにより、データ処理部が待機状態とされ
ることがなくなるため、データ処理部でのデータ処理を
効率的に行なえる等の特長を有する。
【００５７】請求項６によれば、データ転送制御手段を
設けることにより複数のデータ入出力手段の接続が可能
となり、このとき、ライトバッファを設けることにより
データ処理部でのデータ処理を効率的に行なえるため、
複数のデータ入出力手段からのデータを効率良く処理で
きる等の特長を有する。
設けることにより複数のデータ入出力手段の接続が可能
となり、このとき、ライトバッファを設けることにより
データ処理部でのデータ処理を効率的に行なえるため、
複数のデータ入出力手段からのデータを効率良く処理で
きる等の特長を有する。
【００５８】請求項７によれば、データ転送制御手段を
設けることにより、複数のデータ入出力手段からのデー
タ入出力要求を調停して一つのデータ入出力手段をバッ
ファメモリとデータ転送可能とすることにより複数のデ
ータ入出力手段のデータの処理を一つのデータ処理部で
順次行なえる等の特長を有する。
設けることにより、複数のデータ入出力手段からのデー
タ入出力要求を調停して一つのデータ入出力手段をバッ
ファメモリとデータ転送可能とすることにより複数のデ
ータ入出力手段のデータの処理を一つのデータ処理部で
順次行なえる等の特長を有する。
【図１】本発明の原理図である。
【図２】本発明の一実施例のブロック構成図である。
【図３】本発明の一実施例の動作説明図である。
【図４】本発明の一実施例の動作説明図である。
【図５】本発明の一実施例の動作説明図である。
【図６】従来の一例のブロック構成図である。
【図７】従来の一例の動作説明図である。
【図８】
１ データ処理ユニット ２ 主記憶装置 ３ データ入出力手段 ４ バッファメモリ ５ 専用バスライン １１ データ転送装置 １２ データ処理装置 １３-1〜１３-n Ｉ／Ｏ ＬＳＩ １４ ＭＰＵ １５ 主記憶装置 １６ ＤＭＡコントローラ ２０ ＭＰＵバス ２１ ＤＭＡバス ２２ バッファメモリ ２３ データ転送制御部 ２４ 外部バス ２５ 外部ＬＳＩバス制御部 ２６ バッファメモリ制御部 ２７ ＭＰＵバス制御部 ２８ ＤＭＡバス制御部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年８月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】追加
【補正内容】
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の一実施例のブロック構成図である。
【図３】本発明の一実施例の動作説明図である。
【図４】本発明の一実施例の動作説明図である。
【図５】本発明の一実施例の動作説明図である。
【図６】従来の一例のブロック構成図である。
【図７】従来の一例の動作説明図である。
【図８】従来の一例の動作説明図である。
【符号の説明】 １ データ処理ユニット ２ 主記憶装置 ３ データ入出力手段 ４ バッファメモリ ５ 専用バスライン １１ データ転送装置 １２ データ処理装置 １３-1〜１３-n Ｉ／Ｏ ＬＳＩ １４ ＭＰＵ １５ 主記憶装置 １６ ＤＭＡコントローラ ２０ ＭＰＵバス ２１ ＤＭＡバス ２２ バッファメモリ ２３ データ転送制御部 ２４ 外部バス ２５ 外部ＬＳＩバス制御部 ２６ バッファメモリ制御部 ２７ ＭＰＵバス制御部 ２８ ＤＭＡバス制御部
Claims (7)
- 【請求項１】 データを処理するデータ処理ユニット
と、 該データ処理ユニットで扱うデータを記憶する主記憶装
置と、該データ処理ユニット及び該主記憶装置に対して
データを入出力するデータ入出力手段とを有し、該デー
タ処理ユニット及び該主記憶装置と、該データ入出力手
段との間のデータ転送をバッファメモリを介して行なう
データ転送方法において、 前記主記憶装置と前記バッファメモリとの間のデータ転
送を専用のバスを用いてＤＭＡ転送することを特徴とす
るデータ転送方法。 - 【請求項２】 データを処理するデータ処理ユニット
と、該データ処理ユニットで扱うデータを記憶する主記
憶装置と、該データ処理ユニット及び該主記憶装置に対
してデータを入出力するデータ入出力手段とを有し、該
データ処理ユニット及び該主記憶装置と、該データ入出
力手段との間のデータ転送をバッファメモリを介して行
なうデータ転送装置において、 前記主記憶装置と前記バッファメモリとを接続する専用
バスラインと、 前記主記憶装置と前記バッファメモリとの間でデータを
前記専用バスラインを用いてＤＭＡ転送するＤＭＡ転送
手段を有することを特徴とするデータ転送装置。 - 【請求項３】 前記バッファメモリに書き込むデータを
保持するライトバッファを有することを特徴とする請求
項２記載のデータ転送装置。 - 【請求項４】 前記データ入出力手段が複数接続され、
複数のデータ入出力手段のデータ入出力要求を調停して
複数のデータ入出力手段のうち一つのデータ入出力手段
を前記バッファメモリとデータ転送可能とするデータ転
送制御手段を有することを特徴とする請求項２又は３記
載のデータ転送装置。 - 【請求項５】 データを処理するデータ処理部と、該デ
ータ処理部に対してデータを入出力するデータ入出力手
段とを有し、該データ処理部と、該データ入出力手段と
の間のデータ転送をバッファメモリを介して行なうデー
タ転送装置において、 前記バッファメモリに書き込むデータを一時保持するラ
イトバッファを有することを特徴とするデータ転送装
置。 - 【請求項６】 前記データ入出力手段が複数接続可能と
され、複数のデータ入出力手段のデータ入出力要求を調
停して複数のデータ入出力手段のうち一のデータ入出力
手段を前記バッファメモリとデータ転送可能とするデー
タ転送制御手段を有することを特徴とする請求項５記載
のデータ転送装置。 - 【請求項７】 データを処理するデータ処理部と、該デ
ータ処理部に対してデータを入出力するデータ入出力手
段を有し、該データ処理部と該データ入出力手段との間
のデータ転送をバッファメモリを介して行なうデータ転
送装置において、 前記データ入出力手段が複数接続可能とされ、複数のデ
ータ入出力手段のデータ入出力要求を調停して前記複数
のデータ入出力手段のうち一つのデータ入出力手段を前
記バッファメモリとデータ転送可能とするデータ転送制
御手段を有することを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8144795A JPH08278939A (ja) | 1995-04-06 | 1995-04-06 | データ転送方法及びデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8144795A JPH08278939A (ja) | 1995-04-06 | 1995-04-06 | データ転送方法及びデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08278939A true JPH08278939A (ja) | 1996-10-22 |
Family
ID=13746662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8144795A Pending JPH08278939A (ja) | 1995-04-06 | 1995-04-06 | データ転送方法及びデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08278939A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6505276B1 (en) * | 1998-06-26 | 2003-01-07 | Nec Corporation | Processing-function-provided packet-type memory system and method for controlling the same |
| US6591326B1 (en) | 1999-09-28 | 2003-07-08 | Fujitsu Limited | Method and information processing apparatus controlling information transfer among a plurality of processors |
| US8301820B2 (en) | 2005-03-31 | 2012-10-30 | Stmicroelectronics Belgium N.V. | Direct memory access for advanced high speed bus |
-
1995
- 1995-04-06 JP JP8144795A patent/JPH08278939A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6505276B1 (en) * | 1998-06-26 | 2003-01-07 | Nec Corporation | Processing-function-provided packet-type memory system and method for controlling the same |
| US6591326B1 (en) | 1999-09-28 | 2003-07-08 | Fujitsu Limited | Method and information processing apparatus controlling information transfer among a plurality of processors |
| US8301820B2 (en) | 2005-03-31 | 2012-10-30 | Stmicroelectronics Belgium N.V. | Direct memory access for advanced high speed bus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040810 Free format text: JAPANESE INTERMEDIATE CODE: A02 |