JPS6341103B2 - - Google Patents
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- JPS6341103B2 JPS6341103B2 JP57145156A JP14515682A JPS6341103B2 JP S6341103 B2 JPS6341103 B2 JP S6341103B2 JP 57145156 A JP57145156 A JP 57145156A JP 14515682 A JP14515682 A JP 14515682A JP S6341103 B2 JPS6341103 B2 JP S6341103B2
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- 239000000872 buffer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
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- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Description
【発明の詳細な説明】
産業上の利用分野
情報処理機器の分野において、情報処理能力の
向上を図るために２個以上のマイクロプロセツサ
による並列処理を採用してすることが多い。
向上を図るために２個以上のマイクロプロセツサ
による並列処理を採用してすることが多い。
本発明は２個のマイクロプロセツサ間にランダ
ムアクセスメモリを共有化し、これをプロセツサ
間通信バツフアとして用いるメモリ共有型マルチ
マイクロプロセツサに関し、特に２個のマイクロ
プロセツサの共有メモリへのアクセス要求が同時
に出されたとき、１個のマイクロプロセツサを優
先的にアクセス可能とするメモリ共有型のマルチ
マイクロプロセツサに関する。
ムアクセスメモリを共有化し、これをプロセツサ
間通信バツフアとして用いるメモリ共有型マルチ
マイクロプロセツサに関し、特に２個のマイクロ
プロセツサの共有メモリへのアクセス要求が同時
に出されたとき、１個のマイクロプロセツサを優
先的にアクセス可能とするメモリ共有型のマルチ
マイクロプロセツサに関する。
従来例の構成とその問題点
メモリ共有型マルチマイクロプロセツサ（以下
CPUと略す）においては、共有されるランダム
アクセスメモリ（以下RAMと略す）の周辺にバ
ス切換えスイツチ部とスイツチ制御部を具備し、
CPUからの共有RAMアクセス要求に応じて、バ
ス切換えスイツチによりいずれかのCPUと共有
RAMを接続するようにスイツチ制御部を構成す
る必要がある。
CPUと略す）においては、共有されるランダム
アクセスメモリ（以下RAMと略す）の周辺にバ
ス切換えスイツチ部とスイツチ制御部を具備し、
CPUからの共有RAMアクセス要求に応じて、バ
ス切換えスイツチによりいずれかのCPUと共有
RAMを接続するようにスイツチ制御部を構成す
る必要がある。
従来、スイツチ制御の方式としていくつかの方
式が用いられているが、その多くは割り込みによ
るスイツチ制御をおこなつている。この方式は２
個のCPUのうち第１のCPUが共有RAMへアクセ
スを開始する直前にスイツチ制御部の状態を続み
とり、アクセス可能であればただちに共有RAM
へアクセスを開始することができるが、アクセス
可能でなければ第２のCPUに割込みをかけ、第
２のCPUがスイツチ制御部を切換えるまで待つ
という手順により共有RAMへアクセスする（第
２のCPUから共有RAMをアクセスする手順も同
様）という特徴をもつている。この方式は２個以
上のCPU間でRAMを共有するマルチマイクロプ
ロセツサへの拡張性に優れているが、一般に情報
処理機器においては前述のスイツチ制御のための
割り込み要因の他に多くの割り込み要因がからん
でくるため、CPUの割り込み処理の負荷が増し、
共有RAMへのアクセス要求を出してから実際に
スイツチ制御部が切り換えられるまでの時間が無
視できないようなシステムにおいは良い方法とは
ならない。
式が用いられているが、その多くは割り込みによ
るスイツチ制御をおこなつている。この方式は２
個のCPUのうち第１のCPUが共有RAMへアクセ
スを開始する直前にスイツチ制御部の状態を続み
とり、アクセス可能であればただちに共有RAM
へアクセスを開始することができるが、アクセス
可能でなければ第２のCPUに割込みをかけ、第
２のCPUがスイツチ制御部を切換えるまで待つ
という手順により共有RAMへアクセスする（第
２のCPUから共有RAMをアクセスする手順も同
様）という特徴をもつている。この方式は２個以
上のCPU間でRAMを共有するマルチマイクロプ
ロセツサへの拡張性に優れているが、一般に情報
処理機器においては前述のスイツチ制御のための
割り込み要因の他に多くの割り込み要因がからん
でくるため、CPUの割り込み処理の負荷が増し、
共有RAMへのアクセス要求を出してから実際に
スイツチ制御部が切り換えられるまでの時間が無
視できないようなシステムにおいは良い方法とは
ならない。
第１図に従来の方式である割り込みによるスイ
ツチ制御方式の一構成例を示す。１はCPU−Ａ、
２はCPU−Ｂである。９，１０はそれぞれCPU
−Ａ１、CPU−Ｂ２のデータバスである。１１，
１２はそれぞれCPU−Ａ１、CPU−Ｂ２のアド
レスバスである。６，７はそれぞれCPU−Ａ１、
CPU−Ｂ２の私有RAMである。８はCPU−Ａ１
とCPU−Ｂ２の共有RAMであり、バス切換えス
イツチ部４，５によりCPU−Ａ１またはCPU−
Ｂ２と接続される。３はスイツチ制御部であり、
１ビツトのフラグで構成される。スイツチ制御部
３はCPU−Ａ１の制御線１７によりリセツト、
CPU−Ｂ２の制御線１８によりセツトされる。
スイツチ制御部３の出力線１９はバス切換えスイ
ツチ部４，５に接続され、“１”のときバス切換
えスイツチ部４，５はCPU−Ａ１のデータバス
９と共有RAM８のデータ線１４およびCPU−Ａ
１のアドレスバス１１と共有RAM８のアドレス
線１３をそれぞれ接続し、“０”のとき共有
RAM８とCPU−Ｂ２を接続する。１５はCPU−
Ａ１からCPU−Ｂ２への割り込み要求線であり、
１６はCPU−Ｂ２からCPU−Ａ１への割り込み
要求線である。
ツチ制御方式の一構成例を示す。１はCPU−Ａ、
２はCPU−Ｂである。９，１０はそれぞれCPU
−Ａ１、CPU−Ｂ２のデータバスである。１１，
１２はそれぞれCPU−Ａ１、CPU−Ｂ２のアド
レスバスである。６，７はそれぞれCPU−Ａ１、
CPU−Ｂ２の私有RAMである。８はCPU−Ａ１
とCPU−Ｂ２の共有RAMであり、バス切換えス
イツチ部４，５によりCPU−Ａ１またはCPU−
Ｂ２と接続される。３はスイツチ制御部であり、
１ビツトのフラグで構成される。スイツチ制御部
３はCPU−Ａ１の制御線１７によりリセツト、
CPU−Ｂ２の制御線１８によりセツトされる。
スイツチ制御部３の出力線１９はバス切換えスイ
ツチ部４，５に接続され、“１”のときバス切換
えスイツチ部４，５はCPU−Ａ１のデータバス
９と共有RAM８のデータ線１４およびCPU−Ａ
１のアドレスバス１１と共有RAM８のアドレス
線１３をそれぞれ接続し、“０”のとき共有
RAM８とCPU−Ｂ２を接続する。１５はCPU−
Ａ１からCPU−Ｂ２への割り込み要求線であり、
１６はCPU−Ｂ２からCPU−Ａ１への割り込み
要求線である。
以上のハードウエアにより共有RAM８へのア
クセス手段について述べる。
クセス手段について述べる。
ａ CPU−Ａ１のアクセス：CPU−Ａ１はスイ
ツチ制御部３の出力線１９を調べ、“１”なら
ばただちに共有RAM８へアクセスを開始す
る。“０”ならば割り込み要求線１５により
CPU−Ｂ２に共有RAM要求割り込みをかけ、
スイツチ制御部３がCPU−Ｂ２により“１”
に切換えられるまで待つて共有RAM８へアク
セスを開始する。
ツチ制御部３の出力線１９を調べ、“１”なら
ばただちに共有RAM８へアクセスを開始す
る。“０”ならば割り込み要求線１５により
CPU−Ｂ２に共有RAM要求割り込みをかけ、
スイツチ制御部３がCPU−Ｂ２により“１”
に切換えられるまで待つて共有RAM８へアク
セスを開始する。
ｂ CPU−Ｂ２のアクセス：CPU−Ｂ２はスイ
ツチ制御部３の出力線１９を調べ“０”ならば
ただちに共有RAM８へアクセスを開始する。
“１”ならば割り込み要求線１６によりCPU−
Ａ１に共有RAM要求割り込みをかけ、スイツ
チ制御部３がCPU−Ａ１により“０”に切換
えられるまで待つてRAM８へアクセスを開始
する。
ツチ制御部３の出力線１９を調べ“０”ならば
ただちに共有RAM８へアクセスを開始する。
“１”ならば割り込み要求線１６によりCPU−
Ａ１に共有RAM要求割り込みをかけ、スイツ
チ制御部３がCPU−Ａ１により“０”に切換
えられるまで待つてRAM８へアクセスを開始
する。
このようにスイツチ制御部３のセツトをCPU
−Ｂ２に受けもたせ、リセツトをCPU−Ａ１に
受けもたせることにより、それぞれのCPUが共
有RAM８へアクセス可能となる。
−Ｂ２に受けもたせ、リセツトをCPU−Ａ１に
受けもたせることにより、それぞれのCPUが共
有RAM８へアクセス可能となる。
ところがこの方式によると、２個のCPUのう
ちの１個のCPUの共有RAMへのアクセスが間欠
的であり、１回のアクセス要求に対して１個のデ
ータの読み書きしか必要でなく、しかもその回数
が非常に多いようなマルチマイクロプロセツサに
おいて、アクセスの度にスイツチ制御部の状態を
調べる必要があり、マルチプロセツサの効果が低
減する。
ちの１個のCPUの共有RAMへのアクセスが間欠
的であり、１回のアクセス要求に対して１個のデ
ータの読み書きしか必要でなく、しかもその回数
が非常に多いようなマルチマイクロプロセツサに
おいて、アクセスの度にスイツチ制御部の状態を
調べる必要があり、マルチプロセツサの効果が低
減する。
発明の目的
本発明は、このような場合にも効率よく対応で
きるようにし、マルチプロセツサの効果を増大さ
せることを目的とするものである。
きるようにし、マルチプロセツサの効果を増大さ
せることを目的とするものである。
発明の構成
上記目的を達成するために、本発明は、２個の
CPUのうち第１のCPUは第２のCPUよりも共有
RAMに対するアクセスの優先権をもつものと
し、第２のCPUが共有RAMを使用中であつて
も、スイツチ制御部により第２のCPUを強制的
に一時待ち状態にし、第１のCPUが共有RAMへ
のアクセスをおこなえるようにスイツチ制御部の
ハードウエアを構成したものである。
CPUのうち第１のCPUは第２のCPUよりも共有
RAMに対するアクセスの優先権をもつものと
し、第２のCPUが共有RAMを使用中であつて
も、スイツチ制御部により第２のCPUを強制的
に一時待ち状態にし、第１のCPUが共有RAMへ
のアクセスをおこなえるようにスイツチ制御部の
ハードウエアを構成したものである。
実施例の説明
以下本発明の一実施例を図面にもとづいて説明
する。第２図はその基本構成図を示す。２１は
CPU−Ａ、２２はCPU−Ｂである。３０，３１
はそれぞれCPU−Ａ２１、CPU−Ｂ２２のデー
タバスである。３２，３３はそれぞれCPU−Ａ
２１、CPU−Ｂ２２のアドレスバスである。２
７，２８はCPU−Ａ２１、CPU−Ｂ２２のそれ
ぞれ私有RAMである。２９はCPU−Ａ２１と
CPU−Ｂ２２の共有RAMであり、バス切換スイ
ツチ部２５，２６によりCPU−Ａ２１または
CPU−Ｂ２２と接続される。２３，２４はバス
切換スイツチ制御部であり、例えば２３はAND
回路、２４はOR回路で構成されている。AND回
路２３に接続されている制御線３６，３７，３８
のうち、制御線３６はCPU−Ａ２１の共有RAM
アクセス要求に用い、制御線３７はCPU−Ｂ２
２のホールド端子に接続されて、CPU−Ｂ２２
に対する待ち要求に用い、制御線３８は制御線３
９とともにCPU−Ｂ２２の共有RAMアクセス要
求に用いる。OR回路２４に接続される制御線３
９，４０，４１のうち、制御線３９は制御線３８
とともにCPU−Ｂ２２の共有RAMアクセス要求
に用い、制御線４０はCPU−Ｂ２２のホールド
アクノリツジ端子に接続されて、制御線３７によ
りCPU−Ｂ２２が待ち状態に入つたことをスイ
ツチ制御部のOR回路２４に通知するのに用い、
制御線４１は“１”のとき共有RAM２９とCPU
−Ａ２１を接続し、“０”のとき共有RAM２９
とCPU−Ｂ２２を接続するようにバス切換えス
イツチ部２５，２６を切換えるのに用いる。
する。第２図はその基本構成図を示す。２１は
CPU−Ａ、２２はCPU−Ｂである。３０，３１
はそれぞれCPU−Ａ２１、CPU−Ｂ２２のデー
タバスである。３２，３３はそれぞれCPU−Ａ
２１、CPU−Ｂ２２のアドレスバスである。２
７，２８はCPU−Ａ２１、CPU−Ｂ２２のそれ
ぞれ私有RAMである。２９はCPU−Ａ２１と
CPU−Ｂ２２の共有RAMであり、バス切換スイ
ツチ部２５，２６によりCPU−Ａ２１または
CPU−Ｂ２２と接続される。２３，２４はバス
切換スイツチ制御部であり、例えば２３はAND
回路、２４はOR回路で構成されている。AND回
路２３に接続されている制御線３６，３７，３８
のうち、制御線３６はCPU−Ａ２１の共有RAM
アクセス要求に用い、制御線３７はCPU−Ｂ２
２のホールド端子に接続されて、CPU−Ｂ２２
に対する待ち要求に用い、制御線３８は制御線３
９とともにCPU−Ｂ２２の共有RAMアクセス要
求に用いる。OR回路２４に接続される制御線３
９，４０，４１のうち、制御線３９は制御線３８
とともにCPU−Ｂ２２の共有RAMアクセス要求
に用い、制御線４０はCPU−Ｂ２２のホールド
アクノリツジ端子に接続されて、制御線３７によ
りCPU−Ｂ２２が待ち状態に入つたことをスイ
ツチ制御部のOR回路２４に通知するのに用い、
制御線４１は“１”のとき共有RAM２９とCPU
−Ａ２１を接続し、“０”のとき共有RAM２９
とCPU−Ｂ２２を接続するようにバス切換えス
イツチ部２５，２６を切換えるのに用いる。
上記ハードウエアにより共有RAM２９へのア
クセス手順について述べる。本発明の方式は従来
の方式と違つて、CPUが共有RAM２９へアクセ
スをおこなう際に、その時点で共有RAM２９が
どちらのCPUに接続されているか知る必要はな
く、いずれのCPUともアクセス要求をスイツチ
制御部２３，２４へ通知後アクセスを開始し、所
定の読み書き終了後ただちにアクセス終了をスイ
ツチ制御部２３，２４へ通知するという手順で共
有RAMへアクセスできるという特徴をもつてい
る。
クセス手順について述べる。本発明の方式は従来
の方式と違つて、CPUが共有RAM２９へアクセ
スをおこなう際に、その時点で共有RAM２９が
どちらのCPUに接続されているか知る必要はな
く、いずれのCPUともアクセス要求をスイツチ
制御部２３，２４へ通知後アクセスを開始し、所
定の読み書き終了後ただちにアクセス終了をスイ
ツチ制御部２３，２４へ通知するという手順で共
有RAMへアクセスできるという特徴をもつてい
る。
以下、具体的にアクセス手順について説明す
る。CPU−Ａ２１は制御線３６を“１”にして
アクセス要求、“０”にしてアクセス終了をスイ
ツチ制御部２３に通知するものとする。CPU−
Ｂ２２は制御線３８を“１”にし、次に制御線３
９を“０”とすることによりアクセス要求、逆に
制御線３９を“１”にし、次に制御線３８を
“０”とすることによりアクセス終了をスイツチ
制御部２３，２４に通知する。
る。CPU−Ａ２１は制御線３６を“１”にして
アクセス要求、“０”にしてアクセス終了をスイ
ツチ制御部２３に通知するものとする。CPU−
Ｂ２２は制御線３８を“１”にし、次に制御線３
９を“０”とすることによりアクセス要求、逆に
制御線３９を“１”にし、次に制御線３８を
“０”とすることによりアクセス終了をスイツチ
制御部２３，２４に通知する。
ａ CPU−Ａ２１のアクセス：CPU−Ａ２１は
アクセス要求をスイツチ制御部のAND回路２
３に通知する。このときCPU−Ｂ２２が共有
２９を使用していなければAND回路２３は閉
じており、OR回路２４の出力線（バス切換え
スイツチ部の制御線）４１は“１”であるから
CPU−Ａ２１と共有RAM２９は接続された状
態にあり、ただちにアクセスを開始できる。ま
たCPU−Ａ２１がアクセス要求を通知したと
き、CPU−Ｂ２２が共有RAM２９を使用中で
あれば、AND回路２３により制御線３９は
“１”となり、CPU−Ｂ２２に待ち要求がかか
り、CPU−Ｂ２２のアクセス要求をペンデイ
ング状態に保つ。このため制御線４０は“１”
となり、OR回路２４の出力線４１は“０”か
ら“１”となり、共有RAM２９はCPU−Ａ２
１と接続され、CPU−Ａ２１はアクセス可能
となるがCPU−Ａ２１がアクセス終了をAND
回路２３に通知するとAND回路２３は閉じ、
CPU−Ｂ２２への待ち要求は解除され、CPU
−Ｂ２２は中断していた共有RAM２９へのア
クセスを再開できる。
アクセス要求をスイツチ制御部のAND回路２
３に通知する。このときCPU−Ｂ２２が共有
２９を使用していなければAND回路２３は閉
じており、OR回路２４の出力線（バス切換え
スイツチ部の制御線）４１は“１”であるから
CPU−Ａ２１と共有RAM２９は接続された状
態にあり、ただちにアクセスを開始できる。ま
たCPU−Ａ２１がアクセス要求を通知したと
き、CPU−Ｂ２２が共有RAM２９を使用中で
あれば、AND回路２３により制御線３９は
“１”となり、CPU−Ｂ２２に待ち要求がかか
り、CPU−Ｂ２２のアクセス要求をペンデイ
ング状態に保つ。このため制御線４０は“１”
となり、OR回路２４の出力線４１は“０”か
ら“１”となり、共有RAM２９はCPU−Ａ２
１と接続され、CPU−Ａ２１はアクセス可能
となるがCPU−Ａ２１がアクセス終了をAND
回路２３に通知するとAND回路２３は閉じ、
CPU−Ｂ２２への待ち要求は解除され、CPU
−Ｂ２２は中断していた共有RAM２９へのア
クセスを再開できる。
ｂ CPU−Ｂ２２のアクセス：CPU−Ｂ２２は
アクセス要求をスイツチ制御部２３，２４に通
知する。このときCPU−Ａ２１が共有RAM２
９を使用していなければ、AND回路２３は閉
じており、OR回路２４の出力線４１は“０”
であるから、CPU−Ｂ２２と共有RAM２９は
接続され、ただちにアクセスを開始できる。ま
た、CPU−Ｂ２２がアクセス要求を通知した
とき、CPU−Ａ２１が共有RAM２９を使用中
であれば、AND回路２３により、制御線３７
は“１”となり、CPU−Ｂ２２はハイインピ
ーダンスとなるから、CPU−Ｂ２２の共有
RAM２９へのアクセス要求は待たされ、CPU
−Ａ２１が共有RAM２９へのアクセスを終了
してから、CPU−Ｂ２２は共有RAM２９へア
クセスを開始できる。
アクセス要求をスイツチ制御部２３，２４に通
知する。このときCPU−Ａ２１が共有RAM２
９を使用していなければ、AND回路２３は閉
じており、OR回路２４の出力線４１は“０”
であるから、CPU−Ｂ２２と共有RAM２９は
接続され、ただちにアクセスを開始できる。ま
た、CPU−Ｂ２２がアクセス要求を通知した
とき、CPU−Ａ２１が共有RAM２９を使用中
であれば、AND回路２３により、制御線３７
は“１”となり、CPU−Ｂ２２はハイインピ
ーダンスとなるから、CPU−Ｂ２２の共有
RAM２９へのアクセス要求は待たされ、CPU
−Ａ２１が共有RAM２９へのアクセスを終了
してから、CPU−Ｂ２２は共有RAM２９へア
クセスを開始できる。
以上述べたように２個のCPUで構成されるマ
ルチマイクロプロセツサにおいて、緊急の処理を
おこなうCPUに対して共有RAMへのアクセスを
優先させるようにすれば、従来の割り込みによる
制御方式で問題であつた、共有RAMへアクセス
する必要が生起してから実際にアクセスを開始で
きるまでの待ち時間をなくすることが可能とな
る。また本発明のスイツチ制御部にプライオリテ
イエンコーダを具備することにより、２個以上の
マルチマイクロプロセツサへ拡張することもでき
る。
ルチマイクロプロセツサにおいて、緊急の処理を
おこなうCPUに対して共有RAMへのアクセスを
優先させるようにすれば、従来の割り込みによる
制御方式で問題であつた、共有RAMへアクセス
する必要が生起してから実際にアクセスを開始で
きるまでの待ち時間をなくすることが可能とな
る。また本発明のスイツチ制御部にプライオリテ
イエンコーダを具備することにより、２個以上の
マルチマイクロプロセツサへ拡張することもでき
る。
本発明の方式の実施例としてワイヤドツト式プ
リンタへの適用について述べる。一般にプリンタ
は１ラインに印字すべきデータを格納するための
バツフアとしてRAMを内蔵しており、ホストコ
ンピユータから１ライン分のデータを受信した
後、印字を開始するのが普通である。したがつて
１個のCPUだけでプリンタのシステムを構成す
ると、印字中は受信できず、受信中は印字できな
いため効率の良いプリンタとならない。そこで２
個のCPUによるシステムとして本発明の方式を
取り入れ、２個のCPUは印字制御と受信制御を
それぞれ担当するものとし、共有RAMとして１
ラインのバツフアとし、印字制御用CPUに共有
RAMに対する優先権を与え、印字のタイミング
に応じていつでも共有RAMからデータを読み出
せるものとし、受信制御用CPUは共有RAM上で
印字済の領域に次のラインのデータを書き込んで
いくものとすれば、１ライン印字した時点で次の
ラインのデータが準備されており、印字制御用
CPUはほとんど待ち時間なく印字を開始できる
ことになり効率の良いプリンタを構成できた。
リンタへの適用について述べる。一般にプリンタ
は１ラインに印字すべきデータを格納するための
バツフアとしてRAMを内蔵しており、ホストコ
ンピユータから１ライン分のデータを受信した
後、印字を開始するのが普通である。したがつて
１個のCPUだけでプリンタのシステムを構成す
ると、印字中は受信できず、受信中は印字できな
いため効率の良いプリンタとならない。そこで２
個のCPUによるシステムとして本発明の方式を
取り入れ、２個のCPUは印字制御と受信制御を
それぞれ担当するものとし、共有RAMとして１
ラインのバツフアとし、印字制御用CPUに共有
RAMに対する優先権を与え、印字のタイミング
に応じていつでも共有RAMからデータを読み出
せるものとし、受信制御用CPUは共有RAM上で
印字済の領域に次のラインのデータを書き込んで
いくものとすれば、１ライン印字した時点で次の
ラインのデータが準備されており、印字制御用
CPUはほとんど待ち時間なく印字を開始できる
ことになり効率の良いプリンタを構成できた。
発明の効果
以上本発明によれば、各々のマイクロプロセツ
サは相手側の状態を確認することなく共有RAM
へのアクセスを容易かつ効果的ならしめて、共有
RAMへアクセスする必要が起つてから実際にア
クセスを開始できるまでの待ち時間をなくするこ
とができ、マルチプロセツサの効果を増大させる
ことができる。したがつてデータをリアルタイム
に処理するシステムにおいて有効なシステムを構
成できる利点を有する。
サは相手側の状態を確認することなく共有RAM
へのアクセスを容易かつ効果的ならしめて、共有
RAMへアクセスする必要が起つてから実際にア
クセスを開始できるまでの待ち時間をなくするこ
とができ、マルチプロセツサの効果を増大させる
ことができる。したがつてデータをリアルタイム
に処理するシステムにおいて有効なシステムを構
成できる利点を有する。
第１図は従来の割り込みによる共有メモリ制御
方式によるメモリ共有型マルチマイクロプロセツ
サの構成例図、第２図は本発明によるメモリ共有
型マルチマイクロプロセツサの一実施例を示す構
成図である。 ２１…CPU−Ａ、２２…CPU−Ｂ、２３，２
４…バス切換えスイツチ制御部のAND回路およ
びOR回路、２５…アドレスバス切換えスイツチ
部、２６…データバス切換えスイツチ部、２７，
２８…CPU−ＡおよびCPU−Ｂの私有RAM、２
９…共有RAM、３０，３１…CPU−Ａおよび
CPU−Ｂのデータバス、３２，３３…CPU−Ａ
およびCPU−Ｂのアドレスバス、３４…共有メ
モリのアドレス線、３５…メモリのデータ線、３
６…CPU−Ａの共有メモリアクセス要求線、３
７…CPU−Ｂへの待ち要求線、３８，３９…
CPU−Ｂの共有メモリアクセス要求線、４０…
CPU−Ｂの待ち状態線、４１…バス切換えスイ
ツチの制御線。
方式によるメモリ共有型マルチマイクロプロセツ
サの構成例図、第２図は本発明によるメモリ共有
型マルチマイクロプロセツサの一実施例を示す構
成図である。 ２１…CPU−Ａ、２２…CPU−Ｂ、２３，２
４…バス切換えスイツチ制御部のAND回路およ
びOR回路、２５…アドレスバス切換えスイツチ
部、２６…データバス切換えスイツチ部、２７，
２８…CPU−ＡおよびCPU−Ｂの私有RAM、２
９…共有RAM、３０，３１…CPU−Ａおよび
CPU−Ｂのデータバス、３２，３３…CPU−Ａ
およびCPU−Ｂのアドレスバス、３４…共有メ
モリのアドレス線、３５…メモリのデータ線、３
６…CPU−Ａの共有メモリアクセス要求線、３
７…CPU−Ｂへの待ち要求線、３８，３９…
CPU−Ｂの共有メモリアクセス要求線、４０…
CPU−Ｂの待ち状態線、４１…バス切換えスイ
ツチの制御線。
Claims (1)
- １ 第１および第２のマイクロプロセツサと、前
記第１および第２のマイクロプロセツサそれぞれ
に接続された私有ランダムアクセスメモリと、前
記第１および第２のマイクロプロセツサの両方か
らアクセス可能な共有ランダムアクセスメモリ
と、前記第１および第２のマイクロプロセツサの
アドレスバスおよびデータバスと前記共有ランダ
ムアクセスメモリのアドレス線およびデータ線を
二者択一的に接続するためのバス切換えスイツチ
部と、前記バス切換えスイツチ部の切換え制御を
おこなうためのAND回路とOR回路から成るスイ
ツチ制御部と、前記AND回路の入力と接続され
る前記第１のマイクロプロセツサの前記共有ラン
ダムアクセスメモリへのアクセス要求線および第
２のマイクロプロセツサの前記共有ランダムアク
セスメモリへのアクセス要求線と、前記AND回
路の出力と接続される前記第２のマイクロプロセ
ツサへの待ち要求線と、前記OR回路の入力と接
続される前記第２のマイクロプロセツサの共有ラ
ンダムアクセスメモリへのアクセス要求線および
前記第２のマイクロプロセツサの待ち状態線と、
前記OR回路の出力で接続される前記バス切換え
スイツチ部の制御線とを具備し、第１および第２
のマイクロプロセツサは共有ランダムアクセスメ
モリへのアクセスを開始する直前にアクセス要求
線によりスイツチ制御部にアクセス要求を通知
し、終了後前記アクセス要求を解除することによ
り前記スイツチ制御部にアクセス終了を通知し、
前記スイツチ制御部は、前記第１および第２のマ
イクロプロセツサからの前記アクセス要求に基づ
き、前記第１および第２の何れか一方のマイクロ
プロセツサからのアクセス要求があるときはただ
ちにアクセス要求を許可し、両方のマイクロプロ
セツサからともにアクセス要求があるときは、前
記第１マイクロプロセツサのアクセス要求を優先
的に許可し、マイクロプロセツサの端子として用
意されているホールド端子に接続された待ち要求
線とホールドアクノリツジ端子に接続された待ち
状態線を利用して、前記第２のマイクロプロセツ
サのアクセス要求をペンデイング状態に保ち、前
記第１のマイクロプロセツサがアクセス要求を解
除すればただちに前記第２のアクセス要求を可能
にするように、前記共有ランダムアクセスメモリ
切換え制御を行うマルチマイクロプロセツサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14515682A JPS5935267A (ja) | 1982-08-20 | 1982-08-20 | マルチマイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14515682A JPS5935267A (ja) | 1982-08-20 | 1982-08-20 | マルチマイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5935267A JPS5935267A (ja) | 1984-02-25 |
| JPS6341103B2 true JPS6341103B2 (ja) | 1988-08-15 |
Family
ID=15378716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14515682A Granted JPS5935267A (ja) | 1982-08-20 | 1982-08-20 | マルチマイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0727442Y2 (ja) * | 1989-06-22 | 1995-06-21 | 沖電気工業株式会社 | 光ケーブル余長処理構造 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150459A (ja) * | 1985-12-24 | 1987-07-04 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| DE3632500A1 (de) * | 1986-09-24 | 1988-04-07 | Fresenius Ag | Zentrifugenanordnung |
| US5229586A (en) * | 1988-10-28 | 1993-07-20 | Tokyo Electric Co., Ltd. | Card issuing apparatus having sequential processing units |
| US5870497A (en) * | 1991-03-15 | 1999-02-09 | C-Cube Microsystems | Decoder for compressed video signals |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54120511A (en) * | 1978-03-11 | 1979-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Reception system for digital multi-frequency signal |
-
1982
- 1982-08-20 JP JP14515682A patent/JPS5935267A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54120511A (en) * | 1978-03-11 | 1979-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Reception system for digital multi-frequency signal |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0727442Y2 (ja) * | 1989-06-22 | 1995-06-21 | 沖電気工業株式会社 | 光ケーブル余長処理構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5935267A (ja) | 1984-02-25 |
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