JPH02252038A

JPH02252038A - データ処理装置のメモリアクセス制御方式

Info

Publication number: JPH02252038A
Application number: JP7168789A
Authority: JP
Inventors: Kaoru Nanba; 難波　馨; Koichi Taketoshi; 竹歳　公一
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-03-27
Filing date: 1989-03-27
Publication date: 1990-10-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、データ処理装置のメモリアクセス制御方式に
関する。

（従来の技術）第２図は、マイクロプロセッサを用いたデータ処理装置
全体の構成を示すものである。同図において、１は、デ
ータ処理装置全体の制御を行なう中央処理装置（以下、
ＣＰＵという。）であって、このＣＰＵ　１のシステム
バス２にメインメモリ（以下、ＭＭという、）３．アド
レスデコーダ４、キーボードコントローラ（以下、ＫＢ
Ｃという、）５．ＣＲＴコントローラ（以下、ＣＲＴＣ
という、）６．プリンタコントローラ（以下、ＰＲＣと
いう。）７．ダイレクトメモリアクセスコントローラ（
以下、ＤＭＡＣという。）８．フロッピーディスクコン
トローラ（以下、ＦＤＣという。）９及び入出力（Ｉｌ
ｏ）バッファ１０が夫々接続されている。

また、ＫＢＣ５’、ＣＲＴＣ６，ＰＲＣ７及びＦＤＣ９
は夫々キーボード（ＫＢと略称する。）１１、ＣＲＴＩ
　２．プリンタ装置（ＰＲと略称する。）１３及びフロ
ッピーディスクドライブ１４に夫々接続され、夫々対応
するキーボード１１゜ＣＲＴ１２．プリンタ装置１３及
びフロッピーディスクドライブ１４を制御している。

また、Ｉ１０バッファ１０は、各種の入出力装置のイン
タフェースを収容する入出力（Ｉｌｏ）部１５との接続
部を構成している。Ｉ１０バッファ（ドライバ／レシー
バ回路）１０はＩ１０バス１６を介してＩ１０部１５を
構成する。たとえばハードディスクコントローラ（以下
、ＨＤＣという、）１７．通信制御インタフェース（以
下、ＴＲＣという。）１８及びその他のＩ１０装置を接
続するインタフェース１９が接続されている。

またＨＤＣ１７にはハードディスクドライブ（ＨＤＣと
略称する。）２ｏが接続されている。

このような構成のもとで、ＭＭ３とデータの授受を高速
に行なう装置としてＰＲＣ７，ＨＤＣｌ７などがある０
例えばＨＤＤ２０への書込みデータをＭＭ３より、もし
くはＨＤＤ２０よりの読取りデータをＭＭ３へ高速にデ
ータ転送を行なわなければアンダーランエラーもしくは
オーバーランエラーが発生するため、第３図（ａ）に示
すようにＩ１０バッファ１０を設けない構成としている
。従って、Ｉ１０部１５は、直接、システムバス２に接
続されるようになっている。

コノ場合、ＨＤＣｌ７にＨＤＤ２０（７）データを授受
するバッファメモリ（第２図のＩ１０バッファ１０）を
設けず、安価にするため、ＭＭ３の一部分を第３図（ｂ
）に示すようにＨＤＣｌ　７専用にマツピングすること
により、ＨＤＤ２０のデータを、ＭＭ３のＩ１０マツピ
ングエリアにデータのライトもしくはリードを可能とさ
せる構成となっている。

しかしながら、このように構成された第３図のメモリア
クセス方式では、ＣＰＵ１が管理可能としているメモリ
アクセス領域の一部固定領域をマツピングしている（Ｉ
１０マツピングエリアとしている）ので、該当の入出力
装置が接続されていないシステムでも、そのＩ１０マツ
ピングエリアは、アーキテクチャ上該当の入出力装置以
外使用不可となる。

また、例えばＣＰＵＩに、あるマイクロプロセッサを使
用すると、アドレス管理可能メモリアクセス領域として
は１メガバイト、またＣＰＵ　１に、ある別のマイクロ
プロセッサを使用すると、アドレス管理可能メモリアク
セス領域としては１６メガバイトであるので、その−領
域を１つの入出力装置で専有することは、多数のアプリ
ケーションを実行し、多くのメモリ量を必要とするデー
タ処理装置としては、アーキテクチャ上不利であり、ま
たＣＰＵが管理するメモリ領域のどこの位置にマツピン
グしたら他に影響を与えないで済むか、メモリレイアウ
トが非常に難しい。

このような問題を解決するため、−例として第４図に示
すようなメモリアクセス方式がある。

同図において、ＨＤＤ２０を制御する入出力制御部２１
にデータバッファ（ＢＭ）２２を実装して、ＨＤＤ２０
からのデータをデータバッファ２２に高速転送可能とし
、データ書込み及び読出し時間が間に合わないことによ
るアンダーランエラー及びオーバーランエラ一対策を行
なっている。また、バッファメモリ２２のデータは、Ｃ
ＰＵ　１がＤＭＡＣ８を介してＭＭ３の・任意領域に転
送制御可能となるので、１つの入出力装置でＭＭ３の固
定領域を専有することはない。

（発明が解決しようとする課題）しかしながら、第４図に示す従来のメモリアクセス方式
では、入出力制御部２１にデータバッファメモリ２２を
設けるので、高価格となる。また、入出力制御部２１に
データバッファメモリ２２を設けるので、ＨＤＤ２０に
対するデータライト時はＭＭ３に用意しておいたデータ
をＣＰＵ１の命令にもとづきＤＭＡＣ８がＭＭ３から読
出してバッファメモリ２２に転送し、更に入出力制御部
２１によりバッファメモリ２２の格納データを入出力装
置、たとえばＨＤＤ２０に転送し、またＨＤＤ２０に対
するデータリード時は、入出力制御部２１により入出力
装置としてのＨＤＤ２０より読出したデータを、−旦バ
ッファメモリ２２に転送し、次にＣＰＵ　１の命令にも
とづきＤＭＡＣ８がそのバッファメモリ２２の格納デー
夕をＭＭ３に転送するというように、ＨＤＤ２０等の入
出力装置とのデータの授受においてデータ転送に２ステ
ツプを要し転送時間がかかりすぎるという問題があった
。

そこで、本発明の目的は、従来の問題点を除去し、低価
格で、かつ高速転送性に優れたデータ処理装置のメモリ
アクセス制御方式を提供することにある。

（課題を解決するための手段）本発明のデータ処理装置のメモリアクセス制御方式は、
中央処理装置が管理するメインメモリと入出力制御部が
管理するメモリ間のデータ授受を行なうデータ処理装置
において、前記メモリに前記メインメモリ用マツピング
エリアを設け、かつ、アドレス空間を拡張させるべく上
位アドレスを設定するための拡張アドレス回路を備え、
前記マツピングエリアのアドレスに前記拡張アドレス回
路の上位アドレスを付加して前記メインメモリをアクセ
スする際の前記メインメモリのアドレスを生成するよう
にしたものである。

（作用）従って、入出力制御部が管理するメモリに、中央処理装
置が管理するメインメモリのマツピングエリアを設け、
このマツピングエリアのアドレスに、拡張アドレス回路
に設定した上位アドレスを付加して、メインメモリをア
クセスする際のメインメモリアドレスを生成するように
したものである。従って、メインメモリに対し、アドレ
スＡｎ〜Ａ、に、任意にマツピングが可能である。従来
のようにメインメモリの一部領域を予めマツピングエリ
アとして固定するようなことはしないので、従来のよう
な、メインメモリ使用上の制限がなくなる。即ち、メイ
ンメモリのアドレスの割付けに制限を設けず、入出力制
御部にメインメモリのアドレスの割付けが任意にできる
。

また、入出力制御部とメインメモリ間のデータ授受にお
いても、従来のように入出力制御部に入出カニニットと
のデータ授受用データバッファメモリを持たず、１回の
メモリアクセスですむので、従来に比べ低価格で高速転
送が可能となる。

また、データの高速転送が可能となり、バス専有時間が
減り、バスを効率的に利用できるので、スルーブツトの
向上が図れる。

（実施例）次に本発明の実施例について図面を用いて説明する。

第１図は本発明の一実施例を示す回路図である。同図に
おいて、入出力制御部１００は、Ｉ１０バス１６に接続
され、中央処理装置（ＣＰＵ）１のシステムバス２にＭ
Ｍ３．ダイレクトメモリアクセスコントローラ（ＤＭＡ
Ｃ）８が接続され、入出力制御部１００とＣＰＵ１とで
データ転送及び入出力装置のデータの読み書きの開始、
終了等の制御をＩ１０バス１６を介して行なっている。

１０１は、入出力制御部１００全体を制御しているサブ
ＣＰＵ　（ＳＵＢＣＰＵ）及びメインメモリアクセス時
動作するダイレクトメモリアクセス（ＤＭＡ）コントロ
ーラが内蔵された中央制御部である。この中央制御部１
０１が出力するアドレス情報は、アドレスラッチ回路１
０２で保持され、そのアドレス信号線は、各種Ｉ１０命
令を選択するためのアドレスデコーダ回路１０３．プロ
グラム等が格納されているローカルメモリ（ＬＭと略称
する。　）　１０４及びアドレスドライバ回路１０５に
接続されている。このアドレスドライバ回路１０５は、
入出力制御部１００がＭＭ３にデータ転送する際に使用
するものである。

また、中央制御部１０１からのデータ信号線は、データ
ドライバ／レシーバ回路１０６に接続されている。デー
タドライバ／レシーバ回路１０６の出力は、ＭＭ３アク
セス時の上位アドレスを選択出力する第１の拡張アドレ
スレジスタ（以下、第１のＥＸＴＡＤＲ）１１０と、上
位インタフェースからのアクセス時有効となるデータド
ライバ／レシーバ回路１０８と、ローカルメモリ１０４
のアクセスを調停するアーとり回路１０９に接続されて
いる。また、アービタ回路１０９は、ハードディスクユ
ニット（ＨＤＤ）等の入出力装置を制御するＩ１０コン
トローラ（Ｉ　ＯＣと略称する。）１０７に接続されて
いる。

また、データドライバ／レシーバ回路１０６．１０８の
入出力部は、双方向可能なトライステート回路で構成さ
れている。アンド回路１２０には、中央制御部１０１か
ら、入出力ボートに対し読出す時にアクティブとなるＩ
１０リード信号（ＩＯＲと略称する。）　１２０ａと、
ＬＭ１０４及び上位インタフェースのＭＭ３に対し読出
す時アクティブとなるメモリリード信号（ＭＭＲと略称
する。　）　１２０ｂが接続されている。また、アンド
回路１２０の出力端は、データドライバ／レシーバ回路
１０６に接続されており、アンド回路１２０の出力１０
６ａは、ロウレベルならデータドライバ／レシーバ回路
１０６の出力部に入力されているデータ信号を入力部側
に出力し、ハイレベルならデータドライバ／レシーバ回
路１０６の入力部のデータ信号を出力部側に出力するコ
ントロール信号出力である。アンド回路１２０の入力信
号であるＩ１０リード信号１２０ａとメモリリード信号
１２０ｂのうち、どちらかの信号がアクティブロウレベ
ルとなった時にデータドライバ／レシーバ回路１０６の
出力部に接続されているデータを中央制御部１０１のサ
ブＣＰＵに取込む。

また、１１１はオア回路であって、このオア回路１１１
の一方の入力には、中央制御部１０１からのデータ信号
線が有効であるとき、アクティブロウレベルのデータイ
ネーブル信号が供給されるようになっている。また、オ
ア回路１１１の他方の入力には、上位インタフェースか
らＭＭ３のデータを読取り又は書込み可能時にアクティ
ブロウとなるメインメモリＤＭＡ要求アックノリッジ信
号（Ｍ　−Ｄ　Ａ　ＣＫと略称する。、）がインバータ
１１２を介して供給されるようになっている。オア回路
１１１の出力１０６ｂはデータドライバ／レシーバ回路
１０６に供給され、データドライバ／レシーバ回路１０
６の有効、無効を制御している。従って、オア回路１１
１の出力１０６ｂがロウレベルの時、データドライバ／
レシーバ回路１０６が有効となり、このときアンド回路
１２０の出力１０６ａがロウレベルであればデータドラ
イバ／レシーバ回路１０６の出力部に入力されているデ
ータ信号を入力部側に出力し、また、アンド回路１２０
の出力１０６ａがハイレベルであれば、データドライバ
／レシーバ回路１０６の入力部のデータ信号を出力部側
に出力する。上位インタフェース部にあるＭＭ３をアク
セスしていない時に、オア回路１１１の一方の入力に供
給されるデータイネーブル信号によりデータドライバ／
レシーバ回路１０６を有効とさせ、データドライバ／レ
シーバ回路１０８　、アービタ回路１０９（実際はロー
カルメモリ１０４）のデータをデータドライバ／レシー
バ回路１０６の出力部側より入力部側へ送出したり、又
逆にデータドライバ／レシーバ回路１０６の入力部側よ
り出力部側へ送出し、第１の拡張アドレスレジスタ１１
０などへ出力する。

中央制御部１０１より出力されるメモリリード信号１２
０ｂは、アンド回路１２Ｇに供給されるだけでなく、ロ
ーカルメモリ１０４に供給されると共に、ＭＭ３のデー
タを入出力制御部１００で読出す時にＤＭＡボートイン
タフェース回路−（以下、ＤＰＩという、　）　１１３
を経由して出力する制御信号として、またデータドライ
バ／レシーバ回路１０８の方向制御信号として供給され
る。

また、中央制御部１０１の出力信号１０１ａは、上位イ
ンタフェース部にあるＭＭ３に対し、リードもしくはラ
イト要求時に出力されるＤＭＡリクエスト信号（Ｍ−Ｄ
ＲＥＱ）であり、また、出力信号１０１ａは、ＤＭＡＣ
８がＤＭＡリクエスト信号１０１ａを受は付けてＣＰＵ
１に通知し、ＣＰＵ１が許可したらＤＭＡＣ８に通知し
てこのシステムバスな入出力制御部１０Ｇで使用許可す
るＤＭＡＣ８からのＤＭＡアックノリッジ信号ＣＭ−Ｄ
ＡＣＫ）を要求する制御信号である。

ここで、ＤＭＡＣ８はカスケードモードで使用され、シ
ステムバス２を使用してデータ授受する際のバス使用権
の要求／獲得をしている。

ＤＭＡアックノリッジ信号（以下、Ｍ−ＤＡＣ’にとい
う、）は、データドライバ／レシーバ回路１０８、アド
レスドライバ回路１０５．拡張アドレスレジスタ１１０
の有効、無効制御を行なうものである。Ｍ−ＤＡＣＫ信
号が上位インタフェースよりアクティブとなった時、入
出力制御部１００よりアドレス、データ及びＭＭ３に対
するメモリリード（ＭＥＭＲ）もしくはメモリライト（
ＭＭＷ）信号がＩ１０バス１６を経由して上位インタフ
ェースに出力される。

また、中央制御部１０１からの出力信号１０１ｂは、Ｌ
　Ｍ　１０４及びＭＭ３に対するメモリライト（ＭＥＭ
Ｗ）信号である。

また、中央制御部１０１からの出力信号１０１ｃは、中
央制御部１０１より出力されるアドレスが有効である時
アクティブとなるアドレスイネーブル信号（ＡＥＮ）で
ある。このアドレスイネーブル信号１０１Ｃをアドレス
ラッチ回路１０２に出力することにより、有効アドレス
がラッチされる。アドレスデコーダ回路１０３は、ロー
カルメモリ空間の未実装領域（シャード領域）のアドレ
スを選択し、その出力信号１０３ａを中央制御部１０１
に出力し、中央制御部１０１に対し、“ＭＭ３に対する
アクセス要求であること”を通知させ、Ｍ−ＤＲＥＱ信
号１０１ａをアクティブとさせる。

また、アドレスデコーダ回路１０３の出力信号１０３ｂ
は、第１の拡張アドレスレジスタ１１０に入力されるよ
うになっているが、この出力信号１０３ｂは第１の拡張
レジスタ１１０にアドレス空間を拡張させるための上位
アドレスデータを書込むためのチップ信号である。

また、中央制御部１０１に入力される信号ｔｏｌｄは、
プログラムパスポートインタフェース回路（以下、ＰＰ
Ｉという。）１１４からの信号であって、上位インタフ
ェースのＣＰＵ１より入出力制御部１００へ命令発行時
の割込み信号である。

次にＰ　Ｐ　Ｉ　１１４について説明する。第５図はＰ
ＰＩの詳細回路を示し、同図において、ＰＰ１１１４は
、命令デコーダ回路１１４ａとデータドライバ／レシー
バ回路１１４ｂとデータドライバ／レシーバ回路１１４
ｃとから構成されている。命令デコーダ回路１１４ａに
は、Ｉ１０バス１６を介して上位インタフェースのＣＰ
Ｕ　１からのアドレス（Ｍ−Ａｄｄｒｅｓｓ）が供給さ
れ、また、上位インタフェースのＣＰＵ１からのＩ１０
リード信号（Ｍ−ＩＯＲ）及びＩ１０ライト信号（Ｍ−
Ｉ　ＯＷ）が供給されるようになっている。また命令デ
コーダ／レシーバ回路１１４ａは命令出力をデータドラ
イバ／レシーバ回路１１４ｃに供給し、かつ中央制御部
ｉｏｔのサブＣＰＵ及びデータドライバ／レシーバ回路
１１４ｃに割込み信号（Ｓ−ＩＮＴ）を供給するように
なっている。また、データドライバ／レシーバ回路１１
４ｂには、Ｉ１０バス１６を介して上位インタフェース
のＭＭ３からのデータ（Ｍ−Ｄａｔａ）が供給される。

データドライバ／レシーバ回路１１４ｂの出力はデータ
信号線を介して、第１図のデータドライバ／レシーバ回
路１０６の出力部側へ供給されるようになっている。な
お、ＩＯＲは、データドライバ／レシーバ回路１１４ｂ
へサブＣＰ　Ｕ　１０１から供給されるＩ１０リード信
号である。また、データドライバ／レシーバ回路１１４
ｃには、サブＣＰＵ１０１からのＩ１０ライト信号ＩＯ
Ｗが供給され、第１図のデータドライバ／レシーバ回路
１０６からのデータが入力される。データドライバ／レ
シーバ回路１１４ｃの出力データはＩ１０バス１６に供
給される。なお、Ｍ−Ｉ　ＮＴは上位インタフェースの
ＣＰＵ１への割込み信号である。

以上のような構成のもとに、メインメモリ（ＭＭ）アド
レス通知の実施例につき第８図を用いて説明する。

第８図は、上位インタフェースと入出力制御部１００と
のアドレス通知の一実施例を示し、特に電源投入時のイ
ンタフェース例を示す。

入出力制御部１００側で、上位インタフェースのやりと
りが可能となった時、先ず、パワーオンレディ割込み信
号（Ｍ−ＩＮＴ）をＰＰ１１１４゜Ｉ１０バス１６．シ
ステムバス２を介してＣＰＵ１に通知する。ＣＰＵ　１
は、パワーオンレディ割込み信号を受は付けることによ
り、中央制御部１０１のサブＣＰＵに対して、イニシャ
ルリクエストとしてアドレス通知要求の割込み信号（Ｓ
−Ｉ　ＮＴ）を発行し、それをシステムバス２、Ｉ１０
バス１６．ＰＰ１１１４　　（命令デコーダ回路１１４
ａ）を介して通知する。中央制御部１０１のサブＣＰＵ
はこの通知を受けると、その確認割込みであるコマンド
リターンを、ＰＰ１１１４゜Ｉ１０バス１６．システム
バス２を介してＣＰＵ１に返す、ＣＰＵ１はコマンドリ
ターンを受付けることにより、入出力制御部１００に割
付けるメインメモリ（ＭＭ３）空間のロウ（Ｌ）アドレ
ス。

ミドル（Ｍ）アドレス、ハイ（Ｈ）アドレスをシステム
バス２．Ｉ１０バス１６．ＰＰ１１１４のデータドライ
バ／レシーバ回路１１４ｂ、データドライバ／レシーバ
回路１０６を介して中央制御部１０１へ通知する。入出
力制御部１００では上位インタフェースからのメインメ
モリ（ＭＭ３）アドレス通知を受けると、中央制御部１
０１はたとえばロウアドレス（Ａｔ〜八〇へ、ミドルア
ドレス（Ａ１゜〜Ａｌ）を、データドライバ／レシーバ
回路１０６、アービタ回路１０９を介してＬＭ１０４に
割付け、またハイアドレス（Ａ、３〜ＡＩｇ）をデータ
ドライバ／レシーバ回路１０６を介して第１の拡張アド
レスレジスタ１１０に割付ける。なお、ＣＰＵ１、中央
制御部１０１のサブＣＰＵからの発行コマンド、アドレ
ス通知情報は第８図のデータドライバ／レシーバ回路１
１４ｂ、１１４ｃ経由で授受される。

このようにして、ＬＭ１０４にＭＭマツピングエリア（
たとえばアドレスＡ１５〜ＡＯ）が設けられ、第１の拡
張アドレスレジスタ１１０にＭＭアドレス空間拡張のた
め上位アドレス（たとえばアドレスＡ２３〜Ａｈａ）が
設定される。

第６図は本発明を適用したメモリマツピングの図である
。同図はＭＭ３とＬＭ１０４との関係を示す。中央制御
部１０１のサブＣＰＵは、サブＣＰＵが管理するローカ
ルメモリ（ＬＭ１０４）空間のメモリ未実装領域のアド
レス空間（シャード領域）Ｘをアドレスラッチ回路１０
２を介してアクセスすることにより、アドレスデコーダ
回路１０３は、ローカルメモリ空間の未実装領域（シャ
ード領域）Ｘのアドレスを選択し、その出力信号１０３
ａを中央制御部１０１に出力する。中央制御部１０１は
、出力信号１０３ａにより上位インタフェースのＭＭ３
に対するアクセス要求であると認知して、先ずＭ−ＤＲ
ＥＱ信号１０１ａをＤＰ　Ｉ　１１３　、　　Ｉ１０バ
ス１６を介してＤＭＡＣ８へ送出する。その応答信号で
あるＭ−ＤＡＣＫ信号がデータドライバ／レシーバ回路
１０６に供給される。このとき、オア回路１１１の出力
信号１０６ｂはアクティブとなる。そして、中央制御部
１０１は、アドレスドライバ回路１０５よりたとえばロ
ウアドレス（Ａ？〜八〇へ。

ミドルアドレス（Ａ　ｔ　ＩＩ”　Ａ　ａ　）を、かつ
第１の拡張アドレスレジスタ１１０よりその内容である
、たとえば上位アドレス（Ａ２３〜Ａ１６）をＩ１０バ
ス１６に、夫々タイミングをとって出力することにより
、アドレスドライバ回路１０５からのアドレスに第１の
拡張アドレスレジスタ１１０の上位アドレスが付加され
た形として、ＭＭ３空間をアクセスするアドレスＡ２３
〜ＡｔａがＩ１０バス１６よりシステムバス２を介して
ＤＭＡＣ８に供給される。

一方、ＤＭＡＣ８には、中央制御部１０１よりＤ　Ｐ　
Ｉ　１１３を介してＭＭ３に対するメモリリード（ＭＥ
ＭＲ）信号１２０ｂもしくはメモリライト（ＭＥＭＷ）
信号１０１ｂがＩ　１０ハス１６　、　システムバス２
を介して供給される。また、データドライバレシーバ回
路１０６は、メモリリード信号１２０ｂ送出の時出力部
側からのデータ（ＭＭ３からの読出しデータ）を入力部
側へ送り、メモリライト信号１０１ｂ送出の時入力部側
からの書込みデータ（ＭＭ３に書込みデータ）を出力部
側へ送るように動作する。たとえばＭＭ３から読出し時
は、ＤＭＡＣ８は、ＤＭＡ動作により、ＭＭ３より該当
するアドレス（Ａ２．〜Ａ１６）よりデータを読出しシ
ステムバス２．、Ｉ１０バス１６に送り、更にデータド
ライバ／レシーバ回路１０８．データドライバ／レシー
バ回路１０６を介して中央制御部１０１へと送られる。

なお、ＭＭ３アドレスＡ２３〜八〇の生成は、第７図に
示すように、中央制御部１０１のサブＣＰＵが管理する
ＬＭ１０４のアドレスＡｕｇ〜へ〇の２０ビツトのうち
、ＡＨ−Ａ（１のみを有効とさせ、Ａ２３〜ＡＩの上位
アドレスは第１の拡張アドレスレジスタ１１０の内容を
付加している。ここで、サブＣＰＵアドレスＡ１．〜Ａ
Ｉ６を無効として、第１の拡張アドレスレジスタ１１０
のアドレスを付加するということは、６４キロバイト単
位（ＡＩＩｌ〜Ａｏに対応する）として、０番地から、
アドレスＡ２．〜Ａｏで示すことができる最大限の１６
メガバイトに対し、任意にメインメモリ（ＭＭ）３のメ
モリ空間をマツピング可能としている。即ち、付加する
アドレスＡ２３〜ＡＨ６の値により、６４キロバイトを
単位として（Ａ１．〜Ａ０）、第６図でいえば、Ａの位
置を１６メガバイトの範囲内で自由に変えられる。この
とき当然Ａ、３〜Ａ＋ａの値が変われば、アドレスの値
Ａａｓ〜八〇も変わることはもちろんである。これによ
り従来第３図で述べたようにＭＭ３におけるＩ１０マツ
ピングエリアの固定による不都合を解消できる。

また、近年、マイクロプロセッサの技術革新は、目ざま
しく、８ビットＣＰＵ、１６ビツト。

３２ビツト、更に６４ビツトＣＰＵへとメモリ空間も拡
大されて来ている。これに伴ない、マイクロプロセッサ
のアドレス拡張も必要となってくる。しかしながら、入
出力制御部１００からシステムバス２にアドレス信号を
出力するに当たって、Ｉ１０バス１６に代わり、Ｉ１０
スロットバス（基板にスロット（溝）を設け、このスロ
ットにＩ１０バスを挿着させた場合のＩ１０バスをいう
、）を用いるとき（この場合Ｉ１０装置もスロットに取
付けられる）、このＩ１０スロットバスではアドレス制
限即ちアドレス信号線の数に制限がある。このため、第
１の拡張アドレスレジスタ１１０による上位アドレス（
たとえばＡ１６〜Ａ、、）の設定に限度がある。従って
マイクロプロセッサの技術革新に伴なうアドレス拡張に
十分対処できなくなってくる。即ち、ＭＭ３に対し任意
にマツピングすることができなくなってくる。この問題
の解決としては、本発明では、更に上位インタフェース
の回路として、第１図に示すように、第２の拡張アドレ
スレジスタ（第２のＥＸＴＡＤＲ）２００を設けること
により、たとえば第７図に鎖線で示すように上位アドレ
スＡ。〜Ａ２４が加わることになる。よって、上位アド
レスとして、第１及び第２の拡張アドレスレジスタ１１
０及び２００のアドレスＡＩ、〜Ａ１８を、サブＣＰＵ
アドレスＡｓｓ〜へ〇に付加することで、ＭＭ３に対し
アドレスＡ。−Ａｏに６４キロバイト（アドレスＡ　＋
　Ｓ−Ａ　ｏ　）を単位として任意にマツピング可能と
している。

このようにすることにより、マイクロプロセッサの技術
革新に伴なうマイクロプロセッサのアドレス拡張に対し
て、新規に入出力制御部１００を開発する必要がないの
で、経済的にも有利で、早期にシステムの提供が可能と
なる。

以上の説明から判かるように、従来のようにメインメモ
リ３の一部領域を予めマツピングエリアとして固定する
ようなことはしないので、従来のようなメインメモリ３
使用上の制限がなくなる。

また、入出力制御部１００とメインメモリ３間のデータ
の授受においても、従来のように入出力制御部１００に
入出カニニットとのデータ授受用データバッファメモリ
を持たず、１回のメモリアクセスで済むので、従来に比
べ低価格で、高速転送が可能となる。また、より少ない
ハードウェア構成でもって、高速転送要求する複数の入
出力制御部１００があっても、各入出力制御部１００に
メインメモリ３のマツピング割付けを行なえると共に、
データの高速転送が可能となるのでメインメモリ３のメ
モリ空間を自由に使える。

また、データの高速転送が可能となり、バス専有時間が
減り、バスを効率的に利用できるので、スルーブツトの
向上が図られる。

本発明は本実施例に限定されることなく、本発明の要旨
を逸脱しない範囲で種々の応用及び変形が考えられる。

（発明の効果）上述したように本発明を用いれば、次のような種々の効
果を奏する。

（１）従来のようにメインメモリの一部アクセス領域を
予めマツピングエリアとして固定するようなことはしな
いので、従来のようなメインメモリ使用上の制限はなく
なる。

（２）入出力制御部とメインメモリ間のデータの授受に
おいても、従来のように入出力制御部に入出カニニット
とのデータ授受用データバッファメモリを持たず、１回
のメモリアクセスで済むので、従来に比べ、低価格で、
高速転送が可能となる。

（３）高速転送要求する複数の入出力制御部があっても
、データの高速転送が可能となり、かつ各入出力制御部
側にメインメモリのマツピング割付けが行なえるので、
メインメモリのメモリ空間の自由度を増すことができる
。

（４）データの高速転送が可能となり、バス専有時間が
減りバスを効率的に利用できるので、スルーブツトの向
上が図られる。

（５）マイクロプロセッサの技術革新に伴なうアドレス
拡張の必要性に対して、入出力制御部を新規に開発しな
くても拡張アドレス回路のアドレス設定内容を変えるこ
とで対処できる。

（６）メインメモリにマツピングエリアを設定せず、入
出力制御部に適当なマツピングエリアを設けることがで
き、また拡張アドレス回路にてアドレスの拡張ができる
ので、メインメモリに対するマツピングレイアウトが従
来に比べ容易である。

【図面の簡単な説明】

第１図は本発明を適用したＩ１０インタフェースの一実
施例を示す構成図、第２図はデータ処理装置全体の構成
図、第３図及び第４図は従来技術でのメモリアクセスを
説明する図、第５図はプログラムバスポートインタフェ
ース回路（ＰＰＩ）の構成図、第６図は本発明を適用し
たメモリマツピングの説明図、第７図はメインメモリ（
ＭＭ）３のアドレス生成の実施例を示す説明図、第８図
はメインメモリ（ＭＭ３）アドレス通知の一実施例を示
すシーケンス図である。１・・・ＣＰＵ、３・・・メインメモリ（ＭＭ）、１０
０・・・入出力制御部、１０４・・−ＬＭ　（ローカルメモリ）、１１Ｇ・・・
第１の拡張アドレスレジスタ、２００・・・第２の拡張
アドレスレジスタ。データ処理装置全体の構成図第２図プログラムバスポードインタフェース部回路第５図メインメモリ（ＭＭ）３アドレス生成の実施例を示す図第　　７　　
図従来技術でのメモリアクセスを説明する図第３図従来技術でのメモリアクセスを説明する図第４図第図中央制御部＋０１のサブＣＰＵＰＵＩ第図

Claims

【特許請求の範囲】中央処理装置が管理するメインメモリと入出力制御部が
管理するメモリ間のデータ授受を行なうデータ処理装置
において、前記メモリに前記メインメモリ用マッピングエリアを設
け、かつ、アドレス空間を拡張させるべく上位アドレスを設定する
ための拡張アドレス回路を備え、前記マッピングエリアのアドレスに前記拡張アドレス回
路の上位アドレスを付加して前記メインメモリをアクセ
スする際の前記メインメモリのアドレスを生成するよう
にしたことを特徴とするデータ処理装置のメモリアクセ
ス制御方式。