JPS5935267A - マルチマイクロプロセツサ - Google Patents
マルチマイクロプロセツサInfo
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- JPS5935267A JPS5935267A JP14515682A JP14515682A JPS5935267A JP S5935267 A JPS5935267 A JP S5935267A JP 14515682 A JP14515682 A JP 14515682A JP 14515682 A JP14515682 A JP 14515682A JP S5935267 A JPS5935267 A JP S5935267A
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- microprocessor
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- line
- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
情報処理機器の分野において、情報処理能力の向上を図
るために２個以上のマイクロプロセッサによる並列処理
を採用してすることが多い。
るために２個以上のマイクロプロセッサによる並列処理
を採用してすることが多い。
本発明は２個のマイクロプロセッサ間にランダムアクセ
スメモリを共有化し、これをプロセッサ間通信バッファ
として用いるメモリ共有型マルチマイクロプロセッサに
関し、特に２個のマイクロ（３） プロセッサの共有メモリへのアクセス要求が同時に出さ
れたとき、１個のマイクロプロセッサを優先的にアクセ
ス可能とするメモリ共有型のマルチマイクロプロセッサ
に関する。
スメモリを共有化し、これをプロセッサ間通信バッファ
として用いるメモリ共有型マルチマイクロプロセッサに
関し、特に２個のマイクロ（３） プロセッサの共有メモリへのアクセス要求が同時に出さ
れたとき、１個のマイクロプロセッサを優先的にアクセ
ス可能とするメモリ共有型のマルチマイクロプロセッサ
に関する。
従来例の構成とその問題点
メモリ共有型マルチマイクロプロセッサ（以下ＣＰＵと
略す）においては、共有されるランダムアクセスメモリ
Ｃ以下朧と略す）の周辺にパス切換えスイッチ部とスイ
ッチ制御部を具備し、ＣＰＵからの共有′損Ｗアクセス
要求に応じて、パス切換えスイッチによりいずれかのＣ
ＰＵと共有ＲＡＭを接続するようにスイッチ制御部を構
成する必要がある。
略す）においては、共有されるランダムアクセスメモリ
Ｃ以下朧と略す）の周辺にパス切換えスイッチ部とスイ
ッチ制御部を具備し、ＣＰＵからの共有′損Ｗアクセス
要求に応じて、パス切換えスイッチによりいずれかのＣ
ＰＵと共有ＲＡＭを接続するようにスイッチ制御部を構
成する必要がある。
従来、スイッチ制御の方式としていくつかの方式が用い
られているが、その多くは割り込みによるスイッチ制御
をおこなっている。この方式は２個のＣＰＵのうち第１
のＣＰＵが共有ＲＡＭへアクセスを開始する直前にスイ
ッチ制御部の状態を読みとり、アクセス可能であればた
だちに共有論へアクセスを開始することができるが、ア
クセス可能（４） でなければ第２のＣＰＵに割込みをかけ、第２のＣＰＵ
がスイッチ制御部を切換えるまで待つという手順により
共有ＲＡＭへアクセスする（第２のＣＰＵから共有ＲＡ
Ｍをアクセスする手順も同様）という特徴をもっている
。この方式は２個以上のＣＰＵ間で論ヲ共有するマルチ
マイクロプロセッサへの拡張性に優れているが、一般に
情報処理機器においては前述のスイッチ制御のだめの割
夛込み要因の他に多くの割り込み要因がからんでくるた
め、ＣＰＵの割り込み処理の負荷が増し、共有ＲＡＭへ
のアクセス要求を出してから実際にスイッチ制御部が切
り換えられるまでの時間が無視できないようなシステム
においては良い方法とはならない。
られているが、その多くは割り込みによるスイッチ制御
をおこなっている。この方式は２個のＣＰＵのうち第１
のＣＰＵが共有ＲＡＭへアクセスを開始する直前にスイ
ッチ制御部の状態を読みとり、アクセス可能であればた
だちに共有論へアクセスを開始することができるが、ア
クセス可能（４） でなければ第２のＣＰＵに割込みをかけ、第２のＣＰＵ
がスイッチ制御部を切換えるまで待つという手順により
共有ＲＡＭへアクセスする（第２のＣＰＵから共有ＲＡ
Ｍをアクセスする手順も同様）という特徴をもっている
。この方式は２個以上のＣＰＵ間で論ヲ共有するマルチ
マイクロプロセッサへの拡張性に優れているが、一般に
情報処理機器においては前述のスイッチ制御のだめの割
夛込み要因の他に多くの割り込み要因がからんでくるた
め、ＣＰＵの割り込み処理の負荷が増し、共有ＲＡＭへ
のアクセス要求を出してから実際にスイッチ制御部が切
り換えられるまでの時間が無視できないようなシステム
においては良い方法とはならない。
第１図に従来の方式である割シ込みによるスイッチ制御
方式の一構成例を示す。（１）はＣＰＵ −Ａ 、（２
１はＣＰＵ−Ｂである。（９）αｑはそれぞれＣＰＵ−
Ａ （１） 、 ＣＰＵ−Ｂ（２）のデータバスである
。圓＠はそれぞれＣＰＵ−Ａ （１）。
方式の一構成例を示す。（１）はＣＰＵ −Ａ 、（２
１はＣＰＵ−Ｂである。（９）αｑはそれぞれＣＰＵ−
Ａ （１） 、 ＣＰＵ−Ｂ（２）のデータバスである
。圓＠はそれぞれＣＰＵ−Ａ （１）。
ＣＰＵ−Ｂ （２１のアドレスバスである。（６） （
７）はそれぞれＣＰＵ−Ａ （１） 、 ＣＰＵ−Ｂ
（２＋の私有ＲＡＭである。（８）はＣＰＵ−Ａ（１）
とＣＰＵ−Ｂ （２）の共有シ因であシ、パス切換えス
（５） イッチ部（４１（５）によりＣＰＵ−Ａ（１）またはＣ
ＰＵ−Ｂ （２）と接続される。（３）はスイッチ制御
部であｐ、１ビツトのフラグで構成される。スイッチ制
御部（３）はＣＰＵ−Ａ（１）の制御線αηによりリセ
ット、ＣＰＵ−Ｂ （２１の制御線（ト）によシセット
される。スイッチ制御部（３）の出力線αりはパス切換
えスイッチ部（４） （５）に接続され、１１１のとき
パス切換えスイッチ部（４） （５）はＣＰＵ−Ａ （
１）のデータバス（９）と共有ＲＡＭ （８）のデータ
線Ｑ４）およびＣＰＵ−Ａ（１） ノアトＬ／ ス／＜
スαη、！： 共有ＲＡＭ （８）のアドレス線（至）
をそれぞれ接続し、′０１のとき共有ＲＡＭ （８）と
ＣＰＵ−Ｂ（２）を接続する。（１５はＣＰＵ−Ａ （
１）からＣＰＵ−Ｂ （２）への割り込み要求線であシ
、αＱはＣＰＵ−Ｂ （２）からＣＰＵ−Ａ（１）への
割り込み要求線である。
７）はそれぞれＣＰＵ−Ａ （１） 、 ＣＰＵ−Ｂ
（２＋の私有ＲＡＭである。（８）はＣＰＵ−Ａ（１）
とＣＰＵ−Ｂ （２）の共有シ因であシ、パス切換えス
（５） イッチ部（４１（５）によりＣＰＵ−Ａ（１）またはＣ
ＰＵ−Ｂ （２）と接続される。（３）はスイッチ制御
部であｐ、１ビツトのフラグで構成される。スイッチ制
御部（３）はＣＰＵ−Ａ（１）の制御線αηによりリセ
ット、ＣＰＵ−Ｂ （２１の制御線（ト）によシセット
される。スイッチ制御部（３）の出力線αりはパス切換
えスイッチ部（４） （５）に接続され、１１１のとき
パス切換えスイッチ部（４） （５）はＣＰＵ−Ａ （
１）のデータバス（９）と共有ＲＡＭ （８）のデータ
線Ｑ４）およびＣＰＵ−Ａ（１） ノアトＬ／ ス／＜
スαη、！： 共有ＲＡＭ （８）のアドレス線（至）
をそれぞれ接続し、′０１のとき共有ＲＡＭ （８）と
ＣＰＵ−Ｂ（２）を接続する。（１５はＣＰＵ−Ａ （
１）からＣＰＵ−Ｂ （２）への割り込み要求線であシ
、αＱはＣＰＵ−Ｂ （２）からＣＰＵ−Ａ（１）への
割り込み要求線である。
以上のハードウェアにより共有ＲＡＭ （８）へのアク
セス手段について述べる。
セス手段について述べる。
Ｂ） ＣＰＵ−Ａ （１）のアクセス： ＣＰＵ−Ａ
（１）はスイッチ制御部（３）の出力線Ｑｌを調べ、′
Ｉ″ならばただちに共有損Ｗ（８）へアクセスを開始す
る。′０１ならば割シ込み要求線（至）によＪ ＣＰＵ
−Ｂ （２） Ｋ共有腑要求割υ込みをかけ、スイッチ
制御部（３）がＣＰＩＪ（６） −Ｂ（２）により１１１に切換えられるまで待って共有
ＲＡＭ （８）へアクセスを開始する。
（１）はスイッチ制御部（３）の出力線Ｑｌを調べ、′
Ｉ″ならばただちに共有損Ｗ（８）へアクセスを開始す
る。′０１ならば割シ込み要求線（至）によＪ ＣＰＵ
−Ｂ （２） Ｋ共有腑要求割υ込みをかけ、スイッチ
制御部（３）がＣＰＩＪ（６） −Ｂ（２）により１１１に切換えられるまで待って共有
ＲＡＭ （８）へアクセスを開始する。
ｂ） ＣＰＵ−Ｂ （２）のアクセス： ＣＰＵ−Ｂ
（２）はスイッチ制御部（３）の出力線Ｑｌを調べ１
０″ならばただちに共有ＲＡＭ （８）へアクセスを開
始する。′１１ならば割り込み要求線αＱによりＣＰＵ
−Ａ （１）に共有ＲＡＭ要求割シ込みをかけ、スイッ
チ制御部（３）がＣＰＵ−Ａ（１）により１０１に切換
えられるまで待ってＲＡＭ（８）へアクセスを開始する
。
（２）はスイッチ制御部（３）の出力線Ｑｌを調べ１
０″ならばただちに共有ＲＡＭ （８）へアクセスを開
始する。′１１ならば割り込み要求線αＱによりＣＰＵ
−Ａ （１）に共有ＲＡＭ要求割シ込みをかけ、スイッ
チ制御部（３）がＣＰＵ−Ａ（１）により１０１に切換
えられるまで待ってＲＡＭ（８）へアクセスを開始する
。
このようにスイッチ制御部（３）のセットをＣＰＵ−Ｂ
（２）に受けもたせ、リセットをＣＰＵ−Ａ （１）に
受けもたせることにより、それぞれのＣＰＵが共有ＲＡ
Ｍ （８）へアクセス可能となる。
（２）に受けもたせ、リセットをＣＰＵ−Ａ （１）に
受けもたせることにより、それぞれのＣＰＵが共有ＲＡ
Ｍ （８）へアクセス可能となる。
ところがこの方式によると、２個のＣＰＵのうちの１個
のＣＰＵの共有ＲＡＭへのアクセスが間欠的であシ、１
回のアクセス要求に対して１個のデータの読み書きしか
必要でなく、しかもその回数が非常に多いようなマルチ
マイクロプロセッサにおいて、アクセスの度にスイッチ
制御部の状態を調べる必要がアリ、マルチプロセッサの
効果が低減す（７） る。
のＣＰＵの共有ＲＡＭへのアクセスが間欠的であシ、１
回のアクセス要求に対して１個のデータの読み書きしか
必要でなく、しかもその回数が非常に多いようなマルチ
マイクロプロセッサにおいて、アクセスの度にスイッチ
制御部の状態を調べる必要がアリ、マルチプロセッサの
効果が低減す（７） る。
発明の目的
本発明は、このような場合にも効率よく対応できるよう
にし、マルチプロセッサの効果を増大させることを目的
とするものである。
にし、マルチプロセッサの効果を増大させることを目的
とするものである。
発明の構成
上記目的を達成するために、本発明は、２個のＣＰＵの
うち第１のＣＰＵは第２のＣＰＵよすも共有制に対する
アクセスの優先権をもつものとし、第２のＣＰＵが共有
ＲＡＭを使用中であっても、スイッチ制御部によシ第２
のＣＰＵを強制的に一時待ち状態にし、第１のＣＰＵが
共有ＲＡＭへのアクセスをおこなえるようにスイッチ制
御部のハードウェアを構成したものである。
うち第１のＣＰＵは第２のＣＰＵよすも共有制に対する
アクセスの優先権をもつものとし、第２のＣＰＵが共有
ＲＡＭを使用中であっても、スイッチ制御部によシ第２
のＣＰＵを強制的に一時待ち状態にし、第１のＣＰＵが
共有ＲＡＭへのアクセスをおこなえるようにスイッチ制
御部のハードウェアを構成したものである。
実施例の説明
以下本発明の一実施例を図面にもとづいて説明する。第
２図はその基本構成図を示す。ｅυはＣＰＵ−Ａ１（ホ
）はＣＰＵ−Ｂである。（１）の１）はそれぞれＣＰＵ
−Ａ Ｃ！→、ＣＰＵ−Ｂ ＠のデータバスである。（
至）唾はそれぞれＣＰＵ−Ａ（財）、 ＣＰＵ−Ｈ□□
□のアドレスバスである。＠（ハ）はＣＰＵ（８） −Ａ（ハ）、 ＣＰＵ−Ｂ ＠のそれぞれ私有ＲＡＭで
ある。翰はＣＰＵ−Ａ（ロ）とＣＰＵ−Ｂ ＠の共有力
Ｗであシ、パス切換スイッチ部（ハ）＠によシＣＰＵ−
Ａ ＱＤまたはＣＰＵ−Ｂ ＠と接続される。＠（ハ）
はバス切換スイッチ制御部であり、例えば＠はＭ小回路
、（ハ）はＯＲ回路で構成されている。ＡＮＤ回路（ハ
）に接続されている制御線１６１１η酩のうち、制御線
（８６１はＣＰＵ−Ａ■σの共有ＲＡＭアクセス要求に
用い、制御線闘はＣＰＵ−Ｂ ＠に対する待ち要求に用
い、制御線−は制御線の９）とともにＣＰＵ−Ｂ（２）
の共有力Ｗアクセス要求に用いる。ＯＲ回路（ハ）に接
続される制御線１９） ＋４０） （４１）のうち、制
御線側は制御線−とともにＣＰＵ−Ｂに）の共有ＲＡＭ
アクセス要求に用い、制御線顛は制御線（３ηによｆｉ
ＣＰＵ−Ｂ ＠が待ち状態に入ったことをスイッチ制
御部のＯＲ回路（財）に通知するのに用い、制御線（４
１）は１１１のとき共有ＲＡＭ翰とＣＰＵ−Ａン℃を接
続し、Ｉ□ｌのとき共有ＲＡＭ翰とＣ田−Ｂ＠を接続す
るようにバス切換えヌイッチ部に）（ホ）を切換えるの
に用いる。
２図はその基本構成図を示す。ｅυはＣＰＵ−Ａ１（ホ
）はＣＰＵ−Ｂである。（１）の１）はそれぞれＣＰＵ
−Ａ Ｃ！→、ＣＰＵ−Ｂ ＠のデータバスである。（
至）唾はそれぞれＣＰＵ−Ａ（財）、 ＣＰＵ−Ｈ□□
□のアドレスバスである。＠（ハ）はＣＰＵ（８） −Ａ（ハ）、 ＣＰＵ−Ｂ ＠のそれぞれ私有ＲＡＭで
ある。翰はＣＰＵ−Ａ（ロ）とＣＰＵ−Ｂ ＠の共有力
Ｗであシ、パス切換スイッチ部（ハ）＠によシＣＰＵ−
Ａ ＱＤまたはＣＰＵ−Ｂ ＠と接続される。＠（ハ）
はバス切換スイッチ制御部であり、例えば＠はＭ小回路
、（ハ）はＯＲ回路で構成されている。ＡＮＤ回路（ハ
）に接続されている制御線１６１１η酩のうち、制御線
（８６１はＣＰＵ−Ａ■σの共有ＲＡＭアクセス要求に
用い、制御線闘はＣＰＵ−Ｂ ＠に対する待ち要求に用
い、制御線−は制御線の９）とともにＣＰＵ−Ｂ（２）
の共有力Ｗアクセス要求に用いる。ＯＲ回路（ハ）に接
続される制御線１９） ＋４０） （４１）のうち、制
御線側は制御線−とともにＣＰＵ−Ｂに）の共有ＲＡＭ
アクセス要求に用い、制御線顛は制御線（３ηによｆｉ
ＣＰＵ−Ｂ ＠が待ち状態に入ったことをスイッチ制
御部のＯＲ回路（財）に通知するのに用い、制御線（４
１）は１１１のとき共有ＲＡＭ翰とＣＰＵ−Ａン℃を接
続し、Ｉ□ｌのとき共有ＲＡＭ翰とＣ田−Ｂ＠を接続す
るようにバス切換えヌイッチ部に）（ホ）を切換えるの
に用いる。
上記ハードウェアによ）共有ＲＡＭ ＠へのアクセス手
順について述べる。本発明の方式は従来の方（９） 式と途って、ＣＰＵが共有ＲＡＭ翰へアクセスをおこな
う際に、その時点で共有ＲＡＭ翰がどちらのＣＰＵに接
続されているか知る必要はなく、いずれのＣＰＴＪとも
アクセス要求をスイッチ制御部＠（ハ）へ通知後アクセ
スを開始し、所定の読み書き終了後ただちにアクセス終
了をスイッチ制御部＠（ハ）へ通知するという手順で共
有ＲＡＭへアクセスできるという特徴をもっている。
順について述べる。本発明の方式は従来の方（９） 式と途って、ＣＰＵが共有ＲＡＭ翰へアクセスをおこな
う際に、その時点で共有ＲＡＭ翰がどちらのＣＰＵに接
続されているか知る必要はなく、いずれのＣＰＴＪとも
アクセス要求をスイッチ制御部＠（ハ）へ通知後アクセ
スを開始し、所定の読み書き終了後ただちにアクセス終
了をスイッチ制御部＠（ハ）へ通知するという手順で共
有ＲＡＭへアクセスできるという特徴をもっている。
以下、具体的にアクセス手順について説明する。
ＣＰＵ−Ａ Ｇ！ηは制御線−を１１１にしてアクセス
要求、′０＠にしてアクセス終了をスイッチ制御部に）
に通知するものとする。ＣＰＵ−Ｂ ＠は制御線の（至
）をｗＩＩにし、次に制御線睡を１０″とすることによ
りアクセス要求、逆に制御線＠９）を１１１にし、次に
制御線＠Ｓｉｅ″０１とすることによシアクセス終了を
スイッチ制御部婚（財）に通知する。
要求、′０＠にしてアクセス終了をスイッチ制御部に）
に通知するものとする。ＣＰＵ−Ｂ ＠は制御線の（至
）をｗＩＩにし、次に制御線睡を１０″とすることによ
りアクセス要求、逆に制御線＠９）を１１１にし、次に
制御線＠Ｓｉｅ″０１とすることによシアクセス終了を
スイッチ制御部婚（財）に通知する。
ａ） ＣＰＵ−Ａ ’２ｆ）のアクセス： ＣＰＵ−
Ａ Ｃ２υはアクセス要求をスイッチ制御部のＡＮＤ回
路−に通知する。このときＣＰＵ−Ｂ ＠が共有ＲＡＭ
（２９）を使用していなければ７ＭΦ回路（ホ）は閉じ
ておＪ） 、ＯＲ回（１０） 路（ハ）の出力線（パス切換えスイッチ部の制御線）
（４１）は”ｉ”’ｒ ｓ ルカらＣＰＵ−Ａ Ｃ２υ
と共有ＲＡＭｅＡは接続された状態に、ｌ）、ただちに
アクセスを開始できる。またＣＰＵ−Ａ Ｃ２ηがアク
セス要求を通知したとき、ＣＰＵ−Ｂ （４が共有ＲＡ
Ｍ翰を使用中であれば、ＡＮＤ回路（ホ）によシ制御線
陳は１１１となシ、ＣＰＵ−Ｂ ＠に待ち要求がかかり
、ＣＰＵ−Ｂ＠はハイインピーダンス状態となり停止す
る。このため制御線顛は１１″とな、！ｌ） 、ＯＲ回
路（財）の出力線引）は０１から１１′となシ、共有Ｒ
ＡＭ翰はＣＰＵ−Ａ Ｃ２ηと接続され、ＣＰＵ−Ａン
υはアクセス可能となるがＣＰＵ−Ａ １ｊｌ）がアク
セス終了をＡＮＤ回路翰に通知するとＭ小回路（イ）は
閉じ、ＣＰＵ−Ｂに）への待ち要求は解除され、ＣＰＵ
−Ｂ（イ）は中断していた共有ＲＡＭ翰へのアクセスを
再開できる。
Ａ Ｃ２υはアクセス要求をスイッチ制御部のＡＮＤ回
路−に通知する。このときＣＰＵ−Ｂ ＠が共有ＲＡＭ
（２９）を使用していなければ７ＭΦ回路（ホ）は閉じ
ておＪ） 、ＯＲ回（１０） 路（ハ）の出力線（パス切換えスイッチ部の制御線）
（４１）は”ｉ”’ｒ ｓ ルカらＣＰＵ−Ａ Ｃ２υ
と共有ＲＡＭｅＡは接続された状態に、ｌ）、ただちに
アクセスを開始できる。またＣＰＵ−Ａ Ｃ２ηがアク
セス要求を通知したとき、ＣＰＵ−Ｂ （４が共有ＲＡ
Ｍ翰を使用中であれば、ＡＮＤ回路（ホ）によシ制御線
陳は１１１となシ、ＣＰＵ−Ｂ ＠に待ち要求がかかり
、ＣＰＵ−Ｂ＠はハイインピーダンス状態となり停止す
る。このため制御線顛は１１″とな、！ｌ） 、ＯＲ回
路（財）の出力線引）は０１から１１′となシ、共有Ｒ
ＡＭ翰はＣＰＵ−Ａ Ｃ２ηと接続され、ＣＰＵ−Ａン
υはアクセス可能となるがＣＰＵ−Ａ １ｊｌ）がアク
セス終了をＡＮＤ回路翰に通知するとＭ小回路（イ）は
閉じ、ＣＰＵ−Ｂに）への待ち要求は解除され、ＣＰＵ
−Ｂ（イ）は中断していた共有ＲＡＭ翰へのアクセスを
再開できる。
ｂ） ＣＰＵ−Ｂ ＠のアクセス： ＣＰＵ−Ｂ翰は
アクセス要求をスイッチ制御部＠（ハ）に通知する。こ
のときＣＰＵ−Ａ Ｃ２υが共有ＲＡＭ翰を使用してい
なければ、ＡＮＤ回路（ハ）は閉じてお！Ｄ 、ＯＲ回
路（ハ）の（１１） 出力線引）はＩＯＩであるから、ＣＰＵ−Ｂ（４）と共
有腑翰は接続され、ただちにアクセスを開始できる。ま
た、ＣＰＵ−Ｂ■がアクセス要求を通知したとき、ＣＰ
Ｕ−Ａ （ａυが共有腸（翰を使用中であれば、ＡＮＤ
回路翰により、制御線３７１は１１１となり、ＣＰＵ−
Ｂ＠はハイインピーダンスとなるかう、ＣＰＵ−Ｂ＠の
共有腸■（２）へのアクセス要求は待たされ、ＣＰＵ−
Ａ■υが共有ＲＡＭ Ｈへのアクセスを終了してから、
ＣＰＵ−Ｂ ＠は共有ＲＡＭ ｆｉへアクセスを開始で
きる。
アクセス要求をスイッチ制御部＠（ハ）に通知する。こ
のときＣＰＵ−Ａ Ｃ２υが共有ＲＡＭ翰を使用してい
なければ、ＡＮＤ回路（ハ）は閉じてお！Ｄ 、ＯＲ回
路（ハ）の（１１） 出力線引）はＩＯＩであるから、ＣＰＵ−Ｂ（４）と共
有腑翰は接続され、ただちにアクセスを開始できる。ま
た、ＣＰＵ−Ｂ■がアクセス要求を通知したとき、ＣＰ
Ｕ−Ａ （ａυが共有腸（翰を使用中であれば、ＡＮＤ
回路翰により、制御線３７１は１１１となり、ＣＰＵ−
Ｂ＠はハイインピーダンスとなるかう、ＣＰＵ−Ｂ＠の
共有腸■（２）へのアクセス要求は待たされ、ＣＰＵ−
Ａ■υが共有ＲＡＭ Ｈへのアクセスを終了してから、
ＣＰＵ−Ｂ ＠は共有ＲＡＭ ｆｉへアクセスを開始で
きる。
以上述べたように２個のＣＰＵで構成されるマルチマイ
クロプロセッサにおいて、緊急の処理をおこなうＣＰＵ
に対して共有ＲＡＭへのアクセスを優先させるようにす
れば、従来の割り込みによる制御方式で問題であった、
共有ＲＡＭへアクセスする必要が生起してから実際にア
クセスを開始できるまでの待ち時間をなくすることが可
能となる。贅だ本発明のスイッチ制御部にプライオリテ
ィエンコーグを具備することにより、２個以上のマルチ
マイクロプロセッサへ拡張することもできる。
クロプロセッサにおいて、緊急の処理をおこなうＣＰＵ
に対して共有ＲＡＭへのアクセスを優先させるようにす
れば、従来の割り込みによる制御方式で問題であった、
共有ＲＡＭへアクセスする必要が生起してから実際にア
クセスを開始できるまでの待ち時間をなくすることが可
能となる。贅だ本発明のスイッチ制御部にプライオリテ
ィエンコーグを具備することにより、２個以上のマルチ
マイクロプロセッサへ拡張することもできる。
（１２）
本発明の方式の実施例としてワイヤドツト式プリンタへ
の適用について述べる。一般にプリンタは１ラインに印
字すべきデータを格納するためのバッファとしてＲＡＭ
を内蔵しておシ、ホストコンピュータから１ライン分の
データを受信した後、印字を開始するのが普通である。
の適用について述べる。一般にプリンタは１ラインに印
字すべきデータを格納するためのバッファとしてＲＡＭ
を内蔵しておシ、ホストコンピュータから１ライン分の
データを受信した後、印字を開始するのが普通である。
したがって１個のＣＰＵだけでプリンタのシステムを構
ａすると、印字中は受信できず、受信中は印字できない
ため効率の良いプリンタとならない。そこで２個のＣＰ
Ｕによるシステムとして本発明の方式を収９人れ、２個
のＣＰＵは印字制御と受信制御をそれぞれ担当するもの
とし、共有ＲＡＭとして１ラインのバッフ１とし、印字
制御用ＣＰＵに共有ＲＡＭに対する優先権を与え、印字
のタイミングに応じていつでも共有ＲＡＭからデータを
読み出せるものとし、受信制御用ＣＰＵは共有楯上で印
字済の領域に次のラインのデータを書き込んでいくもの
とすれば、１ライン印字した時点で次のラインのデータ
が準備されており、印字制御用ＣＰＵはほとんど待ち時
間なく印字を開始できることになシ効率の良いプリン（
１３） りを構成できた。
ａすると、印字中は受信できず、受信中は印字できない
ため効率の良いプリンタとならない。そこで２個のＣＰ
Ｕによるシステムとして本発明の方式を収９人れ、２個
のＣＰＵは印字制御と受信制御をそれぞれ担当するもの
とし、共有ＲＡＭとして１ラインのバッフ１とし、印字
制御用ＣＰＵに共有ＲＡＭに対する優先権を与え、印字
のタイミングに応じていつでも共有ＲＡＭからデータを
読み出せるものとし、受信制御用ＣＰＵは共有楯上で印
字済の領域に次のラインのデータを書き込んでいくもの
とすれば、１ライン印字した時点で次のラインのデータ
が準備されており、印字制御用ＣＰＵはほとんど待ち時
間なく印字を開始できることになシ効率の良いプリン（
１３） りを構成できた。
発明の効果
以上本発明によれば、共有ＲＡＭへアクセスする必要が
起って力・ら実際にアクセスを開始できるまでの待ち時
間をなくすることができ、マルチプロ七ツサの効果を増
大させることができる。したがってデータをリアルタイ
ムに処理するシステムにおいて有効なシステムを構成で
きる利点を有する。
起って力・ら実際にアクセスを開始できるまでの待ち時
間をなくすることができ、マルチプロ七ツサの効果を増
大させることができる。したがってデータをリアルタイ
ムに処理するシステムにおいて有効なシステムを構成で
きる利点を有する。
第１図は従来の割り込みによる共有メモリ制御方式によ
るメモリ共有型マルチマイクロプロセッサの構成側図、
第２図は本発明によるメモリ共有型マルチマイクロプロ
セッサの一実施例を示す構成図である。 ？υ・・・ＣＰＵ−Ａ 、（４）・・・ＣＰＵ−Ｂ％ａ
ｈ−・・パス切換えスイッチ制御部のＡＮＤ回路および
ＯＲ回路、に）・・・アドレスバス切換えスイッチ部、
翰・・・データバス切換えスイッチ部、＠（ハ）・・・
ＣＰＵ−ＡおよびＣＰＵ−Ｂの私有制、翰・・・共有Ｒ
ＡＭ 、 １．１ｆ） Ｃ１１ｌｌ−ＣＰＵ−Ａおよび
ＣＰＵ −Ｂのデ゛−タハス、ｆ３２１ｉＢ３１−ＣＰ
Ｕ−Ａ オヨＵ ＣＰＵ−Ｂ ｏ −ｒ Ｆ（１４） レスパス、閾・・・共有メモリのアドレス線、６υ・・
・メモリのデータ線、ぽ・・・ＣＰＵ−Ａの共有メモリ
アクセス要求線、齢・・・ＣＰＵ−Ｂへの待ち要求線、
ｔ３８１ ［３９）・・・ＣＰＵ−Ｂの共有メモリアク
セヌ要求線、油・・・ＣＰＵ−Ｂの待ち状態線、（４１
）・・・バス切換えスイッチの制御線代理人 森
本 義 弘 （１５） 第１因
るメモリ共有型マルチマイクロプロセッサの構成側図、
第２図は本発明によるメモリ共有型マルチマイクロプロ
セッサの一実施例を示す構成図である。 ？υ・・・ＣＰＵ−Ａ 、（４）・・・ＣＰＵ−Ｂ％ａ
ｈ−・・パス切換えスイッチ制御部のＡＮＤ回路および
ＯＲ回路、に）・・・アドレスバス切換えスイッチ部、
翰・・・データバス切換えスイッチ部、＠（ハ）・・・
ＣＰＵ−ＡおよびＣＰＵ−Ｂの私有制、翰・・・共有Ｒ
ＡＭ 、 １．１ｆ） Ｃ１１ｌｌ−ＣＰＵ−Ａおよび
ＣＰＵ −Ｂのデ゛−タハス、ｆ３２１ｉＢ３１−ＣＰ
Ｕ−Ａ オヨＵ ＣＰＵ−Ｂ ｏ −ｒ Ｆ（１４） レスパス、閾・・・共有メモリのアドレス線、６υ・・
・メモリのデータ線、ぽ・・・ＣＰＵ−Ａの共有メモリ
アクセス要求線、齢・・・ＣＰＵ−Ｂへの待ち要求線、
ｔ３８１ ［３９）・・・ＣＰＵ−Ｂの共有メモリアク
セヌ要求線、油・・・ＣＰＵ−Ｂの待ち状態線、（４１
）・・・バス切換えスイッチの制御線代理人 森
本 義 弘 （１５） 第１因
Claims (1)
- 【特許請求の範囲】 １、 第１および第２のマイクロプロセッサと、前記第
′１および第２のマイクロプロセッサそれぞれに接続さ
れた私有ランダムアクセスメモリと、前記第１および第
２のマイクロプロセッサの両方からアクセス可能な共有
ランダムアクセスメモリと、前記第１および第２のマイ
クロプロセッサのアドレスパヌおよびデータバスト前記
共有ランダムアクセスメモリのアドレヌ線およびデータ
線を二者択一的に接続するためのバス切換えスイッチ部
と、前記バス切換えスイッチ部の切換え制御をおこなう
だめのＡＮＤ回路とＯＲ回路から成るスイッチ制御部と
、前記ハの回路の入力と接続される前記第１のマイクロ
プロセッサの前記共有ランダムアクセスメモリへのアク
セス要求線および第２のマイクロプロセッサの前記共有
（１） ランダムアクセスメモリへのアクセス要求線と、前記Ａ
ＮＤ回路の出力と接続される前記第２のマイクロプロセ
ッサへの待ち要求線と、前記ＯＲ回路の入力と接続され
る前記第２のマイクロプロセッサの共有ランダムアクセ
スメモリへのアクセス要求線および前記第２のマイクロ
プロセッサの待ち軟融線と、前記ＯＲ回路の出力で接続
される前記バス切換えスイッチ部の制御線とを具備して
なるマルチマイクロプロセッサ。 ２、第１および第２のマイクロプロセ・ｙすは共有ラン
ダムアクセスメモリへのアクセスを開始する直前にアク
セス要求線によシスイッチ制御部にアクセス要求を通知
し、終了後前記アクセス要求を解除することによシ前記
スイッチ制御部にアクセス終了を通知するとともに、前
記スイッチ制御部は前記第１および第２のマイクロプロ
セッサからのアクセス要求に基づき、前記第１および第
２のマイクロブ０−ｈッサのいずれか１個からのアクセ
ス要求（２） があるときはただちにアクセス要求を許可し、前記第１
および第２のマイクロプロセッサからともにアクセス要
求があるときは前記第１のマイクロプロセッサのアクセ
ス要求を優先的に許可し、前記第２のマイクロプロセッ
サは前記第１のマイクロプロセッサがアクセス終了を通
知するまで待ち状態とするように、前Ｅランダムアクセ
スメモリの切換え制御をおこなうように構成したことを
特徴とする特許請求の範囲第１項記載のマルチマイクロ
プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14515682A JPS5935267A (ja) | 1982-08-20 | 1982-08-20 | マルチマイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14515682A JPS5935267A (ja) | 1982-08-20 | 1982-08-20 | マルチマイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5935267A true JPS5935267A (ja) | 1984-02-25 |
| JPS6341103B2 JPS6341103B2 (ja) | 1988-08-15 |
Family
ID=15378716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14515682A Granted JPS5935267A (ja) | 1982-08-20 | 1982-08-20 | マルチマイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935267A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150459A (ja) * | 1985-12-24 | 1987-07-04 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPS63158145A (ja) * | 1986-09-24 | 1988-07-01 | フレゼニウス アクチエンゲゼルシャフト | 遠心分離装置 |
| US5229586A (en) * | 1988-10-28 | 1993-07-20 | Tokyo Electric Co., Ltd. | Card issuing apparatus having sequential processing units |
| EP0572262A3 (en) * | 1992-05-28 | 1994-12-14 | C Cube Microsystems | Decoder for compressed video signals. |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0727442Y2 (ja) * | 1989-06-22 | 1995-06-21 | 沖電気工業株式会社 | 光ケーブル余長処理構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54120511A (en) * | 1978-03-11 | 1979-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Reception system for digital multi-frequency signal |
-
1982
- 1982-08-20 JP JP14515682A patent/JPS5935267A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54120511A (en) * | 1978-03-11 | 1979-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Reception system for digital multi-frequency signal |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150459A (ja) * | 1985-12-24 | 1987-07-04 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPS63158145A (ja) * | 1986-09-24 | 1988-07-01 | フレゼニウス アクチエンゲゼルシャフト | 遠心分離装置 |
| US5229586A (en) * | 1988-10-28 | 1993-07-20 | Tokyo Electric Co., Ltd. | Card issuing apparatus having sequential processing units |
| US5870497A (en) * | 1991-03-15 | 1999-02-09 | C-Cube Microsystems | Decoder for compressed video signals |
| EP0572262A3 (en) * | 1992-05-28 | 1994-12-14 | C Cube Microsystems | Decoder for compressed video signals. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341103B2 (ja) | 1988-08-15 |
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