JPH05265932A - バス制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 マルチプロセッサシステムに於けるバス制御
方式に関し、回路構成を簡単化し、且つバス占有時間を
短縮して共通バスの利用効率を向上する。 【構成】 複数のプロセッサ１−１〜１−ｎと共通バス
３との間に、記憶部５と制御部７とを有するインタフェ
ース部６を接続し、プロセッサ１−１〜１−ｎのアクセ
ス速度より高速のアクセス速度のメモリ２を共通バス３
に接続する。この共通バス３を制御する共通バス制御部
４を設ける。プロセッサ１−１〜１−ｎからのアクセス
要求信号ＲＱ１〜ＲＱｎを調停回路８で調停し、共通バ
ス３の使用権を与えたプロセッサのインタフェース部６
の制御部７とメモリ２とにタイミング制御回路９からの
タイミング信号を加えて、インタフェース部６の記憶部
５とメモリ２との間で高速でデータ転送を行わせ、その
記憶部５とプロセッサとの間はプロセッサのアクセス速
度に従ってデータ転送を行わせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサに対
して共通にメモリを設けたマルチプロセッサシステムに
於けるバス制御方式に関する。複数のプロセッサとメモ
リとを共通バスを介して接続したマルチプロセッサシス
テムに於いては、メモリに対するアクセス要求が競合す
る場合があるから、バス調停回路により共通バスの使用
権の調停を行うものであり、このような共通バスの使用
効率を向上することが要望されている。

【０００２】

【従来の技術】従来例のマルチプロセッサシステムは、
例えば、図３に示すように、プロセッサ（ＣＰＵ１〜Ｃ
ＰＵｎ）２１−１〜２１−ｎとメモリ（ＭＥＭ）２２と
を、共通バス２３を介して接続し、バス調停回路２４に
よりメモリ２２に対するアクセス競合を調停するもので
ある。即ち、プロセッサ２１−１〜２１−ｎからメモリ
２２をアクセスする必要が生じると、アクセス要求信号
をバス調停回路２４に送出する。バス調停回路２４は、
アクセス競合が生じない場合は、アクセス要求信号を送
出したプロセッサにバス使用権を与え、アクセス競合が
生じた場合は、優先順位等に従ってバス使用権を与え、
このバス使用権を獲得したプロセッサが共通バス２３を
介してメモリ２２にアクセスするものである。

【０００３】図４は従来例の動作説明図であり、（ａ）
はプロセッサ２１−１のアクセス要求信号、（ｂ）はプ
ロセッサ２１−１のバスイネーブル信号、（ｃ）はプロ
セッサ２１−２のアクセス要求信号、（ｄ）はプロセッ
サ２１−２のバスイネーブル信号、（ｅ）はプロセッサ
２１−ｎのアクセス要求信号、（ｆ）はプロセッサ２１
−ｎのバスイネーブル信号、（ｇ）はバス使用状態の一
例を示す。又プロセッサ２１−１に比較してプロセッサ
２１−２，２１−ｎの動作速度が遅く、バス占有時間が
２倍の場合を示す。

【０００４】（ａ）に示すように、プロセッサ２１−１
から時刻ｔ１，ｔ５にアクセス要求信号を送出し、
（ｃ）に示すように、プロセッサ２１−２から時刻ｔ
１，ｔ８にアクセス要求信号を送出し、（ｅ）に示すよ
うに、プロセッサ２１−ｎから時刻ｔ４，ｔ１２にアク
セス要求信号を送出した場合に於いて、バス調停回路２
４は、時刻ｔ１に於けるアクセス要求の競合に対してプ
ロセッサ２１−１にバス使用権を与えた場合を示し、プ
ロセッサ２１−２は、プロセッサ２１−１のバス占有時
間に相当するｗｔ２の待ち時間後にバス使用権を獲得し
て、メモリ２２に対するアクセスを行うことになる。

【０００５】又時刻ｔ３に於けるプロセッサ２１−ｎか
らのアクセス要求信号送出に対しては、プロセッサ２１
−２がバス使用中であるから、プロセッサ２１−ｎはｗ
ｔｎの待ち時間後に、（ｆ）に示すようにバスイネーブ
ル信号をバス調停回路２４から受信して、バス使用権を
獲得することができる。

【０００６】同様に、時刻ｔ５に於けるプロセッサ２１
−１からのアクセス要求信号に対しては、プロセッサ２
１−ｎのアクセス終了後の時刻ｔ１１にバスイネーブル
信号をバス調停回路２４から受信することになり、ｗｔ
１の待ち時間後にバス使用権を獲得することができる。
又時刻ｔ８に於けるプロセッサ２１−２からのアクセス
要求信号に対しては、ｗｔ２´の待ち時間後にバス使用
権を獲得することができ、又時刻ｔ１２に於けるプロセ
ッサ２１−ｎからのアクセス要求信号に対しては、ｗｔ
ｎ´の待ち時間後にバス使用権を獲得することができ
る。従って、共通バス２３は、（ｇ）の１，２，ｎに示
すように、プロセッサ２１−１，２１−２，２１−ｎが
使用することになる。

【０００７】又メモリを分散配置して共通バスの使用権
獲得の為の競合を少なくするマルチプロセッサシステム
が、例えば、図５に示すように知られている。同図に於
いて、３１−１〜３１−ｎはプロセッサ（ＣＰＵ１〜Ｃ
ＰＵｎ）、３２−１〜３２−ｎはメモリ（ＭＥＭ１〜Ｍ
ＥＭｎ）、３３は共通バス（ＢＳｄ）、３４は共通バス
調停部、３５−１〜３５−ｎはバッファ、ＢＳａ，ＢＳ
ｂ，ＢＳｃは内部バスを示す。

【０００８】各プロセッサ３１−１〜３１−ｎが自内部
バスＢＳａ，ＢＳｂ，ＢＳｃを使用してそれぞれのメモ
リ３２−１〜３２−ｎをアクセスすることができるが、
他のプロセッサ３１−１〜３１−ｎ対応のメモリをアク
セスする場合、共通バス３３を使用する必要があるか
ら、共通バス調停部３４によって共通バス３３の使用権
が与えられる。

【０００９】図６は従来例の動作説明図であり、ＣＰＵ
１，ＣＰＵ２，ＣＰＵｎはプロセッサ３１−１，３１−
２，３１−ｎの内部バスＢＳａ，ＢＳｂ，ＢＳｃの使用
状態を示し、ＢＳｄは共通バス３３の使用状態を示す。
ＣＰＵ１−ＢＳａ，ＣＰＵ２−ＢＳｂ，ＣＰＵｎ−ＢＳ
ｃは、それぞれプロセッサ３１−１，３１−２，３１−
ｎが内部バスＢＳａ，ＢＳｂ，ＢＳｃの使用中を示し、
「ａより」はプロセッサ３１−１からの内部バスの使用
中を示す。

【００１０】例えば、プロセッサ３１−１からプロセッ
サ３１−ｎのメモリ３２−ｎにアクセスする場合、プロ
セッサ３１−１から共通バス調停部３４にメモリ３２−
ｎに対するアクセス要求信号を送出する。それにより共
通バス調停部３４はプロセッサ３１−１に共通バス３３
の使用権を与えるから、プロセッサ３１−１は、プロセ
ッサ３１−ｎの内部バスＢＳｃが使用中でなれば、共通
バス３３とプロセッサ３１−ｎの内部バスＢＳｃを使用
して、メモリ３２−ｎにアクセスすることができる。

【００１１】ところが、プロセッサ３１−１からプロセ
ッサ３１−２のメモリ３２−２にアクセスする場合に、
プロセッサ３１−２がメモリ３２−２にアクセスして内
部バスＢＳｂを使用中の場合、共通バス調停部３４によ
って共通バス３３の使用権がプロセッサ３１−１に与え
られても、プロセッサ３１−２が内部バスＢＳｂの使用
終了までメモリ３２−２にアクセスすることがでないも
のである。従って、ｗｔの待ち時間が生じることにな
る。

【００１２】

【発明が解決しようとする問題点】複数のプロセッサに
対してメモリを共通的に配置した例えば図３に示す従来
例に於いては、共通バス２３の使用権を獲得してからメ
モリ２２にアクセスするものであり、アクセス要求が競
合すると、待ち時間が長くなり、例えば、プロセッサ２
１−２に対してはＴ２，プロセッサ２１−ｎに対しては
Ｔｎの時間以内にアクセスを終了できない場合は、デー
タを失うことがある。特に、比較的低速の複数のプロセ
ッサが含まれるマルチプロセッサシステムに於いては、
バス占有時間が長くなるから、他のプロセッサの待ち時
間が長くなる欠点が生じる。

【００１３】又メモリを分散配置した例えば図５に示す
従来例に於いては、他のプロセッサ側のメモリをアクセ
スする頻度が多くなければ、アクセス待ち時間が長くな
ることはなく、図３に示す従来例のような問題はなくな
る。しかし、メモリを分散配置し、且つ内部バスを設け
るものであるから、回路構成が複雑化し、且つ使用素子
数が多くなる。従って、コストアップとなる欠点があ
る。本発明は、メモリを共通的に配置しても、バス占有
時間を短縮して共通バスの利用効率を向上することを目
的とする。

【００１４】

【課題を解決するための手段】本発明のバス制御方式
は、図１を参照して説明すると、複数のプロセッサ（Ｃ
ＰＵ１〜ＣＰＵｎ）１−１〜１−ｎと、メモリ（ＭＥ
Ｍ）２とを共通バス３を介して接続し、この共通バス３
を共通バス制御部４によって制御するマルチプロセッサ
システムに於いて、メモリ２を、複数のプロセッサ１−
１〜１−ｎのアクセス速度に比較して高速で動作する構
成とし、且つ複数のプロセッサ１−１〜１−ｎと共通バ
ス３との間に、転送データを一時的に記憶する記憶部５
を有するインタフェース部６を設け、共通バス制御部４
は、複数のプロセッサ１−１〜１−ｎからのアクセス要
求が競合した場合に、共通バス３の使用権の調停を行う
と共に、メモリ２の動作タイミングを制御するものであ
る。

【００１５】

【作用】メモリ２は、プロセッサのアクセス速度に比較
して高速動作の構成を有し、プロセッサからのアクセス
要求を共通バス制御部４に於いて調停し、共通バス３の
使用権を与えると、インタフェース部６の記憶部５とメ
モリ２との間で、共通バス３を介してデータの転送が行
われる。なお、アドレス信号の転送については、共通バ
ス３又は図示を省略したアドレスバスを介して行うこと
ができる。プロセッサは、記憶部５との間でプロセッサ
のアクセス速度に従ってデータの転送を行うものであ
り、共通バス３の占有時間は、プロセッサのアクセス速
度に比較して短縮することができる。

【００１６】

【実施例】図１は本発明の実施例の説明図であり、複数
のプロセッサ（ＣＰＵ１〜ＣＰＵｎ）１−１〜１−ｎと
共通バス３との間にインタフェース部６を接続し、且つ
共通バス３にメモリ（ＭＥＭ）２を接続し、共通バス制
御部４により共通バス３を制御するマルチプロセッサシ
ステムを構成している。又プロセッサ１−１〜１−ｎの
アクセス速度を、例えば、４ＭＨｚとすると、メモリ２
のアクセス速度を８ＭＨｚ程度とする。或いはそれ以上
のアクセス速度の構成を用いる。このような高速動作で
且つ比較的大容量のメモリは容易に入手可能である。

【００１７】又インタフェース部６は、メモリ２のアク
セス速度に対応した動作速度を有するバッファメモリ等
の記憶部５と、その制御部７とを備え、又共通バス制御
部４は、調停回路８とタイミング制御回路９とを備えて
いる。調停回路８は、各プロセッサ１−１〜１−ｎから
のアクセス要求信号ＲＱ１〜ＲＱｎを受信して調停を行
うものであり、共通バス３の使用権を与えられたプロセ
ッサ対応のインタフェース部６の制御部７に、タイミン
グ制御回路９からのタイミング信号が加えられる。制御
部７は記憶部５を制御して、共通バス３との間及びプロ
セッサとの間のデータ転送を行わせる。

【００１８】図２は本発明の実施例の動作説明図であ
り、（ａ），（ｃ），（ｅ）はプロセッサ１−１，１−
２，１−ｎからのアクセス要求信号ＲＱ１，ＲＱ２，Ｒ
Ｑｎ、（ｂ），（ｄ），（ｆ）は、プロセッサ１−１，
１−２，１−ｎの動作状態を示し、（ｇ）は共通バス３
の使用状態を示す。

【００１９】時刻ｔ１に於いて、プロセッサ１−１，１
−２，１−ｎからアクセス要求信号ＲＱ１，ＲＱ２，Ｒ
Ｑｎが（ａ），（ｃ），（ｅ）に示すように、共通バス
制御部４の調停回路８に加えられ、調停回路８はプロセ
ッサ１−１に共通バス３の使用権を与えると、プロセッ
サ１−１からのアドレス信号を、図示を省略したアドレ
スバス等の構成、又は記憶部５を介してメモリ２に転送
し、メモリ２に対するデータの書込み又は読出しを示す
制御信号と共に、タイミング制御回路９からタイミング
信号がメモリ２に加えられ、又プロセッサ１−１のイン
タフェース部６の制御部７にもタイミング信号が加えら
れる。

【００２０】それによって、メモリ２とプロセッサ１−
１のインタフェース部６の記憶部５との間で、共通バス
３を介してデータが転送される。その転送速度は、タイ
ミング制御回路９からのタイミング信号によって制御さ
れるものであり、メモリ２のアクセス速度に従って設定
されている。このメモリ２のアクセス速度は、プロセッ
サ１−１のアクセス速度に比較して高速であるから、メ
モリ２と記憶部５との間のデータ転送は短時間で済むこ
とになる。

【００２１】時刻ｔ２にメモリ２と記憶部５との間のデ
ータ転送が終了すると、プロセッサ１−２に対して共通
バス３の使用権が与えられ、プロセッサ１−２のインタ
フェース部６の記憶部５とメモリ２との間で共通バス３
を介して高速でデータ転送が行われる。時刻ｔ３にこの
データ転送が終了すると、プロセッサ１−ｎに対して共
通バス３の使用権が与えられ、プロセッサ１−ｎのイン
タフェース部６の記憶部５とメモリ２との間で共通バス
３を介して高速でデータ転送が行われる。従って、共通
バス３は、（ｇ）の１，２，ｎで示すように、プロセッ
サ１−１，１−２，１−ｎが使用してデータ転送を行う
ことになり、プロセッサ１−２の待ち時間はｗｔ、プロ
セッサ１−ｎの待ち時間は２ｗｔとなる。

【００２２】又プロセッサ１−２からアクセス要求信号
ＲＱ２が送出されて共通バス３の使用権が与えられ、次
にプロセッサ１−ｎからアクセス要求信号ＲＱｎが送出
されて共通バス３の使用権が与えられ、この共通バス３
の使用中にプロセッサ１−１からアクセス要求信号ＲＱ
１が送出された場合、プロセッサ１−ｎのアクセス速度
が低速であっても、そのインタフェース部６の記憶部５
とメモリ２との間で高速でデータ転送が行われるから、
共通バス３の占有時間が短くなり、僅かな待ち時間ｗｔ
´後に、プロセッサ１−１にバス使用権が与えられるこ
とになる。この場合の共通バス３は、（ｇ）の２，ｎ，
１で示すように、プロセッサ１−２，１−ｎ，１−１の
順序で使用することになる。

【００２３】インタフェース部６の記憶部５は、プロセ
ッサとの間のデータ転送速度と、メモリ２との間のデー
タ転送速度との差，バス幅，転送ブロック長等に従った
記憶容量とすれば良いことになり、従って、小容量のも
ので済むことになり、コストアップとなることはない。
又この記憶部５を、プロセッサからメモリ２に対するデ
ータ転送の場合のみ使用し、又は反対に、メモリ２から
読出したデータをプロセッサに転送する場合のみ使用す
る構成とすることもできる。又メモリ２のアクセス速度
と同一或いはそれ以上のアクセス速度を有する高速動作
のプロセッサを含む場合は、そのプロセッサと共通バス
との間のインタフェース部６には、記憶部５を省略する
ことができる。即ち、プロセッサとメモリ２との間で共
通バス３を介して直接的にデータ転送を行うこともでき
る。又プロセッサ間通信に対しても適用可能である。

【００２４】

【発明の効果】以上説明したように、本発明は、プロセ
ッサのアクセス速度に比較して高速で動作するメモリ２
を共通バス３に接続し、この共通バス３とプロセッサ１
−１〜１−ｎとの間のインタフェース部６に記憶部５を
設け、共通バス制御部４によって共通バス３の使用権を
獲得したプロセッサのインタフェース部６に於いて、そ
の記憶部５とメモリ２との間で共通バス３を介して高速
でデータ転送を行い、この記憶部５とプロセッサとの間
は、プロセッサのアクセス速度に従ってデータ転送を行
うものであるから、共通バス制御部４によって使用権を
与えられたプロセッサによる共通バス３の占有時間を短
縮することができ、共通バス３の使用効率を向上するこ
とができる利点がある。又多数のプロセッサを含むマル
チプロセッサシステムに於いて、メモリ２を分散配置す
ることなく、共通的に設けて、回路構成を簡単化するこ
とができると共に、アクセス要求に対する待ち時間を短
くすることができる利点がある。このように待ち時間が
短くなるから、データが喪失するような問題を解決する
ことができる。

【図面の簡単な説明】

【図１】本発明の実施例の説明図である。

【図２】本発明の実施例の動作説明図である。

【図３】従来例の説明図である。

【図４】従来例の動作説明図である。

【図５】従来例の説明図である。

【図６】従来例の動作説明図である。

【符号の説明】

１−１〜１−ｎ プロセッサ（ＣＰＵ１〜ＣＰＵｎ） ２ メモリ（ＭＥＭ） ３ 共通バス ４ 共通バス制御部 ５ 記憶部 ６ インタフェース部 ７ 制御部 ８ 調停回路 ９ タイミング制御回路 ＲＱ１〜ＲＱｎ アクセス要求信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサ（１−１〜１−ｎ）と
   メモリ（２）とを共通バス（３）により接続し、該共通
   バス（３）を共通バス制御部（４）によって制御するマ
   ルチプロセッサシステムに於いて、 前記メモリ（２）を、前記複数のプロセッサ（１−１〜
   １−ｎ）のアクセス速度より高速で動作する構成とし、
   且つ前記複数のプロセッサ（１−１〜１−ｎ）と前記共
   通バス（３）との間に、転送データを一時的に記憶する
   記憶部（５）を有するバスインタフェース部（６）を設
   け、 前記共通バス制御部（４）は、前記複数のプロセッサ
   （１−１〜１−ｎ）からのアクセス要求が競合した場合
   に、前記共通バス（３）の使用権の調停を行い、且つ前
   記メモリ（２）の動作タイミングを制御することを特徴
   とするバス制御方式。