JPH0120459B2 - - Google Patents
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- JPH0120459B2 JPH0120459B2 JP58226440A JP22644083A JPH0120459B2 JP H0120459 B2 JPH0120459 B2 JP H0120459B2 JP 58226440 A JP58226440 A JP 58226440A JP 22644083 A JP22644083 A JP 22644083A JP H0120459 B2 JPH0120459 B2 JP H0120459B2
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- JP
- Japan
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- processor
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- data
- master processor
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- 230000015654 memory Effects 0.000 claims description 52
- 230000005540 biological transmission Effects 0.000 claims description 7
- 230000002457 bidirectional effect Effects 0.000 claims description 4
- 238000013500 data storage Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、それぞれ共通のシステムバスに接続
された複数のプロセツサを備えたマルチプロセツ
サシステムに関するものである。
された複数のプロセツサを備えたマルチプロセツ
サシステムに関するものである。
〔従来技術〕
従来、各種の電子機器ではシステムバスにマイ
クロコンピユータなどのプロセツサを複数個接続
し、システムバスに接続されている大容量メモリ
等の資源を相互に送受して高度で複雑な処理を実
現できるようにしたマルチプロセツサシステムを
用いたものがある。
クロコンピユータなどのプロセツサを複数個接続
し、システムバスに接続されている大容量メモリ
等の資源を相互に送受して高度で複雑な処理を実
現できるようにしたマルチプロセツサシステムを
用いたものがある。
ところが、従来のマルチプロセツサシステムで
は、各プロセツサからシステムバスに対する同時
アクセスを防止するためシステムバスの使用権を
バスアービタによつて管理する構成をとつている
ため、バスアービタが必ず必要となつて構成が複
雑化すると共に、システムバスの使用許可が決定
されるまでに複雑な条件を判断しなくてはならず
全体としてのスループツトが低下してしまうとい
う欠点があつた。
は、各プロセツサからシステムバスに対する同時
アクセスを防止するためシステムバスの使用権を
バスアービタによつて管理する構成をとつている
ため、バスアービタが必ず必要となつて構成が複
雑化すると共に、システムバスの使用許可が決定
されるまでに複雑な条件を判断しなくてはならず
全体としてのスループツトが低下してしまうとい
う欠点があつた。
なお、従来では特開昭48−87741号公報に記載
された計算機システムのように周辺装置に二組の
バツフアメモリを設け、前記バツフアメモリを計
算機と周辺装置に交互に切り換えて接続し、デー
タを送ることにより、周辺装置のデータ要求に対
する周辺制御装置から計算機へのデータ要求が平
均的になるようにしたものがあり、また特開昭55
−115142号公報に記載されたデータ処理方式のよ
うに前処理部からのデータをフアーストインフア
ーストアウト方式に従つてメモリに交互に書き込
むと共に、後処理部に読み出すことにより、デー
タ処理時間のばらつきに基づくデータの脱落やス
リツプを防止するようにしたものがあり、さら
に、特開昭55−134442号公報に記載されたデータ
転送装置のように２面バツフアメモリの各面切り
換え周期毎に入力される信号の先頭部分を記憶す
るレジスト手段を設け、入力信号に引き続くデー
タをいずれか一方のバツフアメモリに書き込み、
該書き込まれたデータを読み出すに先立つてレジ
スト手段に記憶されたデータを読み出すことによ
り、バツフアメモリの面切り換え時に、完全にデ
ータを読み出すようにしたものもある。
された計算機システムのように周辺装置に二組の
バツフアメモリを設け、前記バツフアメモリを計
算機と周辺装置に交互に切り換えて接続し、デー
タを送ることにより、周辺装置のデータ要求に対
する周辺制御装置から計算機へのデータ要求が平
均的になるようにしたものがあり、また特開昭55
−115142号公報に記載されたデータ処理方式のよ
うに前処理部からのデータをフアーストインフア
ーストアウト方式に従つてメモリに交互に書き込
むと共に、後処理部に読み出すことにより、デー
タ処理時間のばらつきに基づくデータの脱落やス
リツプを防止するようにしたものがあり、さら
に、特開昭55−134442号公報に記載されたデータ
転送装置のように２面バツフアメモリの各面切り
換え周期毎に入力される信号の先頭部分を記憶す
るレジスト手段を設け、入力信号に引き続くデー
タをいずれか一方のバツフアメモリに書き込み、
該書き込まれたデータを読み出すに先立つてレジ
スト手段に記憶されたデータを読み出すことによ
り、バツフアメモリの面切り換え時に、完全にデ
ータを読み出すようにしたものもある。
しかしながら上述した特開昭48−87741号公報
の計算機システム、特開昭55−115142号公報のデ
ータ処理方式及び特開昭55−134442号公報のデー
タ転送装置は、マルチプロセツサシステムにおけ
るデータ送受を対象としたものではなく、上記各
従来例をマルチプロセツサシステムに利用しよう
とした場合には、バスアービタ等のバス調停のた
めの回路が必要となり、上述した欠点が生じる。
また、上記各従来例は、一方向のデータ送受に対
するものであり、双方向のデータ送受には不向き
であるという欠点もある。
の計算機システム、特開昭55−115142号公報のデ
ータ処理方式及び特開昭55−134442号公報のデー
タ転送装置は、マルチプロセツサシステムにおけ
るデータ送受を対象としたものではなく、上記各
従来例をマルチプロセツサシステムに利用しよう
とした場合には、バスアービタ等のバス調停のた
めの回路が必要となり、上述した欠点が生じる。
また、上記各従来例は、一方向のデータ送受に対
するものであり、双方向のデータ送受には不向き
であるという欠点もある。
本発明は、上記欠点に鑑みなされたものであつ
て、スループツトを低下させないで各プロセツサ
間の双方向のデータ送受を行うと共に、バスアー
ビタ等のバス調停のための回路を不要にして簡単
な回路構成で安価なマルチプロセツサシステムを
提供することを目的とする。
て、スループツトを低下させないで各プロセツサ
間の双方向のデータ送受を行うと共に、バスアー
ビタ等のバス調停のための回路を不要にして簡単
な回路構成で安価なマルチプロセツサシステムを
提供することを目的とする。
本発明は、各プロセツサのうち１つをマスタプ
ロセツサとし、残余をスレイブプロセツサとし、
かつ２つのメモリブロツクを有するメモリを各ス
レイブプロセツサにそれぞれ対応して設け、各メ
モリのメモリブロツクをマスタプロセツサの制御
のもとにマスタプロセツサ側とスレイブプロセツ
サ側に選択的に切替えてマスタプロセツサと各ス
レイブプロセツサとの間のデータ送受を行うよう
にしたものである。
ロセツサとし、残余をスレイブプロセツサとし、
かつ２つのメモリブロツクを有するメモリを各ス
レイブプロセツサにそれぞれ対応して設け、各メ
モリのメモリブロツクをマスタプロセツサの制御
のもとにマスタプロセツサ側とスレイブプロセツ
サ側に選択的に切替えてマスタプロセツサと各ス
レイブプロセツサとの間のデータ送受を行うよう
にしたものである。
第１図は本発明の一実施例を示すブロツク図で
あつて、システムバス１にはマスタプロセツサ
２、大容量メモリ３、複数のスレイブプロセツサ
４−１〜４−Ｎが接続されている。この場合、ス
レイブプロセツサ４−１〜４−Ｎには第２図に示
すように、スレイブCPU４０、マスタプロセツ
サ２との間でコマンドの送受を行うインプツトレ
ジスタ４１およびアウトプツトレジスタ４２、２
つのメモリブロツクＡ，Ｂを有するランダムアク
セスメモリ（RAM）４３とが設けられている。
あつて、システムバス１にはマスタプロセツサ
２、大容量メモリ３、複数のスレイブプロセツサ
４−１〜４−Ｎが接続されている。この場合、ス
レイブプロセツサ４−１〜４−Ｎには第２図に示
すように、スレイブCPU４０、マスタプロセツ
サ２との間でコマンドの送受を行うインプツトレ
ジスタ４１およびアウトプツトレジスタ４２、２
つのメモリブロツクＡ，Ｂを有するランダムアク
セスメモリ（RAM）４３とが設けられている。
このような構成において、例えばスレイブプロ
セツサ４−１が図示しない外部装置からデータを
受け、このデータをマスタプロセツサ２に転送す
る場合について説明すると、この場合にはまずマ
スタプロセツサ２からスレイブプロセツサ４−１
のインプツトレジスタ４１に対し外部装置からの
データ入力動作を指示するコマンドが設定され
る。これにより、スレイブCPU４０は外部装置
からのデータ入力動作を実行し、この時入力した
データをRAM４３のＢメモリブロツクに順次記
憶させる。このようなデータ入力動作を繰返し行
つているうちにＢメモリブロツクへの書込みアド
レスが最終アドレスに達すると、スレイブCPU
４０はこのことを表すコマンドをアウトプツトレ
ジスタ４２に書込み、マスタプロセツサ２に対し
て割込みをかける。
セツサ４−１が図示しない外部装置からデータを
受け、このデータをマスタプロセツサ２に転送す
る場合について説明すると、この場合にはまずマ
スタプロセツサ２からスレイブプロセツサ４−１
のインプツトレジスタ４１に対し外部装置からの
データ入力動作を指示するコマンドが設定され
る。これにより、スレイブCPU４０は外部装置
からのデータ入力動作を実行し、この時入力した
データをRAM４３のＢメモリブロツクに順次記
憶させる。このようなデータ入力動作を繰返し行
つているうちにＢメモリブロツクへの書込みアド
レスが最終アドレスに達すると、スレイブCPU
４０はこのことを表すコマンドをアウトプツトレ
ジスタ４２に書込み、マスタプロセツサ２に対し
て割込みをかける。
すると、この間他の処理を実行していたマスタ
プロセツサ２はスレイブプロセツサ４−１からの
割込みによつてスレイブプロセツサ４−１におけ
るRAM４３のＢメモリブロツクが満杯状態にな
つたことを検知し、スレイブプロセツサ４−１に
対しＡメモリブロツクに代えてＢメモリブロツク
をシステムバス１に結合させるべく切替コマンド
を送出する。このメモリブロツクの切替コマンド
はインプツトレジスタ４１を介してスレイブ
CPU４０に与えられる。これにより、スレイブ
CPU４０はRAM４３に対し切替信号を与え、Ａ
メモリブロツクに代えてＢメモリブロツクをシス
テムバス１に結合させる。
プロセツサ２はスレイブプロセツサ４−１からの
割込みによつてスレイブプロセツサ４−１におけ
るRAM４３のＢメモリブロツクが満杯状態にな
つたことを検知し、スレイブプロセツサ４−１に
対しＡメモリブロツクに代えてＢメモリブロツク
をシステムバス１に結合させるべく切替コマンド
を送出する。このメモリブロツクの切替コマンド
はインプツトレジスタ４１を介してスレイブ
CPU４０に与えられる。これにより、スレイブ
CPU４０はRAM４３に対し切替信号を与え、Ａ
メモリブロツクに代えてＢメモリブロツクをシス
テムバス１に結合させる。
この結果、今度はＢメモリブロツクがマスタプ
ロセツサ２からアクセス可能となり、Ｂメモリブ
ロツクに記憶されたデータはマスタプロセツサ２
の読込み動作によりマスタプロセツサ２へ読込ま
れ、大容量メモリ３に書込まれる。
ロセツサ２からアクセス可能となり、Ｂメモリブ
ロツクに記憶されたデータはマスタプロセツサ２
の読込み動作によりマスタプロセツサ２へ読込ま
れ、大容量メモリ３に書込まれる。
次に、大容量メモリ３に記憶されたデータを例
えばスレイブプロセツサ４−Ｎに接続された外部
装置に出力する場合について説明すると、この場
合にはまず大容量メモリ３に記憶されたデータが
スレイブプロセツサ４−ＮにおけるRAM４３の
Ａメモリブロツクに書込まれる。
えばスレイブプロセツサ４−Ｎに接続された外部
装置に出力する場合について説明すると、この場
合にはまず大容量メモリ３に記憶されたデータが
スレイブプロセツサ４−ＮにおけるRAM４３の
Ａメモリブロツクに書込まれる。
次に、マスタプロセツサ２はスレイブプロセツ
サ４−Ｎに対しＡメモリブロツクに代えてＢメモ
リブロツクをシステムバス１に結合させるべく切
替コマンドを送出する。これにより、システムバ
ス１にはＢメモリブロツクが結合され、マスタプ
ロセツサ２からの転送データを記憶したＡメモリ
ブロツクはスレイブプロセツサ４０のバスライン
に結合される。
サ４−Ｎに対しＡメモリブロツクに代えてＢメモ
リブロツクをシステムバス１に結合させるべく切
替コマンドを送出する。これにより、システムバ
ス１にはＢメモリブロツクが結合され、マスタプ
ロセツサ２からの転送データを記憶したＡメモリ
ブロツクはスレイブプロセツサ４０のバスライン
に結合される。
そこで、Ａメモリブロツクに記憶されたデータ
を外部装置に出力すべくマスタプロセツサ２から
スレイブプロセツサ４−Ｎのインプツトレジスタ
４１に対し外部装置に対するデータ出力動作を指
示するコマンドが設定される。これにより、スレ
イブCPU４０はＡメモリブロツクからデータを
順次読出して外部装置に対するデータ出力動作を
実行する。
を外部装置に出力すべくマスタプロセツサ２から
スレイブプロセツサ４−Ｎのインプツトレジスタ
４１に対し外部装置に対するデータ出力動作を指
示するコマンドが設定される。これにより、スレ
イブCPU４０はＡメモリブロツクからデータを
順次読出して外部装置に対するデータ出力動作を
実行する。
このようなデータ出力動作を繰返し行つている
うちにＡメモリブロツクの読出しアドレスが最終
アドレスに達すると、スレイブCPU４０はこの
ことを表すコマンドをアウトプツトレジスタ４２
に書込み、マスタプロセツサ２に対して割込みを
かける。
うちにＡメモリブロツクの読出しアドレスが最終
アドレスに達すると、スレイブCPU４０はこの
ことを表すコマンドをアウトプツトレジスタ４２
に書込み、マスタプロセツサ２に対して割込みを
かける。
すると、この間他の処理を実行していたマスタ
プロセツサ２はスレイブプロセツサ４−１からの
割込みによつてスレイブプロセツサ４−Ｎにおけ
るRAM４３のＡメモリブロツクが空状態になつ
たことを検知し、スレイブプロセツサ４−Ｎに対
しＢメモリブロツクに代えてＡメモリブロツクを
システムバス１に結合させるべく切替コマンドを
送出する。このメモリブロツクの切替コマンドは
インプツトレジスタ４１を介してスレイブCPU
４０に与えられる。これにより、スレイブCPU
４０はRAM４３に対し切替信号を与え、Ｂメモ
リブロツクに代えてＡメモリブロツクをシステム
バス１に結合させる。
プロセツサ２はスレイブプロセツサ４−１からの
割込みによつてスレイブプロセツサ４−Ｎにおけ
るRAM４３のＡメモリブロツクが空状態になつ
たことを検知し、スレイブプロセツサ４−Ｎに対
しＢメモリブロツクに代えてＡメモリブロツクを
システムバス１に結合させるべく切替コマンドを
送出する。このメモリブロツクの切替コマンドは
インプツトレジスタ４１を介してスレイブCPU
４０に与えられる。これにより、スレイブCPU
４０はRAM４３に対し切替信号を与え、Ｂメモ
リブロツクに代えてＡメモリブロツクをシステム
バス１に結合させる。
このように、マスタプロセツサ２と各スレイブ
プロセツサ４−１〜４−Ｎとのデータ送受は
RAM４３のメモリブロツクを交互に切換えるこ
とにより行われる。このため、マスタプロセツサ
２および各スレイブCPU４０はメモリブロツク
の切替後はＡメモリブロツクまたはＢメモリブロ
ツクを独立して使用することができそれぞれの処
理を独立して実行できる。この結果、スループツ
トの低下を防ぐことができる。また、システムバ
ス１を使用するに際しての複雑な条件判断をする
必要がないため、バスアービタなどの回路が不要
となつて構成を簡単にできると共に、全体として
のスループツトを向上させることができる。ま
た、データ送受を行うためのマスタプロセツサ２
と各スレイブプロセツサ４−１〜４−Ｎとの通信
は割込み動作を基本としているためオーバヘツド
も小さいなどの利点がある。
プロセツサ４−１〜４−Ｎとのデータ送受は
RAM４３のメモリブロツクを交互に切換えるこ
とにより行われる。このため、マスタプロセツサ
２および各スレイブCPU４０はメモリブロツク
の切替後はＡメモリブロツクまたはＢメモリブロ
ツクを独立して使用することができそれぞれの処
理を独立して実行できる。この結果、スループツ
トの低下を防ぐことができる。また、システムバ
ス１を使用するに際しての複雑な条件判断をする
必要がないため、バスアービタなどの回路が不要
となつて構成を簡単にできると共に、全体として
のスループツトを向上させることができる。ま
た、データ送受を行うためのマスタプロセツサ２
と各スレイブプロセツサ４−１〜４−Ｎとの通信
は割込み動作を基本としているためオーバヘツド
も小さいなどの利点がある。
以上説明したように、本発明では、メモリブロ
ツクのデータ記憶の状態、すなわち上記メモリブ
ロツクへの書き込みアドレスが最終アドレスかど
うかに応じてマスタプロセツサに割り込みをか
け、上記割り込みに基づくマスタプロセツサの切
替え指示に応じてスレイブプロセツサがデータ記
憶のためのメモリブロツクを切替えるので、スル
ープツトを低下させないで各プロセツサ間の双方
向のデータ送受を行うと共に、バスアービタ等の
バス調停のための回路が不要になり、このため回
路構成を簡単にすることができるため、製作コス
トを低減することができる。
ツクのデータ記憶の状態、すなわち上記メモリブ
ロツクへの書き込みアドレスが最終アドレスかど
うかに応じてマスタプロセツサに割り込みをか
け、上記割り込みに基づくマスタプロセツサの切
替え指示に応じてスレイブプロセツサがデータ記
憶のためのメモリブロツクを切替えるので、スル
ープツトを低下させないで各プロセツサ間の双方
向のデータ送受を行うと共に、バスアービタ等の
バス調停のための回路が不要になり、このため回
路構成を簡単にすることができるため、製作コス
トを低減することができる。
第１図は本発明の一実施例を示す全体ブロツク
図、第２図はスレイブプロセツサの構成の一例を
示すブロツク図である。 １……システムバス、２……マスタプロセツ
サ、３……大容量メモリ、４−１〜４−Ｎ……ス
レイブプロセツサ、４０……スレイブCPU、４
１……インプツトレジスタ、４２……アウトプツ
トレジスタ、４３……ランダムアクセスメモリ。
図、第２図はスレイブプロセツサの構成の一例を
示すブロツク図である。 １……システムバス、２……マスタプロセツ
サ、３……大容量メモリ、４−１〜４−Ｎ……ス
レイブプロセツサ、４０……スレイブCPU、４
１……インプツトレジスタ、４２……アウトプツ
トレジスタ、４３……ランダムアクセスメモリ。
Claims (1)
- 【特許請求の範囲】 １ マスタプロセツサと、少なくとも１つのスレ
イブプロセツサと、該スレイブプロセツサに対応
して設けられデータを順次記憶する２つのメモリ
ブロツクと、当該マスタプロセツサ、スレイブプ
ロセツサ及びメモリブロツクを接続するシステム
バスとを有し、前記マスタプロセツサと前記スレ
イブプロセツサとの間でデータの送受を行うマル
チプロセツサシステムにおいて、 前記スレイブプロセツサは前記メモリブロツク
のデータ記憶の状態を検知する手段と、 前記検知結果に応じて前記マスタプロセツサに
割り込みをかける手段と、 前記割り込みに基づく前記マスタプロセツサの
切替指示に応じてデータ記憶のためのメモリブロ
ツクを切り替える手段と を具え、前記マスタプロセツサと前記スレイブプ
ロセツサとの間で双方向のデータ送受を行うこと
を特徴とするマルチプロセツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226440A JPS60118967A (ja) | 1983-11-30 | 1983-11-30 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226440A JPS60118967A (ja) | 1983-11-30 | 1983-11-30 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60118967A JPS60118967A (ja) | 1985-06-26 |
| JPH0120459B2 true JPH0120459B2 (ja) | 1989-04-17 |
Family
ID=16845138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226440A Granted JPS60118967A (ja) | 1983-11-30 | 1983-11-30 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60118967A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4887741A (ja) * | 1972-02-18 | 1973-11-17 | ||
| JPS55115142A (en) * | 1979-02-24 | 1980-09-04 | Fujitsu Ltd | Data processing system |
| JPS55134442A (en) * | 1979-04-04 | 1980-10-20 | Hitachi Ltd | Data transfer unit |
-
1983
- 1983-11-30 JP JP58226440A patent/JPS60118967A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4887741A (ja) * | 1972-02-18 | 1973-11-17 | ||
| JPS55115142A (en) * | 1979-02-24 | 1980-09-04 | Fujitsu Ltd | Data processing system |
| JPS55134442A (en) * | 1979-04-04 | 1980-10-20 | Hitachi Ltd | Data transfer unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60118967A (ja) | 1985-06-26 |
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