CN112765059A - 一种基于fpga的dma设备及dma数据搬移方法 - Google Patents

Abstract

本申请公开了一种基于FPGA的DMA设备及DMA数据搬移方法，DMA设备包括：配置模块用于获取主机发送的配置信息，并基于配置信息向多通道模块中多个数据搬移通道分别下发数据搬移任务；配置信息包括每个通道待搬移的数据量、源地址、目的地址；多通道模块用于通过每个数据搬移通道基于对应的搬移任务向仲裁模块发送搬移请求；仲裁模块用于基于预设通道优先级从多个搬移请求中确定出第一目标请求，并处理第一目标请求以通过对应的数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当第一存储设备中数据量不足，则基于预设通道优先级确定出第二目标请求进行处理。能够满足多个外部存储设备之间的数据搬移需求，提升数据搬移效率。

Description

一种基于FPGA的DMA设备及DMA数据搬移方法

技术领域

本申请涉及数据传输技术领域，特别涉及一种基于FPGA的DMA设备及DMA数据搬移方法。

背景技术

随着异构加速日益广泛的应用，基于FPGA(即Field Programmable Gate Array现场可编程与门阵列)的加速卡也发展迅速。加速卡FPGA通过PCIE接口与服务器主机连接，服务器主机通过PCIE(即peripheral component interconnect express，一种高速串行计算机扩展总线标准)接口将需要加速的数据发送给加速卡FPGA，加速卡FPGA处理完成后通过PCIE接口返回相关的数据。在数据传输过程中，DMA(即direct memory access，直接存储器访问)是常用的数据搬移设备，用于接收主机的搬移指令，申请总线控制权，进行数据搬移。

目前，如果系统中的外设较多，现有的DMA一次只能接收一次搬移指令，那就需要多个DMA同时工作才能满足要求，而这样显然会增加系统复杂性。而且因为都挂在同一总线上，多个DMA并不能同时搬移数据，同一时刻只有一个DMA能获取总线，进行数据搬移。这样总线就需要在多个DMA之间进行切换，效率较低。

发明内容

有鉴于此，本申请的目的在于提供一种基于FPGA的DMA设备及DMA数据搬移方法，能够满足多个外部存储设备之间的数据搬移需求，避免总线在多个DMA之间进行切换，提升数据搬移效率。其具体方案如下：

第一方面，本申请公开了一种基于FPGA的DMA设备，包括配置模块、多通道模块、仲裁模块，其中，

所述配置模块，用于获取主机发送的配置信息，并基于所述配置信息向所述多通道模块中相应的多个数据搬移通道分别下发对应的数据搬移任务；其中，所述配置信息包括每个所述数据搬移通道待搬移的数据量、源地址以及目的地址；

所述多通道模块，用于通过每个所述数据搬移通道基于对应的所述数据搬移任务向所述仲裁模块发送搬移请求；

所述仲裁模块，用于基于预设通道优先级从多个所述搬移请求中确定出第一目标请求，并处理所述第一目标请求以通过所述第一目标请求对应的所述数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当所述第一目标请求对应的所述第一存储设备中数据量不足，则基于所述预设通道优先级确定出第二目标请求进行处理。

可选的，所述仲裁模块，具体用于基于所述预设通道优先级以及搬移请求对应的所述目的地址确定出所述第二目标请求进行处理。

可选的，所述仲裁模块，还用于当所述第一存储设备中数据量满足继续读取条件，则暂停处理所述第二目标请求，继续处理所述第一目标请求。

可选的，具体用于基于所述第一目标请求从所述第一存储设备中读取所述目标数据，并将所述目标数据放置于所述第一目标请求对应的所述数据搬移通道的缓存中，从所述缓存中读取所述目标数据写入所述第二存储设备中。

可选的，还包括：

状态模块，用于记录全部所述数据搬移通道对应的搬移状态。

可选的，所述仲裁模块还用于：

将所述搬移状态写入所述状态模块。

可选的，所述多通道模块还用于：

将所述搬移状态写入所述状态模块。

可选的，还包括：

中断模块，用于当任一所述数据搬移任务完成后，发送对应的中断至所述主机。

第二方面，本申请公开了一种基于FPGA的DMA数据搬移方法，包括：

通过配置模块获取主机发送的配置信息，并基于所述配置信息向多通道模块中相应的多个数据搬移通道分别下发对应的数据搬移任务；

通过所述多通道模块中每个所述数据搬移通道基于对应的所述数据搬移任务向仲裁模块发送搬移请求；

通过所述仲裁模块基于预设通道优先级从多个所述搬移请求中确定出第一目标请求，并处理所述第一目标请求以通过所述第一目标请求对应的所述数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当所述第一目标请求对应的所述第一存储设备中数据量不足，则基于所述预设通道优先级确定出第二目标请求进行处理。

可选的，所述基于所述预设通道优先级确定出第二目标请求进行处理，包括：

基于所述预设通道优先级以及搬移请求对应的所述目的地址确定出所述第二目标请求进行处理。

可见，本申请公开的基于FPGA的DMA设备，包括配置模块、多通道模块、仲裁模块，其中，所述配置模块，用于获取主机发送的配置信息，并基于所述配置信息向所述多通道模块中相应的多个数据搬移通道分别下发对应的数据搬移任务；其中，所述配置信息包括每个所述数据搬移通道待搬移的数据量、源地址以及目的地址；所述多通道模块，用于通过每个所述数据搬移通道基于对应的所述数据搬移任务向所述仲裁模块发送搬移请求；所述仲裁模块，用于基于预设通道优先级从多个所述搬移请求中确定出第一目标请求，并处理所述第一目标请求以通过所述第一目标请求对应的所述数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当所述第一目标请求对应的所述第一存储设备中数据量不足，则基于所述预设通道优先级确定出第二目标请求进行处理。也即，本申请通过配置数据搬移的源地址、目的地址和搬移数据量通过多个数据搬移通道执行多个数据搬移任务，通过仲裁模块确定出目标请求进行数据搬移，若当前目标请求对应的存储设备数据不足时，确定出新的目标请求进行数据搬移，避免等待时间过程，这样，能够满足多个外部存储设备之间的数据搬移需求，避免总线在多个DMA之间进行切换，提升数据搬移效率。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请公开的一种基于FPGA的DMA设备结构示意图；

图2为本申请公开的一种具体的基于FPGA的DMA设备结构示意图；

图3为本申请公开的一种具体的基于FPGA的DMA设备结构示意图；

图4为本申请公开的一种具体的数据搬移示意图；

图5为本申请公开的一种基于FPGA的DMA数据搬移方法流程图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

目前，如果系统中的外设较多，现有的DMA一次只能接收一次搬移指令，那就需要多个DMA同时工作才能满足要求，而这样显然会增加系统复杂性。而且因为都挂在同一总线上，多个DMA并不能同时搬移数据，同一时刻只有一个DMA能获取总线，进行数据搬移。这样总线就需要在多个DMA之间进行切换，效率较低。为此本申请提供了一种基于FPGA的DMA方案，能够满足多个外部存储设备之间的数据搬移需求，避免总线在多个DMA之间进行切换，提升数据搬移效率。

参见图1所示，本申请实施例公开一种基于FPGA的DMA设备，包括配置模块11、多通道模块12、仲裁模块13，其中，

所述配置模块11，用于获取主机发送的配置信息，并基于所述配置信息向所述多通道模块12中相应的多个数据搬移通道分别下发对应的数据搬移任务；其中，所述配置信息包括每个所述数据搬移通道待搬移的数据量、源地址以及目的地址。

所述多通道模块12，用于通过每个所述数据搬移通道基于对应的所述数据搬移任务向所述仲裁模块13发送搬移请求。

其中，多通道模块中的通道数量可以根据实际需求进行设定，比如4、16等，在此不做具体限定。

所述仲裁模块13，用于基于预设通道优先级从多个所述搬移请求中确定出第一目标请求，并处理所述第一目标请求以通过所述第一目标请求对应的所述数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当所述第一目标请求对应的所述第一存储设备中数据量不足，则基于所述预设通道优先级确定出第二目标请求进行处理。

也即，本实施实施可以设置通道的优先级，先处理优先级最高的通道对应的请求。例如，通道1至通道4优先级依次降低，当通道1和通道2都有搬移任务时，优先执行通道1的搬移任务。但是当通道1的任务因对应待读取设备的数据不足而处于等待状态，那么就开始执行通道2的任务，这样避免等待，因为等待时间太久，DMA会失去总线控制权，如果需要就要再次申请总线控制权。

并且，当所述第一目标请求对应的所述第一存储设备中数据量不足，则将对应搬移任务的状态记为等待。具体的，存储设备自身进行数据量判断，当数据不足一次读取量时，存储设备则拉高等待信号告知DMA进入等待。也即，拉高信号通知仲裁模块数据量不足。例如，DMA在从存储里读取，而另一个设备在往存储里面写，如果DMA读的快了，存储的数据就会被读空，那就需要等待。

在具体的实施方式中，所述所述仲裁模块13具体用于基于所述第一目标请求从所述第一存储设备中读取所述目标数据，并将所述目标数据放置于所述第一目标请求对应的所述数据搬移通道的缓存中，从所述缓存中读取所述目标数据写入所述第二存储设备中。

具体的，所述仲裁模块基于第一目标请求生成符合Avalon总线协议格式的请求数据发送至FPGA Avalon总线，Avalon总线将请求数据发送至第一存储设备，读取出目标数据返回给仲裁模块，仲裁模块将目标数据存储至对应缓存中。

并且，所述仲裁模块13具体用于基于所述预设通道优先级以及搬移请求对应的所述目的地址确定出所述第二目标请求进行处理。

具体的，从未开始处理的搬移请求中确定出与第一目标请求对应的目的地址不同的且通道优先级最高的请求作为所述第二目标请求，确定出所述第二目标请求并对该第二目标请求进行处理。

需要指出的是，如果出现地址冲突，在后处理的请求会破坏相同目的地址的已搬移数据。

进一步的，所述仲裁模块，还用于当所述第一存储设备中数据量满足继续读取条件，则暂停处理所述第二目标请求，继续处理所述第一目标请求。

具体的，当第一存储设备中的数据量充足，则拉低等待信号，通知仲裁模块继续处理第一目标请求。

也即，当所述第一存储设备中的数据量充足时，则暂停处理所述第二目标请求，继续处理所述第一目标请求。

可见，本申请实施例公开的基于FPGA的DMA设备，包括配置模块、多通道模块、仲裁模块，其中，所述配置模块，用于获取主机发送的配置信息，并基于所述配置信息向所述多通道模块中相应的多个数据搬移通道分别下发对应的数据搬移任务；其中，所述配置信息包括每个所述数据搬移通道待搬移的数据量、源地址以及目的地址；所述多通道模块，用于通过每个所述数据搬移通道基于对应的所述数据搬移任务向所述仲裁模块发送搬移请求；所述仲裁模块，用于基于预设通道优先级从多个所述搬移请求中确定出第一目标请求，并处理所述第一目标请求以通过所述第一目标请求对应的所述数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当所述第一目标请求对应的所述第一存储设备中数据量不足，则基于所述预设通道优先级确定出第二目标请求进行处理。也即，本申请实施例通过配置数据搬移的源地址、目的地址和搬移数据量通过多个数据搬移通道执行多个数据搬移任务，通过仲裁模块确定出目标请求进行数据搬移，若当前目标请求对应的存储设备数据不足时，确定出新的目标请求进行数据搬移，避免等待时间过程，这样，能够满足多个外部存储设备之间的数据搬移需求，避免总线在多个DMA之间进行切换，提升数据搬移效率。

参见图2所示，本申请实施例公开了一种具体的基于FPGA的DMA设备，包括配置模块21、多通道模块22、仲裁模块23，状态模块24，中断模块25，其中，

所述配置模块21，用于获取主机发送的配置信息，并基于所述配置信息向所述多通道模块22中相应的多个数据搬移通道分别下发对应的数据搬移任务；其中，所述配置信息包括每个所述数据搬移通道待搬移的数据量、源地址以及目的地址；

所述多通道模块22，用于通过每个所述数据搬移通道基于对应的所述数据搬移任务向所述仲裁模块23发送搬移请求；

所述仲裁模块23，用于基于预设通道优先级从多个所述搬移请求中确定出第一目标请求，并处理所述第一目标请求以通过所述第一目标请求对应的所述数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当所述第一目标请求对应的所述第一存储设备中数据量不足，则基于所述预设通道优先级确定出第二目标请求进行处理。

状态模块24，用于记录全部所述数据搬移通道对应的搬移状态。

其中，所述搬移状态包括：各个数据搬移通道内部fifo(First Input FirstOutput，先进先出)空满状态，当前数据搬移通道任务状态包括正在搬移、等待、结束，以及剩余数据量等。

在一种具体的实施方式中，所述仲裁模块23还用于：将所述搬移状态写入所述状态模块。

在另一种具体的实施方式中，所述多通道模块22还用于：将所述搬移状态写入所述状态模块。

也即，可以通过仲裁模块23或多通道模块22将所述搬移状态写入所述状态模块。

中断模块25，用于当任一所述数据搬移任务完成后，发送对应的中断至所述主机。

在具体的实施方式中，可以发送中断或其他信息告知主机任务完成。当然，主机也可以屏蔽这些中断，通过读取状态模块获取对应信息。

例如，参见图3所示，本申请实施例公开了一种具体的基于FPGA的DMA设备。以SRAM，DDR，flash三个设备之间的数据搬移来说明整个DMA的工作流程。如图4所示，图4为本申请实施例公开的一种具体的数据搬移示意图。Host向配置模块下发的配置信息为channel1从SRAM的地址A搬移256M的数据到DDR的地址C，channel2从flash的地址E搬移256M数据到DDR的地址D，channel3从SRAM的地址B搬移256M数据到flash的地址E，channel4从flash地址F搬移100M数据到DDR的地址G。配置模块收到host下发的配置信息后，启动DMA开始工作。由于同一时刻只能有一个设备占据总线，channel1优先级最高，DMA首先开始执行A->C的数据搬移，状态模块记录状态。此时仲裁模块根据情况开始处理channel2的请求，执行E->D的数据搬移，channel2搬到64M时，SRAM的数据充足了，channel1重新进入搬移状态，此时会暂停channel2，继续执行A->C搬移。当channel1执行到192M搬移量时，SRAM再次等待，此时channel又进入等待，channel2开始继续执行。当channel2执行到128M时，如果flash也出现数据不足或者其他情况需要等待，channel2也进入等待状态。此时正常情况下应该启动channel3，执行B->E的数据搬移，但是因为channel2中也有地址E相关的搬移，而且channel2的优先级高，如果在host应用层没有软件进行顺序限制的情况下，如果此时执行B->E的数据搬移，会破坏E的数据，导致E->D搬移数据错误。仲裁模块在有地址冲突的情况下，会阻止优先级低的channel启动，所以此时不会执行channel3，此时会启动channel4。当某个channel完成搬移任务后，中断模块会发出对应中断告知host。这样，从宏观上看，channel1和channel2以及channel4的任务几乎是并行执行的，在channel1进入等待的情况下，channel2继续执行，channel2等待时，channel4继续执行。如果channel的数量足够多，同一时刻很难出现所有channel同时等待的情况，DMA会一直有总线的控制权，数据传输效率很高，这样就不需要多个DMA来共同完成多个搬移任务。而且host不需要在软件层避免channel2与channel3的冲突，DMA自己逻辑能够确保不会发生冲突。

这样，基于FPGA实现时分多通道DMA，可以将DMA的实现逻辑封装成IP独立使用，能够适用多个外设之间的数据搬移。提升灵活性和可移植性以及可扩展性，在可以直接调用，为相应产品的开发提供便利，缩短开发周期。

参见图5所示，本申请实施例公开了一种基于FPGA的DMA数据搬移方法，包括：

步骤S11：通过配置模块获取主机发送的配置信息，并基于所述配置信息向多通道模块中相应的多个数据搬移通道分别下发对应的数据搬移任务。

步骤S12：通过所述多通道模块中每个所述数据搬移通道基于对应的所述数据搬移任务向仲裁模块发送搬移请求。

步骤S13：通过所述仲裁模块基于预设通道优先级从多个所述搬移请求中确定出第一目标请求，并处理所述第一目标请求以通过所述第一目标请求对应的所述数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当所述第一目标请求对应的所述第一存储设备中数据量不足，则基于所述预设通道优先级确定出第二目标请求进行处理。

在具体的实施方式中，通过仲裁模块基于所述第一目标请求从所述第一存储设备中读取所述目标数据，并将所述目标数据放置于所述第一目标请求对应的所述数据搬移通道的缓存中，从所述缓存中读取所述目标数据写入所述第二存储设备中。

在具体的实施方式中，可以通过所述仲裁模块基于所述预设通道优先级以及搬移请求对应的所述目的地址确定出所述第二目标请求进行处理。

并且，当所述第一存储设备中数据量满足继续读取条件，通过所述仲裁模块暂停处理所述第二目标请求，继续处理所述第一目标请求。

进一步的，所述方法还包括：

通过状态模块记录全部所述数据搬移通道对应的搬移状态。

相应的，所述方法还包括：通过所述仲裁模块将所述搬移状态写入所述状态模块，或通过所述多通道模块将所述搬移状态写入所述状态模块。

另外，所述方法还包括：

通过中断模块当任一所述数据搬移任务完成后，发送对应的中断至所述主机。

可见，本申请实施例通过配置模块获取主机发送的配置信息，并基于所述配置信息向多通道模块中相应的多个数据搬移通道分别下发对应的数据搬移任务；通过所述多通道模块中每个所述数据搬移通道基于对应的所述数据搬移任务向仲裁模块发送搬移请求；通过所述仲裁模块基于预设通道优先级从多个所述搬移请求中确定出第一目标请求，并处理所述第一目标请求以通过所述第一目标请求对应的所述数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当所述第一目标请求对应的所述第一存储设备中数据量不足，则基于所述预设通道优先级确定出第二目标请求进行处理。也即，本申请实施例通过配置数据搬移的源地址、目的地址和搬移数据量通过多个数据搬移通道执行多个数据搬移任务，通过仲裁模块确定出目标请求进行数据搬移，若当前目标请求对应的存储设备数据不足时，确定出新的目标请求进行数据搬移，避免等待时间过程，这样，能够满足多个外部存储设备之间的数据搬移需求，避免总线在多个DMA之间进行切换，提升数据搬移效率。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的方法而言，由于其与实施例公开的设备相对应，所以描述的比较简单，相关之处参见设备部分说明即可。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上对本申请所提供的一种基于FPGA的DMA设备及DMA数据搬移方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种基于FPGA的DMA设备，其特征在于，包括配置模块、多通道模块、仲裁模块，其中，

所述配置模块，用于获取主机发送的配置信息，并基于所述配置信息向所述多通道模块中相应的多个数据搬移通道分别下发对应的数据搬移任务；其中，所述配置信息包括每个所述数据搬移通道待搬移的数据量、源地址以及目的地址；

所述多通道模块，用于通过每个所述数据搬移通道基于对应的所述数据搬移任务向所述仲裁模块发送搬移请求；

所述仲裁模块，用于基于预设通道优先级从多个所述搬移请求中确定出第一目标请求，并处理所述第一目标请求以通过所述第一目标请求对应的所述数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当所述第一目标请求对应的所述第一存储设备中数据量不足，则基于所述预设通道优先级确定出第二目标请求进行处理。

2.根据权利要求1所述的基于FPGA的DMA设备，其特征在于，所述仲裁模块，具体用于基于所述预设通道优先级以及搬移请求对应的所述目的地址确定出所述第二目标请求进行处理。

3.根据权利要求1所述的基于FPGA的DMA设备，其特征在于，所述仲裁模块，还用于当所述第一存储设备中数据量满足继续读取条件，则暂停处理所述第二目标请求，继续处理所述第一目标请求。

4.根据权利要求1所述的基于FPGA的DMA设备，其特征在于，所述仲裁模块，具体用于基于所述第一目标请求从所述第一存储设备中读取所述目标数据，并将所述目标数据放置于所述第一目标请求对应的所述数据搬移通道的缓存中，从所述缓存中读取所述目标数据写入所述第二存储设备中。

5.根据权利要求1所述的基于FPGA的DMA设备，其特征在于，还包括：

状态模块，用于记录全部所述数据搬移通道对应的搬移状态。

6.根据权利要求5所述的基于FPGA的DMA设备，其特征在于，所述仲裁模块还用于：

将所述搬移状态写入所述状态模块。

7.根据权利要求5所述的基于FPGA的DMA设备，其特征在于，所述多通道模块还用于：

将所述搬移状态写入所述状态模块。

8.根据权利要求1所述的基于FPGA的DMA设备，其特征在于，还包括：

中断模块，用于当任一所述数据搬移任务完成后，发送对应的中断至所述主机。

9.一种基于FPGA的DMA数据搬移方法，其特征在于，包括：

通过配置模块获取主机发送的配置信息，并基于所述配置信息向多通道模块中相应的多个数据搬移通道分别下发对应的数据搬移任务；

通过所述多通道模块中每个所述数据搬移通道基于对应的所述数据搬移任务向仲裁模块发送搬移请求；

通过所述仲裁模块基于预设通道优先级从多个所述搬移请求中确定出第一目标请求，并处理所述第一目标请求以通过所述第一目标请求对应的所述数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当所述第一目标请求对应的所述第一存储设备中数据量不足，则基于所述预设通道优先级确定出第二目标请求进行处理。

10.根据权利要求9所述的基于FPGA的DMA数据搬移方法，其特征在于，所述基于所述预设通道优先级确定出第二目标请求进行处理，包括：

基于所述预设通道优先级以及搬移请求对应的所述目的地址确定出所述第二目标请求进行处理。

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