CN115599717B - 一种数据搬移方法、装置、设备及介质 - Google Patents

一种数据搬移方法、装置、设备及介质 Download PDF

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Abstract

本申请公开了一种数据搬移方法、装置、设备及介质，应用于FPGA数据搬移技术领域，包括：将Avalon‑MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器；利用预设协议转换模块中的控制器计算Avalon‑MM总线每次突发的突发读地址以及突发长度，并传递给Avalon‑MM总线从模块，以便Avalon‑MM总线从模块读取存储器中的数据并传回；利用预设协议转换模块中的封包器将数据放置至Avalon‑ST总线，并将数据送入FPGA算法模块。能够将读取数据的控制与算法模块解耦，提升算法模块的开发、维护以及移植的便利性，并且具有较好的通用性。

Description

一种数据搬移方法、装置、设备及介质
技术领域
本申请涉及FPGA数据搬移技术领域，特别涉及一种数据搬移方法、装置、设备及介质。
背景技术
随着AI、大数据、5G、深度学习等技术的普及与应用发展，互联网服务器任务愈加严重，CPU性能已经不足以支撑各种视频、图像等业务需求，异构加速成为有效解决方案。异构加速通常是利用ASIC、FPGA、GPU等处理器帮助CPU进行计算，分担CPU的工作压力，即将主机内存数据搬到FPGA、GPU或专用芯片中加速计算，计算完将数据搬回到主机。然而，在Intel FPGA异构加速系统设计中，经常会面临FPGA存储以及加速算法核心之间的数据流调度问题以及协议转化问题。
目前，FPGA中需要算法模块直接控制RAM原始接口读取RAM中数据，或者算法模块直接利用Avalon-MM总线主动读取DDR颗粒中的数据。但现有技术缺点如下：1、算法核心取数据时需要直接控制RAM接口或者DDR控制器，这两种接口都有使能信号、读写选择信号、地址信号、数据等，协议较为复杂，重点是控制与计算不分离，耦合性极高，不利于算法模块的开发维护移植等。2、该方案较为简单，不规范，通用性极差，可满足部分小规模应用与开发，无法满足大规模集成电路系统级别的集成。
发明内容
有鉴于此，本申请的目的在于提供一种数据搬移方法、装置、设备及介质，能够将读取数据的控制与算法模块解耦，提升算法模块的开发、维护以及移植的便利性，并且具有较好的通用性。其具体方案如下：
第一方面，本申请公开了一种数据搬移方法，包括:
将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器；
利用所述预设协议转换模块中的控制器基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块；
利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块；所述FPGA算法模块为基于FPGA实现的采用预设算法对数据进行计算的模块。
可选的，所述将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，包括：
将携带所述突发读地址的突发读地址信号、携带所述突发长度的突发长度信号以及读信号传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块在所述读信号有效时，基于所述突发读地址以及所述突发长度读取存储器中的数据。
可选的，还包括：
利用所述预设协议转换模块中的控制器将所述Avalon-MM总线从模块传回的数据存入暂存数据模块。
可选的，还包括：
获取所述Avalon-MM总线从模块返回的读数据信号以及读数据有效信号，并在所述读数据有效信号有效时将所述Avalon-MM总线从模块传回的数据存入暂存数据模块；所述读数据信号携带从存储器中读取的数据。
可选的，还包括：
若所述暂存数据模块的剩余存储量不足以存储一次突发读取的数据量，则暂停读取数据。
可选的，还包括：
当所述Avalon-MM总线从模块传回的数据达到所述读数据长度，则结束读取数据。
可选的，所述利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，包括：
利用所述预设协议转换模块中的封包器从所述暂存数据模块中读取数据，并将所述数据放置至Avalon-ST总线。
可选的，还包括：
配置预设协议转换模块的工作触发寄存器，以便所述预设协议转换模块启动控制器以及封包器进行工作；
将工作状态表征寄存器置为正在工作状态。
可选的，还包括：
将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器；所述通道号寄存器为用于存储Avalon-ST总线通道号的寄存器；
相应的，所述利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线上，包括：
利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线的所述Avalon-ST总线通道号对应的通道。
可选的，通过Avalon-ST总线将所述数据送入FPGA算法模块，包括
通过所述Avalon-ST总线通道号对应的通道将所述数据送入FPGA算法模块，并在数据传输过程中基于valid-ready握手协议。
可选的，通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器。
可选的，所述通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器，包括：
利用CPU执行所述通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器的步骤。
第二方面，本申请公开了一种数据搬移装置，包括寄存器配置模块和预设协议转换模块，其中，
所述寄存器配置模块，用于将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器；
所述预设协议转换模块包括控制器和封包器；
所述控制器用于基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块；
所述封包器用于将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。
第三方面，本申请公开了一种电子设备，包括存储单元和处理单元，其中：
所述存储单元，用于保存计算机程序；
所述处理单元，用于执行所述计算机程序，以实现前述的数据搬移方法。
第四方面，本申请公开了一种计算机可读存储介质，用于保存计算机程序，其中，所述计算机程序被处理器执行时实现前述的数据搬移方法。
可见，本申请将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，并利用所述预设协议转换模块中的控制器基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块，以及利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。也即，本申请配置预设协议转换模块中的寄存器，通过预设协议转换模块中的控制器基于寄存器中的读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度并传递给Avalon-MM总线从模块，以便Avalon-MM总线从模块读取存储器中的数据并传回至预设协议转换模块，利用预设协议转换模块中的封包器将数据放置至Avalon-ST总线，并通过Avalon-ST总线将数据送入FPGA算法模块，这样，将Avalon-MM总线协议转换为Avalon-ST总线协议，将数据主动送入算法模块，而不是让算法模块本身控制读取，能够将读取数据的控制与算法模块解耦，提升算法模块的开发、维护以及移植的便利性，并且，基于总线标准协议设计，方便系统级别的设计和集成，具有较好的通用性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例公开的一种数据搬移方法流程图；
图2为现有技术中的数据搬移示意图；
图3为本申请实施例公开的一种数据搬移示意图；
图4为本申请实施例公开的一种具体的Avalon-MM转Avalon-ST模块示意图；
图5为本申请实施例公开的一种数据搬移装置结构示意图；
图6为本申请实施例公开的一种电子设备原理结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
首先，对本申请涉及的术语进行解释说明：
FPGA：Field Programmable Gate Arrays，现场可编程门阵列；
IC：Integrated Circuit，集成电路，俗称芯片；
FIFO：先入先出存储；
DDR：双倍速率同步动态随机存储器，是内存的其中一种；
RAM：Random Access Memory，随机存取存储器；
AXI总线：Advanced eXtensible Interface是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分；
Pcie：peripheral component interconnect express是一种高速串行计算机扩展总线标准；
ASIC(Application Specific Integrated Circuit)即专用集成电路；
Avalon总线：该总线由intel提出，Intel FPGA系统设计中常用于高速数据流传输、读写寄存器、存储器以及片外设备的控制；
Avalon-Stream：又称Avalon-ST或者AVST，Avalon总线流模式，协议简单，支持单向数据流，没有地址线，一般用于高带宽低延迟场景；
Avalon-Memory Map：又称Avalon-MM或AVMM，具有地址线，一般用于状态寄存器和控制寄存器的读写操作；支持突发模式，在突发模式下主要用于大量数据搬移，协议复杂；
APB(Advanced Peripheral Bus)：外围总线的意思，该总线协议是ARM公司提出的AMBA总线结构之一，几乎已成为一种标准的片上总线结构。
目前，FPGA中需要算法模块直接控制RAM原始接口读取RAM中数据，或者算法模块直接利用Avalon-MM总线主动读取DDR颗粒中的数据。但现有技术缺点如下：1、算法核心取数据时需要直接控制RAM接口或者DDR控制器，这两种接口都有使能信号、读写选择信号、地址信号、数据等，协议较为复杂，重点是控制与计算不分离，耦合性极高，不利于算法模块的开发维护移植等。2、该方案较为简单，不规范，通用性极差，可满足部分小规模应用与开发，无法满足大规模集成电路系统级别的集成。为此，本申请提供了一种数据搬移方案，能够将读取数据的控制与算法模块解耦，提升算法模块的开发、维护以及移植的便利性，并且具有较好的通用性。
参见图1所示，本申请实施例公开了一种数据搬移方法，包括：
步骤S11：将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器。
步骤S12：利用所述预设协议转换模块中的控制器基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块。
在具体的实施方式中，可以将携带所述突发读地址的突发读地址信号、携带所述突发长度的突发长度信号以及读信号传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块在所述读信号有效时，基于所述突发读地址以及所述突发长度读取存储器中的数据。
并且，本申请实施例可以利用所述预设协议转换模块中的控制器将所述Avalon-MM总线从模块传回的数据存入暂存数据模块。其中，暂存数据模块可以为FIFO。
进一步的，在具体的实施方式中，可以获取所述Avalon-MM总线从模块返回的读数据信号以及读数据有效信号，并在所述读数据有效信号有效时将所述Avalon-MM总线从模块传回的数据存入暂存数据模块；所述读数据信号携带从存储器中读取的数据。
并且，若所述暂存数据模块的剩余存储量不足以存储一次突发读取的数据量，则暂停读取数据。当所述Avalon-MM总线从模块传回的数据达到所述读数据长度，则结束读取数据。
步骤S13：利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。
可以理解的是，所述FPGA算法模块为基于FPGA实现的采用预设算法对数据进行计算的模块，所述预设算法对应于计算任务。比如，计算任务为加解密任务，预设算法为加解密算法，计算任务为图像处理任务，预设算法为图像处理算法。
在具体的实施方式中，可以利用所述预设协议转换模块中的封包器从所述暂存数据模块中读取数据，并将所述数据放置至Avalon-ST总线。
进一步的，本申请实施例可以将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器；相应的，所述利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线上，包括：利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线的所述Avalon-ST总线通道号对应的通道。
并且，通过所述Avalon-ST总线通道号对应的通道将所述数据送入FPGA算法模块，并在数据传输过程中基于valid-ready握手协议。当开始传输所述数据时，通过Avalon-ST总线向FPGA算法模块发送startofpacket信号；当结束传输所述数据时，通过Avalon-ST总线向FPGA算法模块发送endofpacket信号。
另外，本申请实施例可以配置预设协议转换模块的工作触发寄存器，以便所述预设协议转换模块启动控制器以及封包器进行工作，并将工作状态表征寄存器置为正在工作状态。并且，在结束数据传输后，将工作状态表征寄存器置为空闲状态。
并且，本申请实施例可以通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器，配置预设协议转换模块的工作触发寄存器以及工作状态表征寄存器。
进一步的，利用CPU并通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器配置预设协议转换模块的工作触发寄存器以及工作状态表征寄存器。
其中，CPU可以是FPGA内部的CPU也可以是外部CPU，外部CPU通过pcie Bar空间机制调度数据，内部的CPU可以为FPGA内部嵌入的ARM硬核，也可以是FPGA用逻辑搭建的软核。也即，本申请实施例实现了Avalon-MM协议转Avalon-ST协议的方法。利用FPGA内部CPU或外部CPU调度数据，将RAM或DDR中数据主动送入算法模块，而不是让算法模块本身控制读取。
其中，前述Avalon-MM总线从模块即预设协议转换模块对应的从模块，为预设Avalon-MM总线互联模块，预设Avalon-MM总线互联模块通过DDR控制器或RAM控制器读取DDR或RAM中的数据。相对于预设Avalon-MM总线互联模块，DDR控制器或RAM控制器为从模块。
可见，本申请实施例将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，并利用所述预设协议转换模块中的控制器基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块，以及利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。也即，本申请配置预设协议转换模块中的寄存器，通过预设协议转换模块中的控制器基于寄存器中的读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度并传递给Avalon-MM总线从模块，以便Avalon-MM总线从模块读取存储器中的数据并传回至预设协议转换模块，利用预设协议转换模块中的封包器将数据放置至Avalon-ST总线，并通过Avalon-ST总线将数据送入FPGA算法模块，这样，将Avalon-MM总线协议转换为Avalon-ST总线协议，将数据主动送入算法模块，而不是让算法模块本身控制读取，能够将读取数据的控制与算法模块解耦，提升算法模块的开发、维护以及移植的便利性，并且，基于总线标准协议设计，方便系统级别的设计和集成，具有较好的通用性。
进一步的，参见图2所示，图2为现有技术中的数据搬移示意图。目前FPGA中需要算法模块直接控制RAM原始接口读取RAM中数据，或者算法模块直接利用Avalon-MM总线主动读取DDR颗粒中的数据。参见图3所示，图3为本申请公开的一种数据搬移示意图。利用FPGA内部CPU调度数据，将RAM或DDR中数据主动送入算法模块，而不是让算法模块本身控制读取。主要由CPU、APB总线拆分仲裁模块、Avalon-MM转Avalon-ST模块（即前述预设协议转换模块）、kernel（算法核心即前述FPGA算法模块）、Avalon-MM总线互联模块、DDR控制器、Block RAM（即块随机存储器）控制器等模块组成。其中CPU可以是FPGA内部嵌入的ARM硬核，也可以是FPGA用逻辑搭建的软核，主要负责控制；Avalon-MM总线互联模块，用于总线拆分仲裁，其中S代表总线slave（从），M代表总线master（主）；DDR控制器与Block RAM控制器分别控制外部存储DDR与内部存储RAM；kernel为算法核心，负责加速算法；Avalon-MM转Avalon-ST模块负责将Avalon-MM总线转化为Avalon-ST总线，将DDR或者RAM中的数据搬移到kernel中；APB总线速率带宽较低，用于寄存器读写配置等。参见图4所示，图4为本申请实施例公开的一种具体的Avalon-MM转Avalon-ST模块示意图，Avalon-MM转Avalon-ST模块包括寄存器、FIFO、封包器以及APB总线、Avalon-MM总线、Avalon-ST总线接口等模块。寄存器模块通过APB总线配置。
其中，寄存器列表如表一，R/W代表可读可写，WT代表写触发，RO代表只读。
表一
Figure 686398DEST_PATH_IMAGE002
控制器根据Avalon-MM读地址初始地址、读数据长度计算每次Avalon-MM总线的突发读地址（avmm_raddr）与突发长度（avmm_burstcount），当寄存器start触发后，控制器通过avmm_read信号（即前述读信号），将突发地址与突发长度传递给slave模块，slave模块通过avmm_readdata信号（即前述读数据信号）与avmm_readdatavalid信号（即前述读数据有效信号）将RAM或者DDR中数据传回。Avmm_waitrequest信号为高时代表slave模块忙碌，握手无效。暂存数据模块为FIFO，将Avalon-MM总线传回数据暂存。封包器将FIFO中数据取出，将数据放到Avalon-ST总线上，当数据开始传输时使能avst_startofpacket信号，当数据传输结束时，使能avst_endofpacket信号，avst_channle代表第几个通道，根据寄存器channel配置即可。avst_valid与avst_ready为传输握手信号，avst_data代表数据。i_psel、i_paddr、i_penable、i_pwrite、i_pwdata、o_prdata、o_pready均为基于APB协议设计的信号，用于配置寄存器。
进一步的，该Avalon-MM转Avalon-ST模块的运行步骤如下：1、通过APB总线配置Read_addr、Read_length、channel等三个寄存器，告知模块从Avalon-MM总线哪个地址开始取数据，取多少数据以及将数据放到Avalon-ST哪个通道。2、APB总线写寄存器start，通知模块开始工作，模块工作后将寄存器status置高。3、控制器通过控制Avalon-MM总线，读取RAM或者DDR中数据，将读回数据放入FIFO中，当读数据的量等于Read_length时，结束取数据，如果读取数据过程中，当FIFO不足以存储一次突发的数据量时，需要暂时停止取数据，当FIFO剩余存储量大于Avalon-MM总线一次突发取回的数据量时，则继续取数据。4、封包器在接收到start之后，等待FIFO中的数据，当有数据以后，开始使能startofpacket信号以及数据，当数据传输结束时（发送的数据量等于Read_legth），使能endofpacket信号，avst_channle代表第几个通道，根据寄存器channel配置即可。5、封包器传输结束后，将寄存器status置低，代表该模块处于空闲。
可见，本申请实施例全部模块均采用标准总线协议设计，极大的方便了系统级别的设计与集成；各个模块之间去耦合最大程度保证了各个模块的独立性、可移植性、可维护性；将Avalon-MM总线协议转化为Avalon-ST总线协议，简化了kernel算法计算模块的接口控制，方便算法模块专注于计算而不是控制。本申请实施例调度方法可以做到全流水，各个模块均可以同步进行。通过寄存器配置地址、长度、通道的方法，提高了系统的灵活性，将控制权限尽可能交给CPU，极大的方便CPU控制程序开发与设计。并且数字IC与FPGA均为数字电路设计，本申请提供的方案于适用FPGA设计与数字IC设计。
参见图5所示，本申请实施例公开了一种数据搬移装置，包括寄存器配置模块11和预设协议转换模块12，其中，
所述寄存器配置模块11，用于将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块12中的读地址寄存器、读数据长度寄存器；
所述预设协议转换模块12包括控制器和封包器；
所述控制器用于基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块12；
所述封包器用于将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。
可见，本申请实施例将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，并利用所述预设协议转换模块中的控制器基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块，以及利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。也即，本申请实施例配置预设协议转换模块中的寄存器，通过预设协议转换模块中的控制器基于寄存器中的读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度并传递给Avalon-MM总线从模块，以便Avalon-MM总线从模块读取存储器中的数据并传回至预设协议转换模块，利用预设协议转换模块中的封包器将数据放置至Avalon-ST总线，并通过Avalon-ST总线将数据送入FPGA算法模块，这样，将Avalon-MM总线协议转换为Avalon-ST总线协议，将数据主动送入算法模块，而不是让算法模块本身控制读取，能够将读取数据的控制与算法模块解耦，提升算法模块的开发、维护以及移植的便利性，并且，基于总线标准协议设计，方便系统级别的设计和集成，具有较好的通用性。
进一步的，所述控制器具体用于将携带所述突发读地址的突发读地址信号、携带所述突发长度的突发长度信号以及读信号传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块在所述读信号有效时，基于所述突发读地址以及所述突发长度读取存储器中的数据。
并且，所述控制器还用于将所述Avalon-MM总线从模块传回的数据存入暂存数据模块。
预设协议转换模块12，还用于获取所述Avalon-MM总线从模块返回的数据的读数据信号以及读数据有效信号，并在所述读数据有效信号有效时通过控制器将所述Avalon-MM总线从模块传回的数据存入暂存数据模块；所述读数据信号携带从存储器中读取的数据。
所述控制器还用于若所述暂存数据模块的剩余存储量不足以存储一次突发读取的数据量，则暂停读取数据；当所述Avalon-MM总线从模块传回的数据达到所述读数据长度，则结束读取数据。
进一步的，封包器，具体用于从所述暂存数据模块中读取数据，并将所述数据放置至Avalon-ST总线。
进一步的，寄存器配置模块11，还用于配置预设协议转换模块的工作触发寄存器，以便所述预设协议转换模块启动控制器以及封包器进行工作；并且，寄存器配置模块11，还用于将工作状态表征寄存器置为正在工作状态。
进一步的，寄存器配置模块11，还用于将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器；
相应的，封包器具体用于将所述数据放置至Avalon-ST总线的所述Avalon-ST总线通道号对应的通道，通过所述Avalon-ST总线通道号对应的通道将所述数据送入FPGA算法模块，并在数据传输过程中基于valid-ready握手协议。
进一步的，寄存器配置模块11，具体用于通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器。
进一步的，寄存器配置模块11为CPU，所述装置利用CPU并通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器。
参见图6所示，本申请实施例公开了一种电子设备，包括处理单元21和存储单元22；其中，所述存储单元22，用于保存计算机程序；所述处理单元21，用于执行所述计算机程序，以实现以下步骤：
将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器；利用所述预设协议转换模块中的控制器基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块；利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。
可见，本申请实施例将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，并利用所述预设协议转换模块中的控制器基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块，以及利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。也即，本申请实施例配置预设协议转换模块中的寄存器，通过预设协议转换模块中的控制器基于寄存器中的读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度并传递给Avalon-MM总线从模块，以便Avalon-MM总线从模块读取存储器中的数据并传回至预设协议转换模块，利用预设协议转换模块中的封包器将数据放置至Avalon-ST总线，并通过Avalon-ST总线将数据送入FPGA算法模块，这样，将Avalon-MM总线协议转换为Avalon-ST总线协议，将数据主动送入算法模块，而不是让算法模块本身控制读取，能够将读取数据的控制与算法模块解耦，提升算法模块的开发、维护以及移植的便利性，并且，基于总线标准协议设计，方便系统级别的设计和集成，具有较好的通用性。
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：将携带所述突发读地址的突发读地址信号、携带所述突发长度的突发长度信号以及读信号传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块在所述读信号有效时，基于所述突发读地址以及所述突发长度读取存储器中的数据。
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：利用所述预设协议转换模块中的控制器将所述Avalon-MM总线从模块传回的数据存入暂存数据模块。
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：获取所述Avalon-MM总线从模块返回的读数据信号以及读数据有效信号，并在所述读数据有效信号有效时将所述Avalon-MM总线从模块传回的数据存入暂存数据模块；所述读数据信号携带从存储器中读取的数据。
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：若所述暂存数据模块的剩余存储量不足以存储一次突发读取的数据量，则暂停读取数据。
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：当所述Avalon-MM总线从模块传回的数据达到所述读数据长度，则结束读取数据。
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：利用所述预设协议转换模块中的封包器从所述暂存数据模块中读取数据，并将所述数据放置至Avalon-ST总线。
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：配置预设协议转换模块的工作触发寄存器，以便所述预设协议转换模块启动控制器以及封包器进行工作；将工作状态表征寄存器置为正在工作状态。
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器；
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线的所述Avalon-ST总线通道号对应的通道。
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：通过所述Avalon-ST总线通道号对应的通道将所述数据送入FPGA算法模块，并在数据传输过程中基于valid-ready握手协议。
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器。
本实施例中，所述处理单元21执行所述存储单元22中保存的计算机子程序时，可以具体实现以下步骤：利用CPU并通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器。
进一步的，本申请实施例公开了一种计算机可读存储介质，用于保存计算机程序，其中，所述计算机程序被处理器执行时实现以下步骤：
可见，本申请实施例将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，并利用所述预设协议转换模块中的控制器基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块，以及利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。也即，本申请实施例配置预设协议转换模块中的寄存器，通过预设协议转换模块中的控制器基于寄存器中的读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度并传递给Avalon-MM总线从模块，以便Avalon-MM总线从模块读取存储器中的数据并传回至预设协议转换模块，利用预设协议转换模块中的封包器将数据放置至Avalon-ST总线，并通过Avalon-ST总线将数据送入FPGA算法模块，这样，将Avalon-MM总线协议转换为Avalon-ST总线协议，将数据主动送入算法模块，而不是让算法模块本身控制读取，能够将读取数据的控制与算法模块解耦，提升算法模块的开发、维护以及移植的便利性，并且，基于总线标准协议设计，方便系统级别的设计和集成，具有较好的通用性。
将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器；利用所述预设协议转换模块中的控制器基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块；利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。
可见，本申请实施例将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，并利用所述预设协议转换模块中的控制器基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块，以及利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。也即，本申请实施例配置预设协议转换模块中的寄存器，通过预设协议转换模块中的控制器基于寄存器中的读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度并传递给Avalon-MM总线从模块，以便Avalon-MM总线从模块读取存储器中的数据并传回至预设协议转换模块，利用预设协议转换模块中的封包器将数据放置至Avalon-ST总线，并通过Avalon-ST总线将数据送入FPGA算法模块，这样，将Avalon-MM总线协议转换为Avalon-ST总线协议，将数据主动送入算法模块，而不是让算法模块本身控制读取，能够将读取数据的控制与算法模块解耦，提升算法模块的开发、维护以及移植的便利性，并且，基于总线标准协议设计，方便系统级别的设计和集成，具有较好的通用性。
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：将携带所述突发读地址的突发读地址信号、携带所述突发长度的突发长度信号以及读信号传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块在所述读信号有效时，基于所述突发读地址以及所述突发长度读取存储器中的数据。
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：利用所述预设协议转换模块中的控制器将所述Avalon-MM总线从模块传回的数据存入暂存数据模块。
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：获取所述Avalon-MM总线从模块返回的读数据信号以及读数据有效信号，并在所述读数据有效信号有效时将所述Avalon-MM总线从模块传回的数据存入暂存数据模块；所述读数据信号携带从存储器中读取的数据。
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：若所述暂存数据模块的剩余存储量不足以存储一次突发读取的数据量，则暂停读取数据。
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：当所述Avalon-MM总线从模块传回的数据达到所述读数据长度，则结束读取数据。
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：利用所述预设协议转换模块中的封包器从所述暂存数据模块中读取数据，并将所述数据放置至Avalon-ST总线。
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：配置预设协议转换模块的工作触发寄存器，以便所述预设协议转换模块启动控制器以及封包器进行工作；将工作状态表征寄存器置为正在工作状态。
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器；
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线的所述Avalon-ST总线通道号对应的通道。
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：通过所述Avalon-ST总线通道号对应的通道将所述数据送入FPGA算法模块，并在数据传输过程中基于valid-ready握手协议。
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器。
本实施例中，所述计算机可读存储介质中保存的计算机子程序被处理器执行时，可以具体实现以下步骤：利用CPU并通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器（RAM）、内存、只读存储器（ROM）、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上对本申请所提供的一种数据搬移方法、装置、设备及介质进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (15)

1.一种数据搬移方法，其特征在于，包括:
将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器；
利用所述预设协议转换模块中的控制器基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块；
利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块；所述FPGA算法模块为基于FPGA实现的采用预设算法对数据进行计算的模块。
2.根据权利要求1所述的数据搬移方法，其特征在于，所述将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，包括：
将携带所述突发读地址的突发读地址信号、携带所述突发长度的突发长度信号以及读信号传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块在所述读信号有效时，基于所述突发读地址以及所述突发长度读取存储器中的数据。
3.根据权利要求1所述的数据搬移方法，其特征在于，还包括：
利用所述预设协议转换模块中的控制器将所述Avalon-MM总线从模块传回的数据存入暂存数据模块。
4.根据权利要求3所述的数据搬移方法，其特征在于，还包括：
获取所述Avalon-MM总线从模块返回的读数据信号以及读数据有效信号，并在所述读数据有效信号有效时将所述Avalon-MM总线从模块传回的数据存入暂存数据模块；所述读数据信号携带从存储器中读取的数据。
5.根据权利要求3所述的数据搬移方法，其特征在于，还包括：
若所述暂存数据模块的剩余存储量不足以存储一次突发读取的数据量，则暂停读取数据。
6.根据权利要求3所述的数据搬移方法，其特征在于，还包括：
当所述Avalon-MM总线从模块传回的数据达到所述读数据长度，则结束读取数据。
7.根据权利要求3所述的数据搬移方法，其特征在于，所述利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线，包括：
利用所述预设协议转换模块中的封包器从所述暂存数据模块中读取数据，并将所述数据放置至Avalon-ST总线。
8.根据权利要求1所述的数据搬移方法，其特征在于，还包括：
配置预设协议转换模块的工作触发寄存器，以便所述预设协议转换模块启动控制器以及封包器进行工作；
将工作状态表征寄存器置为正在工作状态。
9.根据权利要求1所述的数据搬移方法，其特征在于，还包括：
将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器；所述通道号寄存器为用于存储Avalon-ST总线通道号的寄存器；
相应的，所述利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线上，包括：
利用所述预设协议转换模块中的封包器将所述数据放置至Avalon-ST总线的所述Avalon-ST总线通道号对应的通道。
10.根据权利要求9所述的数据搬移方法，其特征在于，通过Avalon-ST总线将所述数据送入FPGA算法模块，包括：
通过所述Avalon-ST总线通道号对应的通道将所述数据送入FPGA算法模块，并在数据传输过程中基于valid-ready握手协议。
11.根据权利要求9所述的数据搬移方法，其特征在于，
通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器。
12.根据权利要求11所述的数据搬移方法，其特征在于，所述通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器，包括：
利用CPU执行所述通过APB总线将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器，以及将Avalon-ST总线通道号配置至预设协议转换模块中的通道号寄存器的步骤。
13.一种数据搬移装置，其特征在于，包括寄存器配置模块和预设协议转换模块，其中，
所述寄存器配置模块，用于将Avalon-MM总线的读地址初始地址、读数据长度分别配置至预设协议转换模块中的读地址寄存器、读数据长度寄存器；
所述预设协议转换模块包括控制器和封包器；
所述控制器用于基于所述读地址初始地址、读数据长度计算Avalon-MM总线每次突发的突发读地址以及突发长度，并将所述突发读地址以及突发长度传递给Avalon-MM总线从模块，以便所述Avalon-MM总线从模块读取存储器中的数据并传回至所述预设协议转换模块；
所述封包器用于将所述数据放置至Avalon-ST总线，并通过Avalon-ST总线将所述数据送入FPGA算法模块。
14.一种电子设备，其特征在于，包括存储单元和处理单元，其中：
所述存储单元，用于保存计算机程序；
所述处理单元，用于执行所述计算机程序，以实现如权利要求1至12任一项所述的数据搬移方法。
15.一种计算机可读存储介质，其特征在于，用于保存计算机程序，其中，所述计算机程序被处理器执行时实现如权利要求1至12任一项所述的数据搬移方法。
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