KR20060112349A - 에스오씨 버스 시스템 및 버스 데이터 처리방법 - Google Patents

Abstract

본 발명은 SoC(System-on-Chip) 설계시 각 IP(Intellectual Property)내에 존재하는 FIFO 메모리들을 하나의 FIFO 블록으로 구성하여 데이터의 입출력을 처리하는 온칩(On-Chip) 버스 시스템 및 버스 데이터 처리방법에 관한 것으로, 본 발명에 따르면, 서로 다른 기능을 수행하는 적어도 하나 이상의 IP 중 마스터 기능을 갖는 IP에서 슬레이브(Slave) IP로의 연산처리를 요청하는 경우, 상기 마스터 IP의 데이터 연산처리 요청에 따라 버스를 통해 전송되는 데이터를 유휴 상태에 있는 FIFO에 미리 저장한 후, 상기 대상 IP로부터 데이터의 송/수신 준비신호를 수신하는 경우 상기 FIFO에 저장된 데이터를 상기 대상 IP로 전송하는 중계부를 포함한다.

시스템 온 칩, IP, FIFO, 버스

Description

에스오씨 버스 시스템 및 버스 데이터 처리방법{BUS SYSTEM AND BUS DATA PROCESSING METHOD FOR SYSTEM ON CHIP}

도 1은 종래에 따른 SoC 버스 시스템의 구성을 나타내는 도면.

도 2는 도 1의 AMBA 버스에 의한 데이터 송수신의 일반적인 타이밍을 나타내는 도면.

도 3은 본 발명에 따른 SoC 버스 시스템의 구성을 나타내는 도면.

도 4는 본 발명에 따른 SoC 버스 데이터 처리과정을 나타내는 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 외부 메모리 20 : 마스터 IP

30 : FIFO 제어부 31 : BUS 인터페이스부

32 : FIFO 메모리 33 : IP 인터페이스부

34 : 컨트롤러 40 : IP 처리부

본 발명은 온칩 버스 시스템 및 버스 데이터 처리방법에 관한 것으로, 보다 상세하게는 SoC(System-on-Chip) 설계시 각 IP(Intellectual Property)내에 존재하는 FIFO 메모리들을 하나의 FIFO 블록으로 구성하여 데이터의 입출력을 처리하는 온칩 버스 시스템 및 버스 데이터 처리방법에 관한 것이다.

시스템 온 칩(System-on-Chip; 이하 SoC)은 시스템을 한 개의 칩에 올려놓는다는 사전적 의미를 갖으며, 한 개의 칩상에 완전한 구동 가능한 제품 즉, 시스템을 설계하는 기술을 의미한다.

즉, 컴퓨터가 명령어를 처리하기 위해 필요한 모든 하드웨어 컴포넌트를 하나의 칩상에 포함하고 있는 데 비해 SoC는 그 컴퓨터와 필요한 모든 부수적인 전자부품들을 포함한다. 예를 들면, 통신에 사용되는 SoC에는 마이크로프로세서, DSP, 램과 롬 등이 함께 포함될 수 있다. 이와 같이 SoC를 이용하면 일반적으로 시스템의 크기가 작아지며 조립 과정도 단순해진다.

이와 같은 SoC 기술을 적용하면 프로세서(CPU), 디지털신호처리장치(DSP), 메모리, 고주파, 로직 등 시스템 구성 요소를 하나의 반도체 칩에 담을 수 있기 때문에 하나의 기판 위에 CPU와 메모리 등 여러 반도체를 모아 구현하던 종래의 시스템과는 크기와 기능면에서 엄청난 차이가 있게 된다.

특히, 하나의 칩 안에 들어가는 개개의 컴포넌트를 IP(Intellectual Property)라고 부르는데, SoC에서는 기존에 존재하는 IP를 여러 다른 시스템에서 재사용할 수 있도록 함으로써 화상형성장치뿐 아니라 휴대폰, 컴퓨터, 디지털 TV 등 각종 전자제품의 경우도 칩 하나로 저렴하게 수개월마다 새로 업그레이드하는 일이 가능하다.

도 1은 종래에 따른 SoC 버스 시스템의 구성을 나타내는 도면이다.

도 1에 도시된 바와 같이, 마이크로컨트롤러(Microcontroller, 2)와, 서로 다른 기능을 수행하는 다수개의 IP(Intellectual Property, 3)를 버스(BUS)에 연결하여 필요한 연산이 수행될 수 있도록 한다. 일반적으로 ARM 계열을 사용하는 경우에는 AMBA(Advanced Microcontroller Bus Architecture)를 사용하게 된다.

SoC를 구성함에 있어서 각각의 IP(Intellectual Property, 3)는 버스(BUS)를 통해서 상호간의 데이터를 주고 받게 되는데 이는 각 IP간의 상호 연결(interconnection)을 간단히 함으로써 전체적인 제어신호를 줄이고 구성의 복잡도를 줄이기 위함이다. 이러한 버스(BUS)는 공용화된 하나의 규약에 의해서 동작하므로 버스(BUS)에 연결된 여러 개의 IP중 하나의 IP에 점유권을 주어 데이터(Data)를 주고 받게 된다.

즉, 버스(BUS)에 연결된 여러개의 IP(Intellectual Property, 3)는 기능수행영역과 데이터 수집영역으로 구분되어 있어, 상기 마스터 IP(2)로부터 호출을 받게 되는 슬레이브 IP는 버스(BUS)의 소유권을 얻어 해당 데이터를 처리한 후 처리 결과를 다시 외부 메모리(1)나 마이크로컨트롤러(Microcontroller, 2)로 전송하게 된다.

도 2는 도 1의 AMBA 버스에 의한 데이터 송수신의 일반적인 타이밍을 나타내는 도면이다.

도 2에 도시된 바와 같이, Address phase의 제어(Control) 신호에 의해 버스(BUS) 동작을 결정한 후 Data phase에서 데이터 처리를 하게 된다.

예를 들어 화상형성장치인 프린터의 경우, 마이크로 컨트롤러에서 시스템 클럭(HCLK)에 따라 임의의 IP(예를 들어, IP-N)에 대해 어드레스(Address)와 데이터(Data)를 지정하여 "Write IP-N" 또는 "Read IP-N"와 같은 Address phase의 제어(Control) 신호를 내리게 되면 IP-N으로 버스 라인이 연결되어진다.

이어서, 마이크로 컨트롤러는 상기 IP-N으로부터 전송되는 HREADY 상태를 확인하여 하이(HIGH)로 되어 있는 경우 해당 데이터를 IP-N으로 전송하며, IP-N은 전송받은 데이터를 해당 명령에 따라 처리하여 상기 마이크로 컨트롤러로 다시 전송하게 된다.

이와 같이, 종래의 AMBA 버스에 의한 데이터 송수신의 일반적인 동작에 따르면, 마이크로 컨트롤러에 의해 할당된 IP의 READY가 HIGH로 되어 있는 경우에 한해 데이터 송수신이 정상적으로 이루어지게 됨을 알 수 있다.

그러나, 마이크로 컨트롤러에 의해 할당된 IP만이 AMBA 규약에 따른 버스를 점유하여 데이터를 처리하는 동안은 마이크로 컨트롤러에 의해 할당되지 않은 IP들은 동시에 정상 동작을 할 수 없게 되므로 각 IP내에 존재하는 FIFO는 단지 시스템의 전체 면적을 증가시키게 요소로 존재하게 되는 문제가 있었다.

또한, IP가 동작을 수행하는 경우 상기 IP로부터 전송되는 HREADY의 상태가 로우(LOW)로 되어있는 경우에는 데이터 전송의 지연을 초래하여 시스템의 전체적인 성능을 저하시키게 되는 문제점이 있었다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, SoC(System-on-Chip) 설계시 각 IP(Intellectual Property)내에 존재하는 FIFO 메모리들을 하나의 FIFO 블록으로 구성하여 시스템의 설계면적과 데이터 전송의 지연을 최소화할 수 있도록 한 온 칩 버스 시스템 및 버스 데이터 처리방법을 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 온칩 버스 시스템 의 일 측면에 따르면, 서로 다른 기능을 수행하는 적어도 하나 이상의 IP 중 임의의 대상 IP를 할당하여 데이터의 연산처리를 요청하는 마스터 IP와, 상기 마스터 IP의 데이터 연산처리 요청에 따라 버스를 통해 전송되는 데이터를 유휴 상태에 있는 FIFO에 미리 저장한 후, 상기 대상 IP로부터 하이 상태의 준비신호를 수신하는 경우 상기 FIFO에 저장된 데이터를 상기 대상 IP로 전송하는 중계부를 포함한다.

상기 중계부는, 적어도 하나 이상의 FIFO와, 상기 버스와 인터페이싱하여 데이터를 송수신하는 버스 인터페이스부와, 상기 적어도 하나 이상의 IP와 인터페이싱하여 데이터를 송수신하는 IP 인터페이스부와, 상기 마이크로 컨트롤러의 데이터 연산처리 요청에 따라 상기 버스 인터페이스부를 통해 입력되는 데이터를 유휴 상태에 있는 메모리에 미리 저장한 후, 상기 대상 IP로부터 하이 상태의 준비신호를 수신하는 경우 상기 메모리에 저장된 데이터를 상기 IP 인터페이스부를 통해 상기 대상 IP로 전송하는 제어부를 포함한다.

또한, 상기 제어부는, 상기 마이크로 컨트롤러의 데이터 연산처리 요청시 유휴 상태에 있는 메모리가 존재하지 않는 경우, 대기신호를 발생시켜 상기 버스 인터페이스부를 통한 데이터의 입력을 일시정지시키게 된다.

또한, 상기 제어부는, 상기 대상 IP에서 데이터의 연산처리가 이루어지는 동안 다른 대상 IP로의 데이터 연산처리 요청이 발생하는 경우, 상기 버스 인터페이스부를 통해 입력되는 데이터를 유휴 상태에 있는 FIFO에 미리 저장하게 된다.

한편, 상기한 목적을 달성하기 위한 본 발명에 따른 온칩 버스 데이터 처리방법의 일 측면에 따르면, 임의의 대상 IP로의 데이터 연산처리 요청시 버스를 통해 전송되는 데이터를 유휴 상태에 있는 FIFO에 미리 저장하는 과정과, 상기 대상 IP로부터 준비신호를 수신하는 경우, 상기 메모리에 저장된 데이터를 상기 대상 IP로 전송하는 과정과, 상기 대상 IP로부터 연산처리된 데이터 결과값을 전송받아 유휴 상태의 FIFO에 저장하는 과정을 포함한다.

이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되 는 경우에는 그 상세한 설명을 생략한다.

도 3은 본 발명에 따른 SoC 버스 시스템의 구성을 나타내는 도면이다.

도 3에 도시된 바와 같이, 본 발명은 크게 외부 메모리(10)와, 마스터 수행기능을 갖는 IP(20)와, FIFO 제어부(30)와, N 개의 IP(IP_0, IP_1, ... IP_N)로 구성되는 IP 처리부(40)로 구성된다.

외부 메모리(10)는 처리하고자 하는 데이터를 저장한다. 예를 들어, 화상형성장치인 프린터의 경우, 프린터를 통해 프린트하고자 하는 풀 이미지 데이터 등이 저장된다.

마스터 IP(20)는 임의의 FIFO 블록 하위구조의 IP(예를 들어, IP_N)를 지정하여 데이터 처리를 요청한다. 여기서, 데이터 처리 요청은 예를 들어, 프린터의 경우 "Write IP_N" 또는 "Read IP_N" 와 같은 요청이 될 수 있다.

FIFO 제어부(30)는 상기 마스터 IP(20)로부터 "Write IP_N" 또는 "Read IP_N"와 같은 데이터 처리 요청이 발생되면 M 개의 FIFO 중 유휴(Empty) 상태의 FIFO가 있는지를 확인한다.

확인 결과, 유휴 상태의 FIFO가 있는 경우 FIFO 제어부(30)는 IP_N이 데이터 처리를 위한 초기설정을 하는 동안 대상 IP와, 버스(BUS)의 동작에 맞게 IP_N에 유효한 데이터를 미리 전송받아 유휴 상태의 FIFO에 저장하게 된다.

이 후, FIFO 제어부(30)는 상기 유휴 상태의 FIFO에 데이터 저장이 모두 완료되었는지 확인하여 데이터 저장이 완료된 경우에는 상기 IP_N으로부터 전송되는 준비(REDAY) 신호를 확인한다.

확인 결과, 상기 IP_N으로부터 전송되는 준비(REDAY) 신호가 하이(HIGH) 상태인 경우 FIFO 제어부(30)는 데이터 저장이 완료된 FIFO에 저장되어 있는 데이터를 상기 IP_N으로 전송(S60)하게 된다.

IP 처리부(40)는 상기 FIFO 제어부(30)의 제어에 따라 해당 명령에 대한 연산을 수행한 후, 연산 결과를 다시 상기 FIFO 제어부(30)로 전달한다.

즉, 상기 IP 처리부(40)의 IP_N은 상기 FIFO 제어부(30)로부터 전송되는 데이터를 연산 처리한 후 처리된 연산 결과를 상기 FIFO 블록의 컨트롤러가 할당하는 FIFO로 전송하게 된다.

특히, 상기 FIFO 제어부(30)는 M 개의 FIFO의 모든 상태를 모니터링하는 BUS 인터페이스부(31)와, 시스템 구성에 맞추어 성능저하를 일으키지 않도록 구성되는 M개의 FIFO(32)와, FIFO에 저장된 데이터를 하위 구조에 연결된 N 개의 IP에 분배하는 IP 인터페이스부(33)와, 상기 BUS 인터페이스부(31)와 IP 인터페이스부(33)를 제어하는 컨트롤러(Controller, 34)로 구성된다.

BUS 인터페이스부(31)는 M개의 FIFO를 하나의 제어부를 이용하여 통합 처리하는 방식을 취하고 있지만, M개의 FIFO 각각에 제어부를 별도로 두어 처리하는 방식도 가능하다.

컨트롤러(Controller, 34)는 M개의 FIFO 상태를 표시하는 플래그(FLAG)를 갖고 있어 M개의 FIFO 상태를 확인할 수 있다.

컨트롤러(Controller, 34)는 상기 BUS 인터페이스부(31)를 통해 상기 마스터 IP(20)로부터 "Write IP_N" 또는 "Read IP_N"와 같은 데이터 처리 요청이 발생되면 M 개의 FIFO 중 유휴(Empty) 상태의 FIFO가 있는지를 확인한다.

확인 결과, 유휴 상태의 FIFO가 있는 경우 컨트롤러(Controller, 34)는 IP_N이 데이터 처리를 위한 초기설정을 하는 동안 대상 IP와, 버스(BUS)의 동작에 맞게 IP_N에 유효한 데이터를 미리 전송받아 유휴 상태의 FIFO에 저장하게 된다.

그러나, 만약 모든 FIFO가 유휴 상태가 아닌 경우에는 더 이상 데이터를 수신할 수 없게 되므로 이런 경우 컨트롤러(Controller, 34)는 대기(Wait) 신호를 발생하여 데이터 입력을 일시정지하여 둔다.

이 후, 컨트롤러(Controller, 34)는 상기 유휴 상태의 FIFO에 데이터 저장이 모두 완료되었는지 확인하여 데이터 저장이 완료된 경우에는 상기 IP_N으로부터 전송되는 준비(REDAY) 신호를 확인한다.

확인 결과, 상기 IP_N으로부터 전송되는 준비(REDAY) 신호가 하이(HIGH) 상태인 경우 컨트롤러(Controller, 34)는 데이터 저장이 완료된 FIFO에 저장되어 있는 데이터를 상기 IP_N으로 전송하게 된다.

이 후, 컨트롤러(Controller, 34)는 IP_N의 모든 연산이 종료된 경우 IP_N으로부터의 연산처리결과를 FIFO에 저장하고, 저장된 연산처리결과를 외부 메모리(10) 또는 마스터 IP(20)로 전송하게 된다.

또한, 컨트롤러(Controller, 34)는 IP_N 에서 데이터 처리가 이루어지는 동안 다른 IP 블록으로의 데이터 처리 요청이 발생되어지면 유휴 상태의 FIFO를 선택하여 해당 데이터를 미리 저장하게 된다.

도 4는 본 발명에 따른 SoC 버스 데이터 처리과정을 나타내는 도면이다.

도 4에 도시된 바와 같이, 버스(BUS)에 연결된 마이크로 컨트롤러(Microcontroller)는 FIFO 블록 하위구조의 IP_N으로 데이터 처리를 요청(S10)한다.

이어서, FIFO 블록의 컨트롤러는 상기 마스터 IP의 데이터 처리 요청이 발생된 경우, M개의 FIFO 상태를 표시하는 플래그(Flag)를 이용하여 M 개의 FIFO 중 유휴(EMPTY) 상태의 FIFO가 있는지를 확인(S20)한다.

확인결과, M 개의 FIFO 중 유휴(EMPTY) 상태의 FIFO가 있는 경우 예를 들어, L 번째 FIFO가 유휴(EMPTY) 상태인 경우, FIFO 블록의 컨트롤러는 유휴(EMPTY) 상태인 L 번째 FIFO를 선택하여 L 번째 FIFO에 데이터 및 대상 IP를 저장(S30)한다.

즉, 대상 IP인 IP_N이 데이터 처리를 위한 초기설정을 하는 동안 유휴(EMPTY) 상태인 L 번째 FIFO는 상기 FIFO 블록의 컨트롤러의 제어에 따라 버스(BUS)의 동작에 맞게 IP_N에 유효한 데이터를 미리 전송받는다.

그러나, 상기 S20 과정에서, 만약 M 개의 FIFO 중 유휴(EMPTY) 상태의 FIFO가 없는 경우 즉, 모든 FIFO가 FULL인 상태여서 더이상 데이터를 수신할 수 없게 되면 FIFO 블록의 컨트롤러는 대기(WAIT) 신호를 발생하여 데이터 입력을 일시정지(S40)해 둔다.

한편, FIFO 블록의 컨트롤러는 데이터를 저장하는 과정에서 상기 L 번째 FIFO에 IP_N에 유효한 데이터의 저장이 모두 완료되었는지를 확인(S50)한다.

확인 결과, FIFO 블록의 컨트롤러는 L 번째 FIFO에 데이터 저장이 모두 완료 된 경우, 상기 IP_N으로부터 전송되는 준비(REDAY) 신호를 확인하여 준비(REDAY) 신호가 하이(HIGH) 상태인 경우에는 L 번째 FIFO에 저장되어 있는 데이터를 상기 IP_N으로 전송(S60)하게 된다.

이에 따라, IP_N은 L 번째 FIFO로부터 전송된 데이터를 이용하여 해당 연산작업을 처리(Processing, S70)한 후, 연산처리결과를 상기 FIFO 블록의 컨트롤러가 할당하는 FIFO로 전송(S80)하게 된다.

이에 따라, 상기 FIFO 블록의 컨트롤러는 FIFO에 저장된 연산처리결과를 외부 메모리나 마스터 IP로 전송하게 된다.

이상에서는 본 발명에서 특정의 바람직한 실시예에 대하여 도시하고 또한 설명하였다. 그러나, 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.

본 발명에 따르면, SoC(System-on-Chip) 설계시 각 IP(Intellectual Property)내에 존재하는 FIFO 메모리들을 하나의 FIFO 블록으로 구성하여 데이터의 입출력을 처리함으로써, 시스템의 설계면적을 최소화할 수 있으며, 데이터 전송 지연을 최소화하여 시스템의 성능을 최적화할 수 있는 효과가 있다.

Claims (5)

1. 시스템 온 칩 버스 시스템에 있어서,

   서로 다른 기능을 수행하는 적어도 하나 이상의 IP 중 임의의 대상 IP를 할당하여 데이터의 연산처리를 요청하는 마이크로 컨트롤러와,

   상기 마스터 IP의 데이터 연산처리 요청에 따라 버스를 통해 전송되는 데이터를 유휴 상태에 있는 메모리에 미리 저장한 후, 상기 대상 IP로부터 하이 상태의 준비신호를 수신하는 경우 상기 메모리에 저장된 데이터를 상기 대상 IP로 전송하는 중계부를 포함하는 것을 특징으로 하는 시스템 온 칩 버스 시스템.
2. 제 1항에 있어서,

   상기 중계부는,

   적어도 하나 이상의 메모리와,

   상기 버스와 인터페이싱하여 데이터를 송수신하는 버스 인터페이스부와,

   상기 적어도 하나 이상의 IP와 인터페이싱하여 데이터를 송수신하는 IP 인터페이스부와,

   상기 마이크로 컨트롤러의 데이터 연산처리 요청에 따라 상기 버스 인터페이스부를 통해 입력되는 데이터를 유휴 상태에 있는 메모리에 미리 저장한 후, 상기 대상 IP로부터 하이 상태의 준비신호를 수신하는 경우 상기 메모리에 저장된 데이 터를 상기 IP 인터페이스부를 통해 상기 대상 IP로 전송하는 제어부를 포함하는 것을 특징으로 하는 시스템 온 칩 버스 시스템.
3. 제 2항에 있어서,

   상기 제어부는,

   상기 마스터 IP의 데이터 연산처리 요청시 유휴 상태에 있는 메모리가 존재하지 않는 경우, 대기신호를 발생시켜 상기 버스 인터페이스부를 통한 데이터의 입력을 일시정지시키는 것을 특징으로 하는 시스템 온 칩 버스 시스템.
4. 제 2항에 있어서,

   상기 제어부는,

   상기 대상 IP에서 데이터의 연산처리가 이루어지는 동안 다른 대상 IP로의 데이터 연산처리 요청이 발생하는 경우, 상기 버스 인터페이스부를 통해 입력되는 데이터를 유휴 상태에 있는 메모리에 미리 저장하는 것을 특징으로 하는 시스템 온 칩 버스 시스템.
5. 시스템 온 칩 버스 데이터 처리방법에 있어서,

   임의의 대상 IP로의 데이터 연산처리 요청시 버스를 통해 전송되는 데이터를 유휴 상태에 있는 메모리에 미리 저장하는 과정과,

   상기 대상 IP로부터 하이 상태의 준비신호를 수신하는 경우, 상기 메모리에 저장된 데이터를 상기 대상 IP로 전송하는 과정과,

   상기 대상 IP로부터 연산처리된 데이터 결과값을 전송받아 유휴 상태의 메모리에 저장하는 과정을 포함하는 것을 특징으로 하는 시스템 온 칩 버스 데이터 처리방법.

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