KR20180063128A

KR20180063128A - 멀티스테이지 부트 이미지 로딩 및 프로그램가능 로직 디바이스들의 구성

Info

Publication number: KR20180063128A
Application number: KR1020187010377A
Authority: KR
Inventors: 사이 크리슈나 복카 아브히람; 므리날 제이. 사르마; 에이 브이 아닐 쿠마르
Original assignee: 자일링크스 인코포레이티드
Priority date: 2015-10-06
Filing date: 2016-10-05
Publication date: 2018-06-11
Also published as: EP3360039A1; WO2017062479A1; JP6995745B2; CN108139916B; EP3360039B1; JP2018531461A; KR102654610B1; CN108139916A

Abstract

프로세서 회로를 포함하는 집적 회로(IC)(102)는 비휘발성 메모리 칩으로부터의 제1 부트 이미지를 IC의 저장 인터페이스 회로(104)를 사용하여 수신함으로써 부팅될 수 있다. 제1 부트 이미지는 다수의 디바이스들을 IC(102)에 링크시키는 통신 버스를 통해 호스트 디바이스(118)와 통신하도록 설계되는 버스 인터페이스 모듈(116)을 구성하도록 IC(102)의 프로세서 회로 상에서 실행된다. 버스 인터페이스 모듈(116)을 사용하여, 제2 부트 이미지가 호스트 디바이스(118)의 메모리로부터 IC(102)의 메모리로 수신된다. IC(102)는 제2 부트 이미지를 실행시킴으로써 부팅된다.

Description

멀티스테이지 부트 이미지 로딩 및 프로그램가능 로직 디바이스들의 구성

이 개시물은 일반적으로 부트 이미지들의 로딩 및 프로그램가능 로직 디바이스들의 구성에 관한 것이다.

프로그램가능 로직 디바이스들(PLD, programmable logic device)을 포함하지만 이에 제한되지 않는 메모리 회로들을 사용할 수 있는 다양한 애플리케이션이 있다. PLD들은 지정된 로직 기능들을 수행하도록 프로그래밍될 수 있는 잘 알려진 타입의 프로그램가능 집적 회로이다. PLD의 한 타입인 필드 프로그램가능 게이트 어레이(FPGA, field programmable gate array)는 통상적으로 프로그램가능 타일들의 어레이를 포함한다. 이러한 프로그램가능 타일들은 예를 들어 입/출력 블록들(IOB, input/output), 구성가능 로직 블록들(CLB, configurable logic), 전용 랜덤 액세스 메모리 블록들(BRAM, dedicated random access memory), 승산기들, 디지털 신호 처리 블록들(DSP, digital signal processing), 프로세서들, 클록 매니저들, 지연 고정 루프들(DLL, delay locked loop), PCIe(Peripheral Component Interconnect Express) 및 이더넷과 같은 버스 또는 네트워크 인터페이스들 등을 포함할 수 있는 다양한 타입의 로직 블록들을 포함한다.

몇몇 PLD들은 단일 IC 칩 상에 전체 컴퓨터 시스템으로 효과적으로 기능하기에 충분한 컴포넌트들 및 기능을 포함한다. 이러한 기능을 가진 PLD들은 때때로 시스템 온 칩(SOC, System on Chip)으로 지칭된다. SOC는 상이한 기능들을 수행하기 위해 소프트웨어 명령어들을 실행하는 하나 이상의 프로세서 회로들을 포함할 수 있다. 시동시(예를 들어, 하드-파워 온 또는 하드 리셋), SOC에 의해 실행되는 가장 초기의 명령어들의 세트 중 일부는 SOC를 부팅하는 방법에 대한 명령어들을 제공한다. 예를 들어, SOC는 제1 스테이지 부트 로더(FSBL, first-stage boot loader) 이미지를 로딩하도록 SOC를 구성하는 부트 판독 전용 메모리(ROM, read only memory)를 먼저 실행할 수 있다. FSBL 명령어들은 SOC의 주변 기능 블록들이 구성되는 방법을 명시하고, 구성 비트스트림을 제어 및 구현하고, 운영 체제(OS, operating system) 및 기타 부트 관련 기능들을 설정 및 실행할 수 있다. 흔히 SOC를 위한 부트 이미지는 판독 전용 메모리(ROM) 회로와 같은 비휘발성 메모리로부터 로딩될 수 있다.

SOC들에 의해 사용되는 부트 이미지의 사이즈가 증가할수록, 부트 이미지에 대한 저장 위치의 사이즈는 증가한다. 부트 이미지를 로딩하는데 필요한 시간도 또한 증가할 수 있다. 따라서, SOC가 완전히 구성되고 작동되기 전의 시간이 증가할 수 있다. 증가된 로드 시간은 파워 업 또는 유사 상황들에서 SOC를 신속하게 사용할 수 있는 것이 바람직한 경우에 문제가 될 수 있다. 이들 및 다른 문제들은 SOC 설계 및 그 사용에 대해 문제가 될 수 있다.

소정 구현예들은 프로세서 회로를 포함하는 집적 회로(IC)를 부팅하기 위한 방법에 관한 것이다. 방법은 IC의 저장 인터페이스 회로를 사용하여 비휘발성 메모리 칩으로부터 제1 부트 이미지를 수신하는 단계를 포함할 수 있다. 버스 인터페이스 모듈은 IC의 프로세서 회로 상에서 제1 부트 이미지를 실행시킴으로써 구성될 수 있다. 버스 인터페이스 모듈은 IC 및 다수의 디바이스들을 링크시키는 통신 버스를 통해 호스트 디바이스 간에 인터페이싱하도록 설계될 수 있다. 버스 인터페이스 모듈은 호스트 디바이스의 메모리로부터 IC의 메모리로 제2 부트 이미지를 전달하는데(communicate) 사용될 수 있다. IC는 제2 부트 이미지를 실행시킴으로써 부팅될 수 있다.

선택적으로, 버스 인터페이스 모듈은 또한, 패킷 기반 프로토콜을 사용하여 그리고 호스트 디바이스와 IC 간의 2지점 간 링크를 통해 호스트 디바이스와 통신하도록 설계될 수 있다.

선택적으로, 패킷 기반 프로토콜은 데이터를 캡슐화하고 목적지 어드레스를 명시하는 패킷들을 정의한다.

선택적으로, 방법은 IC의 프로세서 회로 및 제2 부트 이미지를 제공하기 위하여 호스트 디바이스와의 핸드쉐이크 프로토콜을 구현하는 단계를 더 포함한다.

선택적으로, 방법은, 부트 판독 전용 메모리(ROM) 이미지를 로딩하는 단계, 및 IC에 제1 부트 이미지를 수신하도록 지시하기 위하여 부트 ROM 이미지를 실행시키는 단계를 더 포함한다.

선택적으로, 통신 버스는 PCIe(Peripheral Component Interconnect Express) 통신 버스일 수 있고, IC는 프로그램가능 로직 타일들을 포함할 수 있다.

선택적으로, 버스 인터페이스 모듈을 구성하는 단계는, 호스트 디바이스의 루트 컴플렉스 모듈과의 통신을 위해 버스 인터페이스 모듈을 열거하는(enumerating) 단계를 포함할 수 있다.

선택적으로, 방법은 버스 인터페이스 모듈의 열거의 완료에 응답하여, 스크래치 패드 메모리 공간에 값을 설정하는 단계를 더 포함할 수 있다.

선택적으로, 제1 부트 이미지는 부트 판독 전용 메모리(ROM) 이미지일 수 있고, 제2 부트 이미지는 제1 스테이지 부트 로더(FSBL, First Stage Boot Loader) 이미지일 수 있다.

선택적으로, 제1 부트 이미지는 제1 스테이지 부트 로더(FSBL) 이미지일 수 있고, 제2 부트 이미지는 제2 스테이지 부트 로더(SSBL) 이미지일 수 있다.

다양한 구현예들에 따르면, 시스템은 IC를 포함한다. IC는 다수의 디바이스들을 IC에 링크시키는 통신 버스를 통해 호스트 디바이스와 통신하도록 구성되는 버스 인터페이스 모듈을 포함한다. 저장 인터페이스 회로는 비휘발성 메모리 칩으로부터 제1 부트 이미지를 수신하도록 구성된다. 프로세서 회로는, 호스트 디바이스의 메모리로부터 IC로 제2 부트 이미지를 전달하게끔 버스 인터페이스 모듈을 구성하도록 제1 부트 이미지를 실행시키고, 제2 부트 이미지를 실행함으로써 IC를 부팅하도록 구성된다.

선택적으로, 프로세서 회로는 또한, 제2 부트 이미지를 제공하는 호스트 디바이스와의 핸드쉐이크 프로토콜을 구현하도록 구성될 수 있다.

선택적으로, 저장 인터페이스 회로는 또한, 부트 판독 전용 메모리(ROM) 이미지를 로딩하도록 구성될 수 있고, 부트 ROM 이미지는 IC가 비휘발성 메모리 칩으로부터의 제1 부트 이미지의 수신을 수행하기 위한 명령어들을 포함할 수 있다.

선택적으로, 프로세서 회로는 PCIe 통신 버스에 대한 열거 프로세스의 일부로서 버스 인터페이스 모듈을 구성하도록 구성될 수 있다.

선택적으로, 프로세서 회로는 버스 인터페이스 모듈의 열거의 완료에 응답하여, 스크래치 패드 메모리 공간에 값을 설정하도록 구성될 수 있다.

선택적으로, 버스 인터페이스 모듈은 8B/10B 인코딩을 사용하도록 구성될 수 있다.

소정 구현예들은 프로그램가능 집적 회로(IC)를 구성하기 위한 방법에 관한 것이다. 방법은, 프로그램가능 IC의 저장 인터페이스 회로를 사용하여, 저장 회로와 프로그램가능 IC 간에 구성 데이터의 제1 세트를 전달하는 단계를 포함한다. 구성 데이터의 제1 세트를 사용하여, 프로그램가능 IC는, 이것이 다수의 디바이스들을 링크시키는 통신 버스를 통해 호스트 디바이스와 인터페이싱하도록 설계되는 버스 인터페이스 모듈, 및 프로그램가능 IC의 프로그램가능 로직과 버스 인터페이스 모듈 사이에서 인터페이싱하도록 설계되는 내부 구성 액세스 인터페이스를 포함하도록 구성된다. 버스 인터페이스 모듈을 통한 직접 메모리 액세스(DMA, direct memory access) 전송을 사용하여, 구성 데이터의 제2 세트는 메인 메모리 회로와 프로그램가능 IC 간에 전달된다. 구성 데이터의 제2 세트를 사용하여, 프로그램가능 IC의 프로그램가능 로직이 구성된다.

선택적으로, 버스 인터페이스 모듈은 또한, 패킷 기반 프로토콜을 사용하여 그리고 호스트 디바이스와 프로그램가능 IC 간의 2지점 간 링크를 통해 호스트 디바이스와 인터페이싱하도록 설계될 수 있다.

선택적으로, 구성 데이터의 제1 세트를 사용하여 프로그램가능 IC를 구성하는 단계는, DMA 엔진을 포함하도록 프로그램가능 IC를 구성하는 단계를 더 포함할 수 있다.

선택적으로, 방법은 호스트 디바이스의 메모리 내의 특정 위치에 대한 적어도 하나의 판독 코맨드를 호스트 디바이스로부터 DMA 엔진으로 전달하는 단계를 더 포함할 수 있으며, 특정 위치는 구성 데이터의 제2 세트를 저장한다.

선택적으로, 직접 메모리 액세스(DMA) 전송을 사용하여 버스 인터페이스 모듈로 구성 데이터의 제2 세트를 전달하는 단계는, 호스트 디바이스의 메모리 내의 특정 위치로의 DMA 액세스들을 수행하도록 호스트 디바이스의 루트 컴플렉스 모듈을 구성하는 단계를 더 포함할 수 있으며, 특정 위치는 구성 데이터의 제2 세트를 저장한다.

선택적으로, 방법은 DMA 전송들을 위한 버스 인터페이스 모듈의 베이스 어드레스 레지스터를 구성하는 단계를 더 포함한다.

선택적으로, 방법은 버스 인터페이스 모듈을 통한 직접 메모리 액세스(DMA) 전송들을 사용하여, 구성 데이터의 제2 세트를 전달하도록 호스트 디바이스의 소프트웨어 드라이버를 실행하는 단계를 더 포함한다.

선택적으로, 방법은 구성 데이터의 제2 세트의 사이즈 및 버퍼 어드레스 레지스터에 관한 정보를 포함하는 버퍼 디스크립터 체인을 설정하는 단계를 더 포함한다.

소정 구현예들에 따르면, 시스템은 프로그램가능 집적 회로(IC)를 포함한다. 프로그램가능 IC는 저장 회로에 연결되고 저장 회로로부터 구성 데이터를 수신하도록 구성되는 제1 인터페이스 회로, 및 다수의 디바이스들을 링크시키는 통신 버스에 연결되는 제2 인터페이스 회로를 포함한다. 저장 회로는 구성 데이터의 제1 세트를 저장하고, 구성 데이터의 제1 세트는 제1 인터페이스 회로를 통해 프로그램가능 IC로의 로딩시: 통신 버스를 통해 호스트 디바이스와 인터페이싱하도록 설계되는 버스 인터페이스 모듈, 프로그램가능 IC의 프로그램가능 로직과 버스 인터페이스 모듈 간에 인터페이싱하도록 설계되는 내부 구성 액세스 인터페이스, 및 버스 인터페이스 모듈을 통해 직접 메모리 액세스(DMA) 전송들을 사용하여 메인 메모리 회로와 프로그램가능 IC 간에 구성 데이터의 제2 세트를 전달하도록 설계되는 직접 메모리 액세스(DMA) 모듈을 생성하도록 구성된다.

선택적으로, 패킷 기반 프로토콜은 데이터를 캡슐화하고 목적지 어드레스를 명시하는 패킷들을 정의할 수 있다.

선택적으로, 버스 인터페이스 모듈은 DMA 엔진을 포함할 수 있다.

선택적으로, DMA 엔진은 구성 데이터의 제2 세트에 대해 그리고 호스트 디바이스의 메모리 내의 특정 위치를 명시하는 적어도 하나의 판독 코맨드를 수신하는 것에 응답하여, 메인 메모리에 액세스하도록 구성될 수 있다.

소정 구현예들에서, 시스템은, 저장 회로에 연결되고 저장 회로로부터 구성 데이터를 수신하도록 구성되는 제1 인터페이스 회로, 및 다수의 디바이스들을 링크시키는 통신 버스에 연결되는 제2 인터페이스 회로를 포함하는 프로그램가능 집적 회로(IC)를 포함한다. 시스템은 구성 데이터의 제1 세트를 저장하는 저장 회로를 포함하고, 구성 데이터의 제1 세트는, 제1 인터페이스 회로를 통한 프로그램가능 IC로의 로딩시, 통신 버스를 통해 호스트 디바이스와 인터페이싱하도록 설계되는 버스 인터페이스 모듈, 및 프로그램가능 IC의 프로그램가능 로직과 버스 인터페이스 모듈 사이에서 인터페이싱하도록 설계되는 내부 구성 액세스 인터페이스를 생성하도록 구성된다. 시스템은 또한, 직접 메모리 액세스(DMA) 전송들을 사용하여 그리고 버스 인터페이스 모듈을 통해, 메인 메모리 회로와 프로그램가능 IC 사이에 구성 데이터의 제2 세트를 전달하도록 설계되는 직접 메모리 액세스(DMA) 엔진을 갖는 호스트 디바이스를 포함한다.

선택적으로, 호스트 디바이스는 호스트 디바이스의 메모리 내의 특정 위치를 명시하는 적어도 하나의 판독 코맨드를 DMA 엔진에 전달하도록 구성될 수 있으며, 특정 위치는 구성 데이터의 제2 세트를 저장할 수 있다.

선택적으로, DMA 엔진은 루트 컴플렉스 디바이스의 일부일 수 있다.

선택적으로, 호스트 디바이스 및 직접 메모리 액세스(DMA) 엔진은 호스트 디바이스의 프로세서 회로에서 실행되는 소프트웨어 드라이버를 사용하여 구성 데이터의 제2 세트를 전달하도록 구성될 수 있다.

다른 피처들은 다음의 상세한 설명 및 청구범위를 고려하여 인식될 것이다.

방법, 디바이스 및 시스템의 다양한 양상들 및 피처들은 다음의 상세한 설명을 검토하고 다음의 도면을 참조하여 명백해질 것이다:
도 1은 소정 구현예들과 일관되는, 직렬 버스를 사용하여 부트 이미지 데이터를 전송하기 위한 시스템의 블록도를 도시한다.
도 2는 본 개시물의 구현예들과 일관되는, PCIe를 통해 FSBL 또는 1차 부트를 수행하도록 구성되는 시스템의 블록도를 도시한다.
도 3은 본 개시물의 구현예들과 일관되는, PCIe를 통해 SSBL 또는 2차 부트를 수행하도록 구성되는 시스템의 블록도를 도시한다.
도 4는 다양한 구현예들과 일관되는, PCIe 컴포넌트들을 갖는 컴퓨터 시스템의 시스템도를 도시한다.
도 5는 소정 구현예들과 일관되는, 구성 직렬 데이터 버스를 사용하여 FSBL 이미지들을 전송하기 위한 시스템과 함께 사용하기 위한 흐름도를 도시한다.
도 6은 소정 구현예들과 일관되는, 구성 직렬 데이터 버스를 사용하여 2차 부트 이미지들을 전송하기 위한 시스템과 함께 사용하기 위한 흐름도를 도시한다.
도 7은 특정 구현들과 일관되는, PCIe 링크를 사용하여 FSBL 이미지들을 전송하는 것과 관련하여 유용한 핸드쉐이크 프로세스에 대한 흐름도를 도시한다.
도 8은 소정 구현예들과 일관되는, DMA를 사용하여 구성 데이터를 전송하기 위한 시스템의 블록도를 도시한다.
도 9는 본 명세서에서 논의된 구현예들과 일관되는, DMA 능력들을 포함하는 루트 컴플렉스로서 사용되는 SoC(system-on-chip)를 갖는 시스템의 블록도를 도시한다.
도 10은 본 명세서에서 논의된 구현예들과 일관되는, PCIe 엔드포인트에서 DMA 성능들로 구성된 스테이지 1 로직을 갖는 시스템의 블록도를 도시한다.
도 11은 다양한 구현예들과 일관되는, PCIe 컴포넌트들을 갖는 컴퓨터 시스템의 시스템도를 도시한다.
도 12는 소정 구현예들과 일관되는, DMA를 사용하여 구성 데이터를 전송하기 위한 시스템과 함께 사용하기 위한 흐름도를 도시한다.
도 13은 개시된 회로들 및 프로세스들이 구현될 수 있는 프로그램가능 집적 회로(IC)를 보여준다.

이하의 설명에서, 본 명세서에 제시된 특정 예들을 설명하기 위해 다수의 특정 세부사항들 진술된다. 그러나, 당업자에게는 하나 이상의 다른 예들 및/또는 이들 예들의 변형들이 이하에 주어진 모든 특정 세부사항들 없이 실시될 수 있음이 명백하다. 다른 예들에서, 잘 알려진 피처들은 본 명세서의 예들에 대한 설명을 모호하게 하지 않도록 상세하게 설명되지 않았다. 예시를 용이하게 하기 위해, 동일한 엘리먼트들 또는 동일한 엘리먼트의 추가 인스턴스들을 지칭하기 위해 동일한 참조 번호들이 사용될 수 있다.

다양한 구현예들은 부트 이미지(예를 들어, FSBL, SSBL 또는 둘 다)를 로딩하기 위해 직렬 버스 인터페이스(예를 들어, PCIe) 모듈을 사용하도록 구성되는 시스템에 관한 것이다. 초기 스테이지가 직렬 버스 인터페이스 모듈 및 프로그램가능 로직 디바이스를 구성하는데 사용될 수 있도록, 부트 프로세스는 다수의 부트 스테이지들로 분할될 수 있다. 후속 스테이지 동안, 부트 이미지는 직렬 버스 인터페이스 모듈을 통해 외부 소스로부터 로딩될 수 있다. 특정 구현예들에서, 직렬 버스 인터페이스는 (예를 들어, 인코딩 및/또는 데이터 스크램블링 기법들을 사용하여) 부트 이미지에 포함된 데이터를 판독하고자 하는 제3자들에 대해 일정 레벨의 보안을 제공하는 프로토콜을 사용할 수 있다. 다양한 구현예들은 고속 직렬 인터페이스의 사용으로 인한 높은 처리량을 이용할 수 있다.

직렬 버스 인터페이스가 PCIe인 구현예들의 경우, PCIe 링크를 통해 전송되는 데이터는 스크램블되고 8B/10B로 인코딩될 수 있으며, 이는 외부 침입자가 직렬 스트림을 쉽게 디코딩하기 어렵게 한다. 예를 들어, 외부 침입은 PCIe 링크 파트너가 직렬 데이터 경로에 삽입되도록 요구할 수 있다. 더욱이, PCIe 인터페이스는 상대적으로 고속의 데이터 전송(예를 들어, 레인(lane)당 2.5Gbps, 5Gbps 및 8Gbps, 그리고 사용된 PCIe 세대에 따라)을 제공하도록 구성될 수 있다. 고속 데이터 전송은 부트 이미지의 빠른 로딩을 제공하고 전체 부트 프로세스의 속도를 높이는데 특히 유용할 수 있다.

몇몇 구현예들에서, 직렬 버스 인터페이스를 구성하는 초기 스테이지는 완전히 부트 ROM 내에서 실행될 수 있는 반면, 제2 스테이지는 전체 FSBL 이미지를 전송할 수 있다. 따라서, 부트 ROM은 FSBL 프로세스에 사용되는 전체 FSBL 부트 이미지를 전송하기 위해 SOC 프로세서 회로 및 직렬 버스 인터페이스 모듈을 구성하기 위한 명령어들을 포함할 수 있다.

특정 구현예들에서, 초기 스테이지는 FSBL 이미지 뿐만 아니라 부트 ROM 이미지를 실행하는 단계를 포함할 수 있고, 제2 스테이지는 제2 스테이지 부트 로더(SSBL, second stage bootloader) 프로세스에 사용되는 부트 이미지의 전송을 포함할 수 있다. 부트 이미지의 제1 부분은 후속 스테이지 동안 SSBL 부트 이미지를 전송하기 위해 SOC 프로세서 회로 및 직렬 버스 인터페이스 모듈을 구성하기 위한 명령어들을 포함할 수 있다.

소정 구현예들에서, 제1 스테이지는 다수의 디바이스들을 함께 링크시키는 통신 버스를 통해 호스트 디바이스와 인터페이싱하도록 설계되는 버스 인터페이스 모듈을 설정 및 구성하기에 충분한 구성 데이터를 포함할 수 있다. 시스템은 그 후 버스 인터페이스 모듈을 통해 부트 이미지를 (전체 또는 일부) 로딩할 수 있다. 이러한 방식으로, 제 2 스테이지는 SOC와 부트 이미지를 저장하는 회로 사이에서 부트 이미지를 전송한다. SOC는 그 후 부트 프로세스를 계속하기 위해 부트 이미지 내에 포함된 명령어들을 실행할 수 있다.

다양한 구현예들에 따르면, 버스 인터페이스 모듈은 2지점 간 토폴로지 및 패킷 기반 프로토콜에 기반하는 고속 직렬 버스 프로토콜을 사용하여 통신하도록 구성될 수 있다. 2지점 간 토폴로지는 디바이스들 간에 복수의 전용 연결을 사용할 수 있는 반면, 공유 버스 토폴로지는 세 개 이상의 디바이스들과 공유되는 연결들을 사용할 수 있다. 패킷 기반 통신 프로토콜들은 데이터가 별도의 (작은) 블록들에서 각각의 패킷 내의 지정된 목적지로 전송되도록 허용한다. 필요한 경우, 특정 통신 스트림에 대한 패킷들은 목적지에서 수신시 재어셈블리될 수 있다.

패킷들을 사용하는 2지점 간 토폴로지의 특정 예는 PCIe(Peripheral Component Interconnect Express)이다. 논의의 편의를 위해, PCIe의 맥락에서 다양한 구현예들이 논의될 것이다; 그러나, 다른 프로토콜들, 토폴로지들 및 구성들도 또한 가능하다는 것이 이해된다.

소정 구현예들에서, 초기 스테이지에 대응하는 데이터의 사이즈는 예를 들어, 하나 이상의 설계 제약들을 충족시키도록 상대적으로 작게 유지될 수 있다. 설계 제약들은 부트 ROM 메모리 회로의 사이즈 및 초기 스테이지 명령어들에 대한 원하는 로딩 시간을 충족시키는 것을 포함할 수 있으나, 반드시 이에 한정되는 것은 아니다. 다양한 경우에 있어서, 초기 스테이지를 위한 명령어들은 프로그램가능 IC(PLD/FPGA)의 디폴트/구성 인터페이스를 통해 액세스가능한 메모리 회로에 저장될 수 있다. 메모리 회로에 대한 인터페이스는 파워 업시에 그리고 먼저 구성되지 않고 이용가능한 프로그램가능 IC의 회로를 사용하여 구현될 수 있다. 이러한 타입의 인터페이스는 때때로 하드 인터페이스로 지칭될 수 있다. 예를 들어, 구성 데이터의 제1 세트(예를 들어, 부트 ROM 이미지 및 가능하게는 FSBL 이미지)는 플래시 메모리 회로와 같은 영구 메모리 회로에 저장될 수 있다. 따라서, 제1 스테이지에 대한 구성 데이터의 사이즈는 구성 데이터가 하드 인터페이스를 사용하여 로딩되도록 허용하고, 부트 이미지의 나중 부분이 버스 상에서 이용가능하게 되도록 허용하기에 충분히 작게 유지될 수 있다.

다양한 구현예들과 일관되게, 프로그램가능 IC는 엔드포인트(EP, endpoint) 디바이스로서 동작하도록 구성될 수 있고, 제2 스테이지 이미지의 소스는 호스트 디바이스일 수 있다. 예를 들어, 고속 버스는 PCIe일 수 있고, 프로그램가능 IC는 PCIe EP 디바이스로서 기능하는 SoC일 수 있고, 제2 스테이지의 소스는 중앙 처리 장치(CPU)를 갖고 PCIe 루트 컴플렉스(호스트)로 구성되는 원격 컴퓨터일 수 있다. EP 디바이스는 원격 CPU에 의해 제어되는 PCIe 슬레이브(slave)로서의 역할을 할 수 있다. SoC가 멀티프로세서(MP, multiprocessor) 디바이스인 경우, 호스트 CPU는 MPSoC의 부팅 및 공동 프로세싱 기능들을 제어할 수 있는 애플리케이션 프로세싱 유닛(APU, Application Processing Unit)들을 제어할 수 있다.

이제 도면들을 참조하면, 도 1은 특정 구현예들과 일관되는, 직렬 버스를 사용하여 부트 이미지 데이터를 전송하기 위한 시스템의 블록도를 도시한다. 블록도는 다수의 회로 컴포넌트들을 갖는 SoC 디바이스(102)를 포함한다. 도 1에 도시된 특정 SoC 아키텍처가 예로서 제공된다. 다수의 상이한 SoC 아키텍처들은 본 명세서에서 논의된 양상들 및 기능들과 함께 사용될 수 있는 것으로 이해된다. SoC 디바이스(102)는 하나 이상의 프로세서 코어(들)(110)를 포함하는 것으로 도시된다. 프로세서 코어들은 또한 캐시들 및 기타 로직 회로를 포함할 수도 있다. 본 명세서에서 논의된 바와 같이, SoC 디바이스(102)는 하나 이상의 APU들을 포함할 수 있다. 특정 구현예들에서, APU들 중 하나는 부트 프로세서로서 사용되도록 구성될 수 있다.

프로세서 상호접속부(108)는 프로세서 코어(들)(110) 및 다양한 다른 인터페이스 회로들 사이의 인터페이스를 제공할 수 있다. 이러한 부가적 회로들은 비휘발성 메모리 회로들(예를 들어, 플래시 메모리 회로들)로부터 SoC의 파워 업시 제1 부트 이미지를 로딩하도록 구성되는 플래시 제어기 로직 회로(104)와 같은 저장 인터페이스 회로들을 포함할 수 있다. DRAM 제어기 로직 회로(106)는 동적 메모리 회로들에 대한 액세스를 제공하도록 구성될 수 있다. 동적 메모리 회로들은 상이한 버전의 더블 데이트 레이트(DDR, double-data rate)(예를 들어, DDR2, DDR3, DDR3L)와 일관되도록 동작하게끔 구성되는 동적 랜덤 액세스 메모리(DRAM) 회로들을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 타입의 RAM 회로들도 또한 가능하다.

프로그램가능 로직 회로 블록(112)은 어레이로 배열되는 여러 상이한 타입의 프로그램가능 로직 블록들을 포함할 수 있다. 예를 들어, 프로그램가능 로직은 다수의 상이한 프로그램가능 타일들, 예컨대, 멀티 기가비트 트랜스시버(MGT, multi-gigabit transceiver), 구성가능 로직 블럭(CLB, configurable logic block), 랜덤 액세스 메모리 블럭(BRAM, random access memory block), 입력/출력 블럭(IOB, input/output block), 구성 및 클록킹 로직, 디지털 신호 프로세싱 블럭, 특수화된 입력/출력 블럭, 예를 들어, 클록 포트들, 및 디지털 클록 매니저, 아날로그-디지털 컨버터, 시스템 모니터링 로직 등과 같은 기타 프로그램가능 로직을 포함할 수 있다. 다양한 SoC 아키텍처들은 프로그램가능 로직을 포함하지 않을 수도 있음을 유의한다. 논의의 편의를 위해, 다양한 실시예들이 프로그램가능 로직을 갖는 SoC의 맥락에서 논의되지만, 대응 실시예들이 반드시 이에 한정되는 것은 아니다.

특정 구현예들과 일관되게, SoC 디바이스(102)는 하나 이상의 추가 하드 입력/출력(I/O) 인터페이스 모듈들(114)을 포함할 수 있다. 이러한 I/O 인터페이스 모듈들은 대응 비트스트림으로부터 프로그램가능 로직에서 먼저 구성되지 않고, 파워 업시 이용가능한 프로그램가능 IC 내의 회로를 사용하여 구현되는 하드 인터페이스 모듈일 수 있다. 하드 I/O 인터페이스 모듈들(114)은 하나 이상의 직렬 버스 인터페이스 모듈들(116)(예를 들어, PCIe 인터페이스 모듈)을 포함할 수 있다. 본 명세서에서 보다 상세하게 논의된 바와 같이, 하드 PCIe 인터페이스 모듈의 존재는 FSBL(first stage boot loader) 이미지들이 PCIe를 통해 로딩될 수 있게 하는데 특히 유용할 수 있다. 다양한 구현예들에서, 소프트 PCIe 인터페이스 모듈은 프로그램가능 로직 회로 블록(112)에서 로직의 구성에 의해 사용될 수 있다. 또한 본 명세서에서 보다 상세하게 논의되는 바와 같이, 소프트웨어 PCIe 인터페이스 모듈들의 사용은 제2 스테이지 부트 로더(SSBL) 이미지들의 로딩에 유용할 수 있다; 프로그램가능 로직 내에서 PCIe 인터페이스 모듈을 구성하기 위해 FSBL이 처음 사용된 후.

직렬 버스 인터페이스 모듈(116)은 (원격) 호스트 디바이스(118)와 통신하도록 구성될 수 있다. 호스트 디바이스(118)는 X-86 컴퓨터 시스템을 포함하는(그러나 이에 제한되는 것은 아님) 다양한 상이한 컴퓨터 시스템들을 사용하여 구현될 수 있다. 호스트 디바이스(118)는 CPU(124), 호스트 인터페이스 모듈(122) 및 저장 회로(120)를 포함할 수 있다. 다양한 구현예들에 따라, 호스트 인터페이스 모듈(122)은 슬레이브 디바이스로서 기능할 수있는 SoC와 호스트 디바이스 간의 데이터 흐름을 제어할 수 있다. PCIe 구현예에서, 호스트 인터페이스 모듈(122)은 PCIe 계층의 루트 컴플렉스로서 기능할 수 있다.

다양한 구현예들에 따르면, CPU(124)상에서 실행되는 소프트웨어 드라이버는 FSBL 프로세스에 사용하기 위해 부트 이미지의 제2 부분의 전송을 개시하고 제어할 수 있다. 본 명세서에서 논의된 바와 같이, 전송은 전송이 시작될 때 및 전송이 완료된 때를 SoC에 표시하는 핸드쉐이크 프로토콜의 사용을 수반할 수 있다. SoC는 핸드쉐이크 프로토콜을 사용하도록 또한 구성되는 소프트웨어 드라이버, 및 전송의 완료시 부트 이미지의 제2 부분의 실행을 실행할 수 있다.

다양한 구현예들과 일관되게, 초기에 BootROM이 그리고 그 후에 제1 스테이지 부트 로더(FSBL)가 실행된다. PCIe 링크가 구성되고, 그후 유니버셜 부트 로더(u-boot, universal boot loader)는 외부 호스트 머신으로부터 PCIe 링크를 통해 SoC의 로컬 메모리로 전송될 수 있다.

도 2는 본 개시물의 구현예들과 일치하는, PCIe를 통해 FSBL 또는 1차 부트를 수행하도록 구성되는 시스템의 블록도를 도시한다. 소정 구현예들에 따르면, SoC(214)는 PCIe 인터페이스를 통해 전체 FSBL 이미지를 검색하도록 구성될 수 있다. APU(202)는 파워 업시 비휘발성 메모리로부터 부트 ROM을 로딩하고, 그렇지 않으면 메인 프로세서(204)를 사용하여 시스템을 실행하도록 설정하는 것을 돕는 부트 프로세서로서 기능할 수 있다. 부트 ROM은 PCIe 엔드포인트(EP) 모듈(210) 및 AXI(Advanced eXtensible Interface)-PCIe 브릿지(206)의 구성을 포함하는 SoC(214)의 초기 구성을 허용하는 명령어들을 포함할 수 있다. 명령어들은 또한 스크래치 패드 메모리 영역(208)으로서 사용하기 위한 메모리의 일부를 따로 확보할 수 있다. 일단 APU(202)가 FSBL 이미지의 전송을 위해 준비되면, APU(202)는 스크래치 패드 메모리 영역(208)에 플래그를 설정함으로써 호스트 시스템(216)에 시그널링할 수 있다.

호스트 시스템(216)은 프로세서 회로(224) 및 로컬 메모리(220)를 포함할 수 있다. 소정 구현예들에서, 프로세서 회로(224) 및 로컬 메모리는 X-86 시스템의 일부일 수 있다; 그러나, 다른 타입의 프로세서 시스템들이 또한 가능하다. 호스트 시스템은 전체 시스템(호스트 시스템(216) 및 SoC(214) 모두)을 위한 루트 컴플렉스로서 동작하도록 구성되는 PCIe 루트 모듈(218)을 포함할 수 있다. 시동(startup) 후 PCIe 루트 모듈은 SoC(214)를 포함하여 전체 시스템의 모든 PCIe 엔드포인트 디바이스들을 열거할 수 있다. 열거 프로세스는 PCIe 엔드포인트 디바이스들(SoC(214) 포함) 및 PCIe 루트 모듈이 통신하도록 허용하는 어드레싱 맵핑의 정의를 포함한다.

APU(202) 및 프로세서 회로(224)는 각각 브릿지(206, 222)와 인터페이싱하는 것으로 도시된다. AXI(Advanced eXtensible Interface)는 프로세서들에 의해 사용될 수 있는 로컬 버스 인터페이스의 예이다; 그러나, 다양한 구현예들은 특정 버스 인터페이스의 사용에 제한되지 않는다.

몇몇 구현예들에 따르면, 호스트 시스템(216)상에서 작동하는 소프트웨어 드라이버는 플래그가 스크래치 패드 메모리 영역(208)에 설정되는 때를 검출하도록 구성될 수 있다. 이 검출은 예를 들어, 스크래치 패드 메모리 영역(208)을 폴링(polling)하는 것을 포함할 수 있다. 소프트웨어 드라이버는 PCIe 트랜잭션들을 사용하여 FSBL 이미지를 온-칩 메모리(212)로 전송함으로써 플래그의 검출에 응답할 수 있다. 호스트 시스템(216)의 소프트웨어 드라이버는 APU(202)의 소프트웨어 드라이버에게 전송이 완료되었음을 통지하도록 구성될 수 있다. APU(202) 로의 통지는 다른 솔루션을 사용하여 수행될 수 있다. 예를 들어, 호스트 시스템(216) 상에서 동작하는 소프트웨어 드라이버가 부트로더 이미지의 전송을 완료하면, AXI-PCIe 브릿지(206)는 APU(202)에 대한 로컬 공유 주변장치 인터럽트를 생성할 수 있다. 대안적으로, APU는 스크래치 패드 메모리 영역(208)에서 전송 완료 비트를 모니터링할 수 있다. 예를 들어, APU는 메모리의 적절한 위치를 주기적으로 폴링하여 대응 비트(또는 비트들의 세트)의 설정을 검출할 수 있다. 몇몇 구현예들에서, 호스트 시스템의 소프트웨어 드라이버는 전송이 시작되었음을 표시하는 플래그를 설정하고, 전송이 완료될 때 플래그를 클리어(또는 다른 플래그를 설정)하도록 구성될 수 있다. APU 부트 프로세서의 소프트웨어 드라이버는 전송이 완료되는 때를 검출할 수 있다. 완료된 전송의 검출에 응답하여, FSBL 이미지는 그 후 메인 프로세서에 의해 실행될 수 있다.

도 3은 본 개시물의 구현예들과 일치하는, PCIe를 통해 SSBL 또는 2차 부트를 수행하도록 구성되는 시스템의 블록도를 도시한다. SoC(302)는 PCIe를 사용하여 제2 스테이지 부트 로더(SSBL)를 전송하도록 구성될 수 있다. SoC(302)는 메모리 제어기 회로(312)를 통해 액세스가능한 메인 메모리 회로(예를 들어, DDR 메모리)(314)를 갖는 메인 프로세서(310)를 포함한다. AXI 모듈(306)은 메인 프로세서가 다양한 모듈들 및 디바이스들과 인터페이싱하게끔 허용하도록 설계된 로직 회로를 포함할 수 있다. 예를 들어, AXI 모듈 회로는 PCIe 모듈(304)과 통신하는 AXI-PCIe 브릿지로서 기능할 수 있다.

본 명세서에서 논의된 바와 같이, PCIe 모듈(304)은 프로그램가능 로직을 사용하여 구현되는 소프트 인터페이스일 수 있다. 예를 들어, FSBL은 SoC(302)의 비휘발성 메모리 회로로부터 로딩될 수 있다. FSBL은 PCIe 모듈(304)을 포함하도록 프로그램가능 로직을 프로그래밍하는데 사용되는 비트스트림 데이터를 포함하거나 그에 액세스할 수 있다. 일단 PCIe 모듈(304)이 프로그램가능 로직 하드웨어에서 적절하게 설정되면, FSBL은 SSBL의 전송 및 완료를 모니터링하도록 구성될 수 있다. 예를 들어, FSBL은 본 명세서에서 보다 상세하게 논의되는 핸드쉐이크 프로시저를 구현하는 소프트웨어 드라이버를 실행할 수 있다.

소정 구현예들에 따르면, FSBL 및 대응 비트스트림은 또한 SoC(302)의 프로그램가능 로직에서 인터페이스 핸드쉐이킹 블록(308)을 생성하도록 구성될 수 있다.

다양한 구현예들과 일관되게, SoC(302)는 호스트 시스템(316)과 통신하는 PCIe 엔드포인트 디바이스로서 동작하도록 구성될 수 있다. 호스트 시스템(316)은 호스트 디바이스로서 동작하도록 구성될 수 있다. 예를 들어, PCIe 아키텍처 내의 호스트 디바이스는 PCIe 루트 컴플렉스 모듈(318)을 포함한다. 로컬 프로세서 회로(324)는 루트 컴플렉스복합 모듈 (318)을 통해 모든 PCIe 엔드포인트 디바이스들에 연결되는 AXI-PCIe 브릿지(322)를 통해 상이한 PCIe 엔드포인트 디바이스들과 통신할 수 있다.

다수의 구현예들에서,도 3의 시스템은 시스템 초기화가 제1 스테이지 부트 로더(FSBL)에 의해 수행된 후 시작되는 SoC 기반 애플리케이션에 의해 로딩될 수 있는 2차 부트 이미지와 함께 사용되도록 구성될 수 있다. 2차 부트 이미지를 PCIe 또는 유사한 버스를 통해 로딩하는 것은 FSBL과 함께 대응 애플리케이션을 (2차 부트 이미지로서) 플래싱할 필요성을 제거하는데 유용할 수 있다. 예를 들어, 2차 부트 이미지(예를 들어, u-부트)는 초기에 호스트 시스템(316)의 메모리(320)에 저장될 수 있다. 이미지는 호스트 시스템(316)에서 실행되는 소프트웨어 드라이버 애플리케이션에 의해 더블 워드(DW, double word)로 파싱되고(parsed), 그 후 PCIe를 통해 전송될 수 있다. DW는 AXI 모듈(306)에 의해 메모리(314)의 미리정의된 위치에 기록될 수 있다. 몇몇 구현예들에서, AXI 모듈은 메모리(314) 로의 매핑을 사용하여 PCIe를 통해 DW들로서 수신된 데이터를 저장하는 AXI 메모리-맵핑 프로토콜을 구현하는 커스텀 로직을 포함할 수 있다.

2차 부트 이미지의 전송의 시작 시, 메인 프로세서(310) 상에서 실행되는 애플리케이션은 SoC(302)가 2차 부트 이미지를 수신할 준비가 되었다는 표시를 제공할 수 있다. 예를 들어, 메인 프로세서(310) 상에서 실행되는 애플리케이션은 인터페이스 핸드쉐이킹 블록(308)에 맵핑되는 데이터 위치(레지스터)에 기록하도록 구성될 수 있다. 예를 들어, 데이터 위치는 PCIe을 통해 그리고 AXI 모듈(306)을 통해 액세스가능한 데이터 레지스터에 대응할 수 있다. 데이터 레지스터의 액세스가능성을 용이하게 하기 위해, PCIe 모듈(304)의 PCIe 공간의 일부는 인터페이스 핸드쉐이킹 블록(308)에 맵핑될 수 있다. 호스트 시스템(316)에서 동작하는 소프트웨어 드라이버는 이 메모리 맵핑된 위치로부터 주기적으로 판독함으로써 SoC(302)의 상태를 폴링할 수 있다. 데이터 레지스터가 기록되었음을(SoC(302)가 2차 부트 이미지를 수신할 준비가 되었음을 표시하는 것)의 검출에 응답하여, 호스트 시스템(316)의 소프트웨어 드라이버는 PCIe 모듈들(304 및 318) 사이의 PCIe 링크를 사용하여 2차 부트 이미지를 SoC(302)로 전송하기 시작하도록 구성될 수 있다. 2차 부트 이미지의 전송이 완료되면, 호스트 시스템(316)의 소프트웨어 드라이버는 인터페이스 핸드쉐이킹 블록(308)에 맵핑되는 메모리 위치에 기록하도록 구성될 수 있다. 인터페이스 핸드쉐이킹 블록(308)은 인터럽트를 어서팅(asserting)함으로써 또는 메인 프로세서(310)에 의해 폴링될 수 있는 데이터를 레지스터에 저장함으로써, 데이터 기록에 응답할 수 있다. 메인 프로세서(310)는 그 후 2차 부트 이미지(예를 들어, u-부트 이미지)의 실행을 시작할 수 있다.

도 4은 다양한 구현예들과 일관되는, PCIe 컴포넌트들을 갖는 컴퓨터 시스템의 시스템도를 도시한다. CPU(1102)는 하나 이상의 프로세서 코어들(1104)을 포함한다. 호스트 브릿지(406)(때때로 노스 브릿지로 지칭됨)는 프로세서 코어와 다른 시스템 컴포넌트들 간의 통신을 용이하게 하며, 프로세서 코어에 인터페이스를 제공하는 FSB(front-side bus) 모듈(408)을 포함한다. 호스트 브릿지(406)는 PCIe 루트 컴플렉스(디바이스/모듈)(410)로서 기능하도록 구성될 수 있다. PCIe 루트 컴플렉스 모듈(410)은 PCIe 디바이스 트리를 메인 메모리(416), 프로세서 코어들(404) 및 그래픽 처리 장치(GPU)(미도시)와 같은 다른 디바이스들에 연결한다. 루트 컴플렉스는 CPU와 별도의 물리적 칩의 일부로서 구현될 수 있지만, 루트 컴플렉스는 또한 CPU 칩에 통합될 수 있다. 메인 메모리(416)는 메모리 제어기 회로(414)를 사용하여 액세스될 수 있다.

몇몇 구현예들에서, 칩셋 인터페이스 모듈(412)은 상이한 통신 프로토콜(예를 들어, 독점 칩셋 프로토콜)을 사용하여 칩셋(418)과 통신하는데 사용될 수 있다. 대응 칩셋 인터페이스 모듈(420)은 칩셋-특정 통신 프로토콜과 하나 이상의 PCIe 스위치(422) 사이의 인터페이스를 제공할 수 있다. 다수의 PCIe 엔드포인트(EP) 디바이스들(424, 426)은 PCIe 스위치를 통해 액세스가능할 수 있다. 각 PCIe EP는 전용 고속 직렬 연결을 통해 PCIe 스위치에 연결될 수 있다. 이러한 방식으로, 시스템은 2지점 간 토폴로지를 사용하여 구성된다. 또한, 데이터는 패킷 기반 프로토콜을 사용하여 전송될 수 있다. 예를 들어, CPU는 PCIe EP에 대응하는 목적지 어드레스를 지정하는 데이터를 패킷들의 세트에 캡슐화하는 소프트웨어 드라이버를 실행할 수 있다. 루트 컴플렉스 및 전송 경로의 각각의 후속 모듈은 패킷들을 수신하고 라우팅 테이블 및 목적지 어드레스를 사용하여 2지점 간 연결(포트)을 식별할 수 있다. 패킷은 식별 된 포트에서 전송될 수 있어, 전송 경로의 다음 모듈에 의해 패킷이 수신될 수 있다.

본 명세서에서 논의된 다양한 구현예들과 일관되어, 하나 이상의 PCIe EP 디바이스(424, 426)는 본 명세서에서 논의된 1차 또는 2차 부트 이미지 전송 솔루션을 갖는 프로그램가능 IC들을 사용하여 구현될 수 있다.

도 5는 소정 구현예들과 일치하는, 구성 직렬 데이터 버스를 사용하여 FSBL 이미지들을 전송하기 위한 시스템과 함께 사용하기 위한 흐름도를 도시한다. 흐름은 블록(502)에 따라 파워 온 리셋 이벤트로 시작된다. 파워 온 리셋 이벤트는 예를 들어, 호스트 시스템과 SoC 엔드포인트 디바이스에 작동 전력이 제공된 후에 발생할 수 있다. 호스트 시스템은 자신의 부팅 사이클 내에서 소정 지점에 도달 할 때까지 리셋 조건을 유지할 수 있다.

SoC 엔드포인트 디바이스가 호스트 시스템에 의해 리셋 조건으로부터 해제되면, 이것은 블록(504)에 따라 부트 ROM 코드를 검색하고 실행하기 시작할 수 있다. 부트 ROM 코드는 예를 들어, 플래시 메모리 회로, PROM 또는 유사한 저장 회로와 같은 로컬 비휘발성 메모리 회로에 저장될 수 있다. 다양한 구현예들과 일관되게, 부트 ROM은 예를 들어 부트 매체를 선택하고 FSBL 이미지를 로딩함으로써, 초기 부트 프로세스를 관리하도록 설계된 명령어들을 포함할 수 있다. 본 명세서에서 논의된 바와 같이, 부트 ROM 코드는 하드 PCIe 인터페이스 모듈과 같은 로컬 직렬 버스 모듈 또는 인터페이스를 구성하는 명령어들을 포함할 수 있다. 따라서, FSBL 이미지는 블록(506)에 따라 PCIe 또는 유사한 버스 프로토콜을 사용하여 로딩될 수 있다. FSBL은 PLL 계수의 설정과 같은 중요한 초기 시스템 초기화 기능들을 실행할 수 있다. SSBL을 포함하는 후속 정보는 또한 블록(508)에 따라 PCIe를 사용하여 전송될 수 있다.

다양한 버스 프로토콜들은 FSBL 및 SSBL 이미지를 전송할 때 다수의 상이한 장점들을 제공한다. 예를 들어, PCIe는 비교적 빠른 데이터 전송 레이트(예를 들어, x4Gen2 구성에 대해 최대 20Gbps 직렬 처리량)를 가지며, 심지어 8B/10B 인코딩의 오버 헤드가 있더라도, 실효 처리량은 높을 수 있다(예를 들어, 최대 16Gbps). 고속 통신 버스의 사용은 대용량 부트 이미지의 경우에도 빠른 전송 시간을 제공할 수 있다. PCIe는 또한 소정 데이터 트랜잭션에 우선 순위를 부여함으로써 전송 시간을 보장하는 서비스 품질(QoS, Quality of Service) 옵션의 사용을 허용한다. 따라서 QoS 옵션은 부트 이미지 전송 타이밍에 알려진 레이턴시를 제공하도록 인에이블될 수 있다. 또한 PCIe는 직렬 전송 문자들을 스크램블하고, 8B/10B 인코딩을 사용한다. 데이터의 스크램블링은 제3자에 의해 전송된 데이터를 판독하려는 시도를 좌절시킬 수 있으며, 이는 예를 들어, 외부 프로브로 버스 트랜잭션을 스누핑하려고 시도할 수 있다. 따라서, PCIe의 사용은 보안 향상을 제공할 수 있다. 또한, PCIe의 사용은 전송된 부트 이미지의 원격 업그레이드를 위해 도어를 개방한다. 예를 들어, 이더넷 인터페이스들은 호스트 디바이스의 이미지(들)를 업데이트하는데 사용될 수 있다. 시스템의 후속 부팅시, 새로 업데이트된 이미지가 배포될 수 있다. 소정 구현예들에서, 업데이트된 이미지의 진위성은 예를 들어 디지털 서명, 암호화 및 다른 인증 솔루션들 및 이들의 조합들을 사용하여 검증될 수 있다.

도 6은 소정 구현예들과 일관되는, 구성 직렬 데이터 버스를 사용하여 2차 부트 이미지들을 전송하기 위한 시스템과 함께 사용하기 위한 흐름도를 도시한다. 흐름도는 블록(652)에 따라 파워 온 리셋 이벤트 발생으로 시작된다. SoC 엔드포인트 디바이스가 호스트 시스템에 의해 리셋 조건으로부터 해제되면, 이것은 블록(654)에 따라 부트 ROM 코드를 검색하고 실행하기 시작할 수 있다. ROM 코드는 블록(656)에 따라 FSBL 이미지를 검색하기 위한 명령어들(어디서 어떻게)을 제공할 수 있다. 예를 들어, FSBL 이미지는 로컬 저장 회로(예를 들어, 플래시 메모리 회로 또는 PROM 메모리 회로)로부터 검색될 수 있다.

다양한 구현예들에 따르면, FSBL 이미지는 SoC의 하드 PCIe 인터페이스 모듈과 같은 로컬 직렬 버스 모듈 또는 인터페이스를 구성하기 위한 명령어들을 포함할 수 있다. 따라서, BSBL 이미지는 블록(658)에 따라 PCIe 또는 유사한 버스 프로토콜을 사용하여 로딩될 수 있다. SSBL의 특정 예는 u-부트이다. U-부트는 "universal bootloader"의 약자이며, 임베디드 디바이스들에서 그리고 리눅스(Linux)와 같은 운영 체제를 부팅하기 위해 사용될 수 있는 오픈 소스 부트로더이다.

도 7은 특정 구현들과 일관되는, PCIe 링크를 사용하여 FSBL 이미지들을 전송하는 것과 관련하여 유용한 핸드쉐이크 프로세스에 대한 흐름도를 도시한다. 부트 ROM 코드는 블록(702)에 따라 실행을 시작할 수 있다. 부트 ROM 코드는 로컬 저장 회로로부터 로딩될 수 있으며, 부트 ROM 코드의 실행은 SoC가 저 레벨 양상을 구성하고 블록(704)에 따라 로컬 PCIe 모듈과 호스트 디바이스의 PCIe 루트 컴플렉스 사이에 설정된 링크를 모니터링하고 대기하는 애플리케이션의 실행을 시작하도록 허용할 수 있다. 호스트 디바이스가 시스템의 PCIe 엔드포인트 디바이스들을 열거하면 연결이 발생할 수 있다. 열거 프로세스는 PCIe 엔드포인트 디바이스들 및 PCIe 루트 컴플렉스 모듈이 통신하도록 허용하는 어드레싱 맵핑의 정의를 포함한다.

일단 링크가 설정되면, 블록(706)에 따라 시스템의 PCIe 모듈들은 초기화되고 구성될 수 있다. 블록(706)에 대응하는 프로세스는 엔드포인트 디바이스의 메인 프로세스와 메모리와 루트 컴플렉스 사이의 임의의 PCIe 브릿지들의 초기화 및 구성을 포함할 수 있다. 예를 들어, PCIe 브릿지들은 스크래치 패드로서 사용되는 로컬 메모리의 제1 부분에 맵핑되는 어드레스 범위, 및 FSBL 이미지를 저장하는데 사용되는 엔드포인트 디바이스의 제2 부분에 맵핑되는 다른 어드레스 범위를 가질 수 있다. PCIe 모듈들이 초기화되고 적절히 구성되면, 블록(708)에 따라 SoC 엔드포인트 디바이스의 메인 프로세서는 SoC 엔드포인트 디바이스가 FSBL 이미지를 수신할 준비가 되었음을 표시하는 스크래치 패드 메모리의 위치를 업데이트할 수 있다.

호스트 디바이스에서 실행중인 애플리케이션/드라이버는 FSBL 이미지가 전송될 수 있음을 표시하기 위해 스크래치 패드 메모리의 위치가 업데이트되었음을 검출할 수 있다. 블럭(710)에 의해 표시된 바와 같이, 드라이버는 FSBL 이미지 전송이 언제 완료되었는지를 결정할 수 있다. FSBL 이미지 전송이 완료되었다고 결정시, 드라이버는 블록(712) 따라 전송이 완료되었음을 표시하기 위해 스크래치 패드 메모리 내의 제2 위치를 업데이트할 수 있다. FSBL 이미지는 그 후 스크래치 패드 메모리에서 표시를 검출시 SoC 엔드포인트에 의해 실행될 수 있다. SSBL 이미지와 같은 추가 이미지들은 도 7과 관련하여 설명된 것과 동일한(또는 유사한) 프로세스를 사용하여 전송될 수 있다.

다양한 다른 구현예들은 프로그램가능 IC(때때로 PLD IC로 지칭됨)에 대한 구성 데이터(때때로 구성 "비트스트림"으로 지칭됨)의 로딩을 2개의 상이한 스테이지들로 분할하도록 구성된 시스템에 관련된다. 로딩을 2개의 상이한 스테이지들로 분할하는 것은 프로그램가능 IC가 구성 동안 시간 대 가용성 요건들을 충족하게 허용할 수 있다. 또한, 제2 스테이지 구성 데이터에 대한 전송은 본 명세서에서 보다 상세히 논의되는 바와 같이 직접 메모리 액세스(DMA) 전송들을 사용하여 용이하게 될 수 있다. DMA 전송들은 CPU와 독립적인(예를 들어, CPU로부터 메인 메모리로의 그리고 PLD IC로의 개별 판독 또는 기록 코맨드 없이) 중앙 처리 장치(CPU)에 의해 사용되는 메인 메모리에 대한 액세스를 수반한다. 예를 들어, CPU는 DMA 엔진에 메모리 액세스 코맨드를 전송하는 디바이스 드라이버 소프트웨어를 실행할 수 있으며, DMA 엔진은 그 후 메인 메모리의 액세스 및 액세스된 데이터의 프로그램가능 IC로의 전송을 처리한다.

소정 구현예들에서, 제1 스테이지는 다수의 디바이스들을 함께 링크시키는 통신 버스를 통해 호스트 디바이스와 인터페이싱하도록 설계되는 버스 인터페이스 모듈을 구축하기에 충분한 구성 데이터를 포함할 수 있다. 내부 구성 액세스 인터페이스는 또한 버스 인터페이스 모듈과 프로그램가능 IC의 프로그램가능 로직 사이의 인터페이스를 제공하기 위해 포함될 수 있다. 시스템은 버스 인터페이스 모듈을 통해 DMA 전송들을 사용하여 나머지 구성 데이터를 로딩하도록 구성된다. 이러한 방식으로, 구성 데이터의 제2 세트는 CPU 이용률을 낮추어 메인 메모리 회로와 프로그램가능 IC 사이에서 직접 이동될 수 있다. PLD의 프로그램가능 로직은 또한 구성 데이터의 제2 세트를 사용하여 구성될 수 있다.

소정 구현예들에서, 제1 스테이지에 대한 구성 데이터의 사이즈는 초기의 바람직한 구성 타이밍을 충족시키기에 충분히 작게 유지된다. 예를 들어, PCIe 사양은 PCIe 호환 엔드포인트 디바이스들이 100ms 부팅 시간을 충족해야 한다는 요건을 포함한다. 다양한 경우에 있어서, 구성 데이터의 제1 세트는 프로그램가능 IC(PLD/FPGA)의 디폴트/구성 인터페이스를 통해 액세스가능한 메모리 회로에 저장될 수 있다. 이 인터페이스는 파워 업시에 그리고 먼저 구성되지 않고 이용가능한 프로그램가능 IC의 회로를 사용하여 구현될 수 있다. 예를 들어, 구성 데이터의 제1 세트는 플래시 메모리 회로와 같은 영구 메모리 회로에 저장될 수 있다. 따라서, 제1 스테이지에 대한 구성 데이터의 사이즈는 구성 데이터가 하드 인터페이스를 사용하여 로딩되고, 프로그램가능 IC가 원하는 시간(예를 들어, 100ms) 내에 버스 상에서 이용가능하게 구성되도록 허용하기에 충분히 작게 유지될 수 있다.

소정 구현예들에 일관되게, 프로그램가능 IC는 버스 인터페이스 모듈과 프로그램가능 IC의 프로그램가능 로직 사이를 인터페이싱하도록 설계되는 내부 구성 액세스 인터페이스를 포함할 수 있다. 이 내부 구성 액세스 인터페이스는 버스 인터페이스와 통합되어 프로그램가능 IC의 구성 로직에 액세스할 수 있다. 몇몇 경우들에 있어서, 내부 구성 액세스 인터페이스는 구성 메모리 기록(디바이스 드라이버에 의해 제어됨)을 사용하여 프로그래밍가능 IC에 제2 스테이지 구성 데이터를 전송하도록 구성될 수 있다. 구성 데이터는 각각 CPU에서 비롯된 여러 상이한 기록 코맨드들로 기록된다. 기록 코맨드들은 중요한 호스트 프로세서 시간을 사용할 수 있으며, 전체 데이터 전송을 완료하는데 상당한 양의 시간이 걸릴 수 있다. 다양한 구현예들의 특정 양상들는 유사한 메커니즘들의 구성 메모리 기록을 사용하는 것과는 대조적으로, 제2 스테이지 전송을 위한 DMA 전송을 사용하도록 구성되는 시스템에 관한 것이다. 이는 프로세서 로드를 줄이거나 없애고, 제2 스테이지 전송 속도를 높이는데 특히 유용할 수 있다.

도 8은 소정 구현예들과 일치하는, DMA를 사용하여 구성 데이터를 전송하기 위한 시스템의 블록도를 도시한다. 시스템(806)은 저장 회로(820)로부터 구성 데이터의 제1 스테이지를 로딩하도록 구성된 프로그램가능 IC(808)를 가질 수 있는 (PCIe) 엔드포인트 카드(822)를 포함할 수 있다. 저장 회로(820)는 PROM(programmable read-only memory), 플래시 메모리, 또는 다른 타입의 메모리 회로로서 구현될 수 있다. 초기 (저장) 구성 인터페이스(818)는 프로그래밍가능 IC의 프로그램가능 로직의 제1 부분을 구성하기 위해 저장 회로(820)로부터 구성 데이터를 검색하도록 구성될 수 있다.

본 명세서에서 논의된 바와 같이, 초기 구성 프로세스에 대한 데이터 전송 레이트는 원하는 시간(예를 들어, PCIe 엔드포인트 디바이스에 대해 100ms) 내에 프로그램가능 IC에 대한 모든 구성 데이터를 전송하기에 불충분할 수 있다. 따라서, 구성 데이터는 상이한 시간에 대응 로직의 구성을 허용하기 위해 2 이상의 스테이지들로 분할될 수 있다. 예를 들어, 구성 데이터의 제1 스테이지는 1차 프로그램가능 로직(814)으로서 식별된 프로그램가능 로직의 일부를 구성하기 위한 데이터를 포함할 수 있다. 1차 프로그램가능 로직(814)은 버스 인터페이스 모듈(810) 및 내부 구성 액세스 인터페이스(812)를 포함할 수 있지만, 반드시 이에 한정되는 것은 아니다. 소정 구현예들에서, 버스 인터페이스 모듈(810)은 루트 컴플렉스(802), 프로세서 회로(824) 및 메모리 회로(804)를 포함하는 호스트 디바이스와 2지점간 링크를 사용하도록 구성될 수 있다. 특정 구현예들에서, 2지점간 링크는 루트 컴플렉스(802)를 통해 호스트 디바이스와 통신하기 위해 PCIe 프로토콜을 사용한다.

메모리 회로(804)는 2차 프로그램가능 로직(816)을 구성하기 위한 (2차) 구성 데이터를 저장할 수 있다. 이 2차 구성 데이터는 DMA 전송을 사용하여 버스 인터페이스 모듈(810)을 사용해 액세스될 수 있다. PCIe 프로토콜의 경우, 메모리 전송 회로(804)에 직접 액세스하는 DMA 가능 버스 마스터로서 루트 컴플렉스(802)를 사용함으로써 DMA 전송은 용이해질 수 있다. 특정 구현예들에서, 그리고 본 명세서에서 보다 상세하게 설명되는 바와 같이, 호스트 디바이스는 PCIe 디바이스 트리의 루트 컴플렉스 디바이스로서 기능할 수 있다. DMA 전송은 또한 버스 인터페이스 모듈(810)이 메모리 회로(804) 로의 DMA 전송을 구현하는 버스 마스터로서 기능하도록 허용하는 DMA 엔진으로 버스 인터페이스 모듈(810)을 설계함으로써 용이하게 될 수 있다. 디바이스 드라이버 소프트웨어는 DMA 전송에 사용되는 버퍼들의 물리적 어드레스들을 구성하고 식별함으로써 DMA 전송을 용이하게 할 수 있다. PCIe 문맥에서, 이것은 버스 인터페이스 모듈(810)의 BAR-맵핑 된 레지스터(들)를 식별하고 사용하는 것을 포함할 수 있다.

도 9는 본 명세서에서 논의된 구현예들과 일치하는, DMA 능력들을 포함하는 루트 컴플렉스로서 사용되는 SoC(system-on-chip)를 갖는 시스템에 대한 블록도를 도시한다. (PCIe) 엔드포인트 카드(904)는 프로그램가능 IC(FPGA)(932)를 포함할 수 있다. 프로그램가능 IC(932)는 스테이지 1(프로그램가능) 로직 인터페이스(928)를 포함할 수 있다. 스테이지 1 로직 인터페이스(928)는 스테이지 1 로직(916)을 구성할 목적으로 스테이지 1 구성 데이터에 액세스하고 로딩하도록 설계될 수 있다. 프로그램가능 IC(932)의 초기화(예를 들어, 파워-온) 시에, 스테이지 1 로직 인터페이스는 스테이지 1 구성 데이터(930)를 검색하기 시작한다. 스테이지 1 구성 데이터는 프로그램가능 IC(932)에(예를 들어, 내부 비휘발성 메모리로서) 또는 별도의 IC(930)에(예를 들어, 외부 비휘발성 메모리 회로로서) 저장될 수 있다. 스테이지 1 구성 데이터의 사이즈는 로딩 및 후속 구성이 미리 결정된 시간(예를 들어, PCIe의 경우 100ms) 내에 수행되게끔 허용하도록 비교적 작게 유지될 수 있다.

대응 프로그램가능 로직의 구성 후에, 스테이지 1 로직(916)은 예를 들어, PCIe를 사용하도록 구성될 수 있는 버스 인터페이스 모듈(918)을 포함할 수 있다. 스테이지 1 로직(916)은 또한 버스 인터페이스 모듈(918)과 프로그램가능 로직 사이에 스테이지 2 내부 구성 액세스 인터페이스(922)를 포함하도록 구성될 수 있다. 그 후, 2개의 인터페이스들을 통해 수신된 데이터는 스테이지 2 로직(926)을 프로그래밍하는데 사용될 수 있다. 몇몇 경우들에 있어서, 브릿지(920)는 버스 인터페이스 모듈(918) 사이에 구현되어 브리지의 양측에서 사용되는 통신 프로토콜들 간의 인터페이스를 제공할 수 있다. PCIe 인터페이스(910)는 버스 인터페이스 모듈(918)과 통신하도록 구성될 수 있다.

몇몇 구현예들에서, SoC(902)는 시스템의 PCIe 루트 컴플렉스를 갖는 호스트 디바이스로서 기능하도록 구성될 수 있다. CPU(906)는 정상 동작 동안 메인 메모리(912)에 액세스하도록 구성될 수 있다. 메인 메모리(912)는 또한 메인 메모리(912)에 DMA 트랜잭션을 사용하도록 구성되는 DMA 엔진을 포함하는 브릿지(908)에 의해 액세스가능하도록 구성될 수 있다. 이는 SoC(902)가 CPU(906)에 메인 메모리 및 다른 디바이스들에 대한 판독 및 기록 요청들을 부담시키지 않고 메인 메모리로부터 직접 스테이지 2 구성 데이터를 검색하도록 허용할 수 있다.

몇몇 구현예들에 따르면, 스테이지 2 구성 데이터는 (예를 들어, 이더넷을 사용하여) 외부 인터페이스(914)로부터 제공될 수 있다. 특정 구현예들에서, 스테이지 1 로직(916)은 스테이지 2 로직(926)의 재구성을 허용하도록 구성될 수 있다. 따라서, 프로그램가능 IC(932)는 스테이지 2 로직(926)에 대한 원격 업그레이드를 허용하도록 구성될 수 있다. 예를 들어, 스테이지 1 로직(916)은 DMA 전송을 사용하여 스테이지 2 구성 로직이 수신되는 구성 모드로 (재)진입함으로써 특정 통신에 응답하도록 구성될 수 있다. 스테이지 2 로직(916)은 그 후 새롭게 수신된 구성 데이터에 따라 구성될 수 있다.

도 10은 본 명세서에서 논의된 구현예들과 일관되는, DMA 성능들로 구성된 스테이지 1 로직을 갖는 시스템에 대한 블록도를 도시한다. 도 9의 논의와 유사하게, (PCIe) 엔드포인트 카드(1004)는 프로그램가능 IC(1026)를 포함할 수 있다. 프로그램가능 IC(1026)는 스테이지 1(프로그램가능) 로직 인터페이스(1022)를 포함할 수 있다. 스테이지 1 프로그램가능 로직 인터페이스(1022)는 스테이지 1 (프로그램가능) 로직(1018)을 구성할 목적으로 스테이지 1 구성 데이터(1024)에 액세스하고 로딩하도록 설계될 수 있다. 프로그램가능 IC(1026)의 초기화(예를 들어, 파워-온) 시에, 스테이지 1 로직 인터페이스(1022)는 스테이지 1 구성 데이터(1024)를 검색하기 시작한다. 스테이지 1 구성 데이터(1024)는 프로그램가능 IC(1026)에(예를 들어, 내부 비휘발성 메모리로서) 또는 별도의 IC에(예를 들어, 외부 비휘발성 메모리 회로로서) 저장될 수 있다. 스테이지 1 구성 데이터(1024)의 사이즈는 로딩 및 후속 구성이 미리 결정된 시간(예를 들어, PCIe의 경우 100ms) 내에 수행되게끔 허용하도록 비교적 작게 유지될 수 있다.

대응 프로그램가능 로직의 구성 후에, 스테이지 1 로직(1018)은 예를 들어, PCIe를 사용하도록 구성될 수 있는 버스 인터페이스 모듈(1012)을 포함할 수 있다. 스테이지 1 로직(1018)은 또한 버스 인터페이스 모듈(1012)과 그 후 스테이지 2 로직(1020)을 프로그래밍하는데 사용될 수 있는 나머지 프로그램가능 로직 사이에 내부 구성 액세스 인터페이스(1016)를 포함하도록 구성될 수 있다. 브릿지(1014)는 브릿지의 양측에서 사용되는 통신 프로토콜들 간의 인터페이스를 제공하도록 설계될 수 있고, 또한 메인 메모리로부터 DMA 전송을 개시하기 위한 목적으로 버스 마스터로서 기능할 수있는 DMA 엔진으로서 기능하도록 설계될 수 있다. 브릿지(1028)는 SoC(1002) 상에 유사한 인터페이스를 제공하도록 설계될 수 있다.

소정 구현예들에 따르면, DMA 구성 레지스터들은 PCIe 엔드포인트의 임의의 BAR(Base Address Register)에 맵핑될 수 있고, 호스트 CPU는 BAR를 통해 이들 레지스터들에 액세스할 수 있다. 이러한 방식으로, SoC(1002)는 DMA 엔진의 기능을 제공하도록 구성될 필요가 없다. 스테이지 1 로직(1018)은 CPU(1006)와 독립적으로 버스 (PCIe) 인터페이스 모듈(1010)을 통해 메인 메모리 회로(1008)에 직접 액세스하도록 구성될 수 있다.

다양한 구현예들과 일관되게, DMA 엔진은 소프트웨어 디바이스 드라이버에 의해 구성되고 관리될 수 있다. 예를 들어, 디바이스 드라이버는 DMA 엔진으로 전송되고 사용되는 운영 체제에 상대적인 특정 메모리 영역에 대한 메모리 매핑과 관련되는 코맨드들을 생성할 수 있다. 이 코맨드는 예를 들어 소스-어드레스, 목적지-어드레스, 및 길이를 갖는 판독 코맨드일 수 있다. 이는 BAR들을 통해 필요한 정보로 DMA 엔진을 구성함으로써 수행될 수 있다. DMA 엔진은 소프트웨어 드라이버에 의해 설정되어 제2 스테이지 구성 데이터와 연관된 태스크에 대한 DMA 전송을 수행할 수 있다.

제2 구성 데이터의 사이즈 및 DMA 엔진이 한 트랜잭션에서 전송할 수 있는 바이트 수에 따라, 디바이스 드라이버는 구성 데이터를 여러 청크로 전송하도록 DMA를 설정할 것이다. 구성 데이터는 호스트 PC 메인 메모리에 분산될 수 있고, 이것이 다른 위치들로부터 구성 데이터를 페치할 수 있도록 DMA는 소프트웨어 드라이버에 의해 적절히 설정될 수 있다.

도 11은 다양한 구현예들과 일관되는, PCIe 컴포넌트들을 갖는 컴퓨터 시스템의 시스템도를 도시한다. CPU(1102)는 하나 이상의 프로세서 코어들(1104)을 포함한다. 호스트 브릿지(1106)(때때로 노스 브릿지로 지칭됨)는 프로세서 코어와 다른 시스템 컴포넌트들 간의 통신을 용이하게 하며, 프로세서 코어에 인터페이스를 제공하는 FSB(front-side bus) 모듈(1108)을 포함한다. 호스트 브릿지(1106)는 PCIe 루트 컴플렉스(디바이스/모듈)(1110)로서 기능하도록 구성될 수 있다. PCIe 루트 컴플렉스(1110)는 PCIe 디바이스 트리를 메인 메모리(1116), 프로세서 코어들(1104) 및 그래픽 처리 장치(GPU)(미도시)와 같은 다른 디바이스들에 연결한다. 루트 컴플렉스는 CPU와 별도의 물리적 칩의 일부로서 구현될 수 있지만, 루트 컴플렉스는 또한 CPU 칩에 통합될 수 있다. 메인 메모리(1116)는 메모리 제어기 회로(1114)를 사용하여 액세스될 수 있다.

몇몇 구현예들에서, 칩셋 인터페이스 모듈(1112)은 상이한 통신 프로토콜(예를 들어, 독점 칩셋 프로토콜)을 사용하여 칩셋(1118)과 통신하는데 사용될 수 있다. 대응 칩셋 인터페이스 모듈(1120)은 칩셋-특정 통신 프로토콜과 하나 이상의 PCIe 스위치(1122) 사이의 인터페이스를 제공할 수 있다. 다수의 PCIe 엔드포인트(EP) 디바이스들(1124, 1126)은 PCIe 스위치를 통해 액세스가능할 수 있다. 각 PCIe EP는 전용 고속 직렬 연결을 통해 PCIe 스위치에 연결될 수 있다. 이러한 방식으로, 시스템은 2지점 간 토폴로지를 사용하여 구성된다. 또한, 데이터는 패킷 기반 프로토콜을 사용하여 전송될 수 있다. 예를 들어, CPU는 PCIe EP에 대응하는 목적지 어드레스를 지정하는 데이터를 패킷들의 세트에 캡슐화하는 소프트웨어 드라이버를 실행할 수 있다. 루트 컴플렉스 및 전송 경로의 각각의 후속 모듈은 패킷들을 수신하고 라우팅 테이블 및 목적지 어드레스를 사용하여 2지점 간 연결(포트)을 식별할 수 있다. 패킷은 식별 된 포트에서 전송될 수 있어, 전송 경로의 다음 모듈에 의해 패킷이 수신될 수 있다.

본 명세서에서 논의된 다양한 구현예들과 일관되어, 하나 이상의 PCIe EP 디바이스(1124, 1126)는 메인 메모리(1116)로부터의 2차 구성 데이터에 액세스하기 위해 DMA 전송을 사용하는 제2 구성 스테이지를 갖는 프로그램가능 IC들을 사용하여 구현될 수 있다. 이러한 방식으로, 데이터가 루트 컴플렉스를 통한 메모리로부터의 방향으로 액세스될 수 있으므로 CPU는 각각의 전송을 개시할 필요가 없다.

도 12는 소정 구현예들과 일치하는, DMA를 사용하여 구성 데이터를 전송하기 위한 시스템과 함께 사용하기 위한 흐름도를 도시한다. 흐름은 블록(1202)에 따라 스타트 이벤트의 발생으로 시작된다. 시작 이벤트는 프로그램가능 IC 및 호스트 시스템의 파워 업일 수 있다(그러나 이에 제한되지 않음). 예를 들어 PCIe를 사용하는 시스템은 동일한 전원 소스로부터 호스트 시스템 및 PCIe 엔드포인트들에 전원을 공급할 수 있어, 이들은 거의 동시에 함께 작동한다. 호스트 머신은 리셋으로부터 PCIe 엔드포인트들을 릴리즈할 수 있고, 그 후 PCIe 엔드포인트들이 설정된 시간(예를 들어, 100ms 이후) 내에 이용가능할 것으로 기대할 수 있다.

파워 업/스타트 이벤트에 응답하여, 블록(1204)에 따라, 초기 (제1 스테이지) 구성 데이터는 그 후 제1 스테이지 프로그램가능 로직 인터페이스를 통해 프로그램가능 IC에 전달될 수 있다. 본 명세서에서 논의된 바와 같이, 이는 플래시 메모리 회로, PROM 또는 유사한 저장 회로와 같은 비휘발성 메모리로부터 구성 데이터를 판독하는 것을 포함할 수 있다. 소정 구현예들에서, 블록(1206)에서 로딩된 제1 스테이지 비트스트림은 리셋이 PCIe 엔드포인트로 릴리즈된 후 100ms 이내에 PCIe 인터페이스 모듈의 구성을 허용하도록 비교적 작게 유지될 수 있다. 이 타이밍을 충족시키는 것은 후속 재부팅 또는 리셋 없이 PCIe 인터페이스 모듈이 열거되도록 허용한다.

제1 스테이지 구성 데이터는 블록(1206)에 따라 프로그램가능 IC 내의 프로그램가능 로직의 제1 부분을 프로그래밍하는데 사용된다. 이 제1 부분은 버스 인터페이스 모듈을 포함할 수 있다. 특정 구현예들에서, 버스 인터페이스 모듈은 컴퓨터 시스템과 인터페이싱하고 컴퓨터 시스템에 PCIe 엔드포인트 디바이스로 보이도록 설계된 PCIe 인터페이스 모듈일 수 있다.

호스트 머신(또는 SoC 보드)은 블록(1207)에 따라 자신의 부트 프로세스를 수행하고 완료할 수 있다. 예를 들어, 부트 프로세스는 엔드포인트 디바이스들의 구성 및 운영 체제의 로딩을 포함할 수 있다. PCIe에서, 엔드포인트 디바이스들의 구성은 때때로 열거(enumeration)로 지칭된다. 열거 동안에, 각각의 PCIe 엔드포인트 디바이스가 검출되고 어드레스 공간이 할당된다. 따라서, 열거가 시작될 때 특정 PCIe 엔드포인트 디바이스가 아직 이용가능하지 않은 경우, 어드레스 공간이 할당되지 않을 수 있다. 호스트 머신은 리셋되어 열거가 다시발생하도록 허용할 수 있지만, 이는 추가 부팅 시간으로 인한 상당한 지연을 초래할 수 있다. 본 명세서에서 논의된 바와 같이, PCIe 사양은 리셋 상태가 제거될 때와 엔드포인트가 열거를 위해 이용가능해야 할 때 사이의 100ms를 허용한다. 작은 제1 스테이지 구성 데이터의 사용은 이러한 요건들을 충족시키는데 특히 유용할 수 있다.

호스트 머신이 부트 프로세스를 완료하면, 컴퓨터 시스템은 그 다음 블록(1208)에 따라 컴퓨터 시스템의 메인 메모리로부터 제2 스테이지 구성 데이터에 액세스하는 DMA 전송을 위해 컴퓨터 시스템을 셋업하도록 구성된 소프트웨어 드라이버를 실행하거나 구동할 수 있다. 본 명세서에서 논의된 바와 같이, DMA 엔진은 프로그램가능 IC의 PCIe 인터페이스 모듈 내에 또는 PCIe 루트 컴플렉스 내에 위치될 수 있다. 어느 경우든, 호스트 컴퓨터 시스템에서 실행되는 소프트웨어 드라이버 모듈은 DMA 엔진을 구성하고 DMA 전송을 개시할 수 있다. 이는 PCIe DMA 엔진을 버스 마스터로 설정하는 것, 및 DMA 전송을 위한 버퍼 어드레스를 식별하는 것을 포함할 수 있다. DMA 엔진의 구성은 제2 스테이지 구성 데이터에 대한 DMA 전송의 사이즈 및 버퍼 어드레스에 관한 정보를 포함하는 버퍼 디스크립터 체인을 설정하는 것을 포함할 수 있다.

블록(1210)에 의해 표시된 바와 같이, 일단 구성되면, 스테이지 2 구성 데이터는 컴퓨터 시스템의 메인 메모리로부터의 DMA 전송을 사용하여 프로그램가능 IC로 전송될 수 있다. 블록(1212)에 따라, 스테이지 2 구성 데이터를 사용하여 프로그램가능 로직의 제2 부분이 구성될 수 있다.

몇몇 실시예들와 일관되게, 프로그램가능 로직의 제2 부분은 프로그램가능 IC가 동작하는 동안(예를 들어, 제2 부분이 프로그래밍된 이후 그리고 프로그램가능 로직의 제1 부분의 셧다운 및 재구성을 요구하지 않고) 업데이트될 수 있다. 컴퓨터 시스템은 블록(1214)에 따라 업데이트 요청이 수신되었는지 여부를 결정할 수 있다. 업데이트 요청은 예컨대 이더넷 연결을 통해 외부 위치로부터 발생했을 수 있다. 이것은 예를 들어, 원격 업데이트가 인터넷을 통해 프로그램가능 IC로 푸시되게 허용할 수 있다. 업데이트 요청이 있는 경우, 블록(1208 내지 1212)에 의해 표시된 DMA 전송 흐름은 신규/업데이트된 제2 스테이지 구성 데이터에 대해 반복될 수 있다.

도 13은 개시된 회로들 및 프로세스들이 구현될 수 있는 프로그램가능 집적 회로(IC)(600)를 보여준다. 프로그램가능 IC는 또한 다른 프로그램가능 리소스들과 함께 필드 프로그램가능 게이트 어레이 로직(FPGA)을 포함하는 SOC(System-on-Chip)로 지칭될 수 있다. FPGA 로직은 어레이 내에 여러가지 상이한 유형들의 프로그램가능 로직 블럭들을 포함할 수 있다. 예를 들어, 도 13은 멀티 기가비트 트랜스시버(MGT)(601), 구성가능 로직 블럭(CLB)(602), 랜덤 액세스 메모리 블럭(BRAM)(603), 입력/출력 블럭(IOB)(604), 구성 및 클럭 로직(CONFIG/CLOCKS)(605), 디지털 신호 프로세싱 블럭(DSP)(606), 특수화된 입력/출력 블럭(I/O)(607), 예를 들어, 클럭 포트, 및 디지털 클럭 관리기, 아날로그-디지털 컨버터, 시스템 모니터링 로직 등과 같은 기타 프로그램가능 로직(608)을 포함한 방대한 개수의 상이한 프로그램가능 타일들을 포함하는 프로그램가능 IC(600)를 예시한다. FPGA 로직을 갖는 몇몇 프로그램가능 IC는 또한 전용 프로세서 블록(PROC)(610) 및 내부 및 외부 재구성 포트들(미도시)을 포함한다.

몇몇 FPGA 로직에서, 각각의 프로그램가능 타일은 각각의 인접한 타일 내의 대응 상호접속 엘리먼트로/로부터의 표준화된 연결을 갖는 프로그램가능 상호접속 엘리먼트(INT)(611)를 포함한다. 따라서, 취해진 프로그램가능 상호접속 엘리먼트들은 도시된 FPGA 로직에 대한 프로그램가능 상호접속 구조를 함께 구현한다. 도 13의 상단부에 포함된 예시들에 의해 도시된 바와 같이, 프로그램가능 상호접속 엘리먼트(INT)(611)는 또한 동일 타일내의 프로그램가능 로직 엘리먼트에 대한 접속부들을 포함한다.

예를 들어, CLB(602)는 사용자 로직을 구현하도록 프로그램될 수 있는 구성가능 로직 엘리먼트(CLE, configurable logic element)(612) 및 단일 프로그램가능 상호접속 엘리먼트(INT)(611)를 포함할 수 있다. BRAM(603)은 하나 이상의 프로그램가능 상호접속 엘리먼트들에 부가하여 BRAM 로직 엘리먼트(BRL)(613)를 포함할 수 있다. 통상적으로, 타일에 포함된 상호접속 엘리먼트들의 개수는 타일의 높이에 좌우된다. 도시된 구현예에서, BRAM 타일은 5개의 CLB와 동일한 높이를 갖지만, 다른 개수(예를 들어, 4)가 또한 사용될 수 있다. DSP 타일(606)은 적절한 개수의 프로그램가능 상호접속 엘리먼트들에 추가하여 DSP 로직 엘리먼트(DSPL)(614)를 포함할 수 있다. IOB(604)는, 예컨대 프로그램가능 상호접속 엘리먼트(INT)(611)의 하나의 인스턴스에 더하여 입력/출력 엘리먼트(IOL)(615)의 두 개의 인스턴스들을 포함할 수 있다. 당업자에게 명백한 바와 같이, 예를 들어 I/O 로직 엘리먼트(615)에 연결된 실제 I/O 본드 패드들은 다양한 예시된 로직 블록들 위에 적층된 금속을 사용하여 제조되며, 통상적으로 입/출력 로직 엘리먼트(615)의 영역에 국한되지 않는다.

도시된 구현예에서, (도 13에서 음영으로 도시된) 다이의 중심 근처의 열 영역은 구성 로직, 클럭 로직, 및 기타 제어 로직을 위해 사용된다. 열로부터 연장되는 수평 영역들(609)은 프로그램가능 IC의 폭에 걸쳐 클럭 신호 및 구성 신호들을 분배하는데 사용된다. "열" 영역 및 "수평" 영역에 대한 참조는 도면을 세로 방향으로 보는 것과 관련되는 것에 유념한다.

도 13에서 예시된 아키텍쳐를 활용한 몇몇의 프로그램가능 IC들은 프로그램가능 IC들의 대부분을 구성하는 정규의 기둥형 구조를 분열시키는 추가적인 로직 블록들을 포함한다. 추가적인 로직 블럭들은 프로그램가능 블럭들 및/또는 전용 로직일 수 있다. 예를 들어, 도 13에 도시된 프로세서 블럭(PROC)(610)은 CLB들 및 BRAM들의 수개의 열들에 걸쳐있다.

도 13은 단지 예시적인 프로그램가능 IC 아키텍쳐를 예시하도록 의도된 것임을 유념하라. 예를 들어, 행 내의 로직 블록들의 개수, 행들의 상대 폭, 행들의 갯수 및 순서, 행들 내에 포함된 로직 블록들의 타입, 로직 블록들의 상대적 사이즈, 및 도 13의 최상단에 포함된 상호연결/로직 구현예들은 단지 예시에 불과하다. 예를 들어, 실제 프로그램가능 IC에는, CLB들이 나타나는 곳마다 CLB들의 하나 초과의 인접한 열이 통상적으로 포함되어, 사용자 로직의 효율적인 구현을 용이하게 한다.

본 명세서에 도시된 다양한 흐름도들에 있어서, 블록들의 특정 순서들 및 연관 기능들이 예로서 제공된다. 순서화는 반드시 제한적이지 않으며, 다양한 구현예들에 따라 변할 수 있다.

당업자들은 하나 이상의 프로세서 및 프로그램 코드로 구성된 메모리 장치를 포함하는 다양한 대안적인 컴퓨팅 장치들이 본 명세서에 개시된 기능들을 실행할 수 있는 프로세스들 및 데이터 구조들을 호스팅하는 데 적합할 수 것임을 알 것이다. 또한, 프로세스들은 다양한 컴퓨터 판독가능 저장 매체 또는 전달 채널들, 예컨대 자기 또는 광학 디스크 또는 테잎들, 전자 저장 디바이스들을 통해, 또는 네트워크를 통한 애플리케이션 서비스들로서 제공될 수 있다.

비록 몇몇 경우들에 있어서 양상들 및 피처들이 개개의 도면에 설명될 수 있지만, 하나의 도면으로부터의 피처들은 조합이 명시적으로 도시되지 않았거나 조합물로서 명시적으로 설명되었더라도, 다른 도면의 피처들과 결합될 수 있음을 이해할 것이다.

이 방법들 및 시스템은 RAM 회로들을 사용하는 다양한 시스템들에 적용가능할 것으로 여겨진다. 다른 양상들 및 피처들은 명세서를 고 려하여 당업자들에게 명백할 것이다. 방법들 및 시스템의 일부는 소프트웨어, ASIC(application specific integrated circuit), 또는 프로그램가능 로직 디바이스 상의 로직으로서 실행되도록 구성된 하나 이상의 프로세서로서 구현될 수 있다. 더욱이, 본 명세서에서 식별된 다양한 회로들은 하드웨어 회로를 공유할 수 있는데, 예컨대 공통 컴퓨터 처리 장치 또는 디지털 처리 장치를 사용할 수 있다. 명세서 및 도면들은 단지 예시로서 간주되며, 본 발명의 진정한 범위는 다음의 청구범위에 의해 표시되는 것으로 의도된다.

Claims

적어도 하나의 프로세서 회로를 포함하는 집적 회로(IC, integrated circuit)를 부팅하기 위한 방법에 있어서,
상기 IC의 저장 인터페이스 회로를 사용하여, 비휘발성 메모리 칩으로부터 제1 부트 이미지를 수신하는 단계;
상기 IC의 프로세서 회로 상에서 상기 제1 부트 이미지를 실행함으로써, 다수의 디바이스들을 상기 IC에 링크시키는 통신 버스를 통해 호스트 디바이스와 통신하도록 설계되는 버스 인터페이스 모듈을 구성하는 단계;
상기 버스 인터페이스 모듈을 사용하여, 상기 호스트 디바이스의 메모리로부터 상기 IC의 메모리로 제2 부트 이미지를 전달하는(communicating) 단계; 및
상기 제2 부트 이미지를 실행시킴으로써, 상기 IC를 부팅하는 단계
를 포함하는, 적어도 하나의 프로세서 회로를 포함하는 집적 회로(IC)를 부팅하기 위한 방법.
제1항에 있어서,
상기 버스 인터페이스 모듈은 또한, 패킷 기반 프로토콜을 사용하여 그리고 상기 호스트 디바이스와 상기 IC 간의 2지점 간 링크(point-to-point link)를 통해 상기 호스트 디바이스와 통신하도록 설계되며, 상기 패킷 기반 프로토콜은 데이터를 캡슐화하고 목적지 어드레스를 명시하는 패킷들을 정의하는 것인, 적어도 하나의 프로세서 회로를 포함하는 집적 회로(IC)를 부팅하기 위한 방법.
제1항에 있어서,
상기 IC의 프로세서 회로 및 상기 제2 부트 이미지를 제공하기 위하여 상기 호스트 디바이스와의 핸드쉐이크 프로토콜을 구현하는 단계를 더 포함하는, 적어도 하나의 프로세서 회로를 포함하는 집적 회로(IC)를 부팅하기 위한 방법.
제3항에 있어서,
부트 판독 전용 메모리(ROM, read only memory) 이미지를 로딩하는 단계; 및
상기 IC에 상기 제1 부트 이미지를 수신하도록 지시하기 위하여 상기 부트 ROM 이미지를 실행시키는 단계
를 더 포함하는, 적어도 하나의 프로세서 회로를 포함하는 집적 회로(IC)를 부팅하기 위한 방법.
제1항에 있어서,
상기 통신 버스는 PCIe(Peripheral Component Interconnect Express) 통신 버스이고, 상기 IC는 프로그램가능 로직 타일들을 포함하는 것인, 적어도 하나의 프로세서 회로를 포함하는 집적 회로(IC)를 부팅하기 위한 방법.
제5항에 있어서,
상기 버스 인터페이스 모듈을 구성하는 단계는, 상기 호스트 디바이스의 루트 컴플렉스 모듈과의 통신을 위해 상기 버스 인터페이스 모듈을 열거하는(enumerating) 단계를 포함하는 것인, 적어도 하나의 프로세서 회로를 포함하는 집적 회로(IC)를 부팅하기 위한 방법.
제6항에 있어서,
상기 버스 인터페이스 모듈의 열거의 완료에 응답하여, 스크래치 패드 메모리 공간에 값을 설정하는 단계를 더 포함하는, 적어도 하나의 프로세서 회로를 포함하는 집적 회로(IC)를 부팅하기 위한 방법.
제1항에 있어서,
상기 제1 부트 이미지는 부트 판독 전용 메모리(ROM) 이미지이고 상기 제2 부트 이미지는 제1 스테이지 부트 로더(FSBL, First Stage Boot Loader) 이미지이거나, 또는 상기 제1 부트 이미지는 제1 스테이지 부트 로더(FSBL) 이미지이고 상기 제2 부트 이미지는 제2 스테이지 부트 로더(SSBL, Second Stage Boot Loader) 이미지인 것인, 적어도 하나의 프로세서 회로를 포함하는 집적 회로(IC)를 부팅하기 위한 방법.
시스템에 있어서,
IC를 포함하며, 상기 IC는:
다수의 디바이스들을 상기 IC에 링크시키는 통신 버스를 통해 호스트 디바이스와 통신하도록 구성되는 버스 인터페이스 모듈;
비휘발성 메모리 칩으로부터 제1 부트 이미지를 수신하도록 구성되는 저장 인터페이스 회로; 및
프로세서 회로
를 포함하며,
상기 프로세서 회로는:
상기 호스트 디바이스의 메모리로부터 상기 IC로 제2 부트 이미지를 전달하게끔 상기 버스 인터페이스 모듈을 구성하도록 상기 제1 부트 이미지를 실행시키고,
상기 제2 부트 이미지를 실행함으로써 상기 IC를 부팅하도록
구성되는 것인, 시스템.
제9항에 있어서,
상기 버스 인터페이스 모듈은 또한, 패킷 기반 프로토콜을 사용하여 그리고 상기 호스트 디바이스와 상기 IC 간의 2지점 간 링크를 통해 상기 호스트 디바이스와 통신하도록 설계되며, 상기 패킷 기반 프로토콜은 데이터를 캡슐화하고 목적지 어드레스를 명시하는 패킷들을 정의하는 것인, 시스템.
제9항에 있어서,
상기 프로세서 회로는 또한, 상기 제2 부트 이미지를 제공하는 상기 호스트 디바이스와의 핸드쉐이크 프로토콜을 구현하도록 구성되는 것인, 시스템.
제11항에 있어서,
상기 저장 인터페이스 회로는 또한, 부트 판독 전용 메모리(ROM) 이미지를 로딩하도록 구성되고,
상기 부트 ROM 이미지는 상기 IC가 상기 비휘발성 메모리 칩으로부터의 상기 제1 부트 이미지의 수신을 수행하기 위한 명령어들을 포함하는 것인, 시스템.
제9항에 있어서,
상기 통신 버스는 PCIe(Peripheral Component Interconnect Express) 통신 버스이고, 상기 IC는 프로그램가능 로직 타일들을 포함하며, 상기 프로세서 회로는 상기 PCIe 통신 버스에 대한 열거 프로세스의 일부로서 상기 버스 인터페이스 모듈을 구성하도록 구성되는 것인, 시스템.
제13항에 있어서,
상기 프로세서 회로는 상기 버스 인터페이스 모듈의 열거의 완료에 응답하여, 스크래치 패드 메모리 공간에 값을 설정하도록 구성되는 것인, 시스템.
제9항에 있어서,
상기 제1 부트 이미지는 제1 스테이지 부트 로더(FSBL) 이미지이고, 상기 제2 부트 이미지는 제2 스테이지 부트 로더(SSBL) 이미지인 것인, 시스템.