JP6995745B2 - マルチステージブートイメージロードおよびプログラマブルロジックデバイスの構成 - Google Patents
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Description
本開示は一般に、ブートイメージのロードと、プログラマブルロジックデバイスの構成とに関する。
メモリ回路を使用し得るさまざまな異なる用途が存在しており、当該用途は、プログラマブルロジックデバイス(PLD: programmable logic device)を含むがこれに限定されない。PLDは、特定されたロジック機能(logic function)を実行するようにプログラムされ得る周知のタイプのプログラマブル集積回路(IC)である。1つのタイプのPLDであるフィールドプログラマブルゲートアレイ(FPGA)は典型的に、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、さまざまなタイプのロジックブロックを含んでおり、当該ロジックブロックはたとえば、入出力ブロック(IOB)と、コンフィギュラブルロジックブロック(CLB)と、専用ランダムアクセスメモリブロック(BRAM)と、マルチプライヤと、デジタル信号処理ブロック(DSP)と、プロセッサと、クロックマネージャと、遅延ロックループ(DLL)と、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)およびイーサネット(登録商標)のようなバスまたはネットワークインターフェイスなどとを含み得る。
ある実現例は、プロセッサ回路を含む集積回路(IC)をブートするための方法に関する。当該方法は、ICのストレージインターフェイス回路を使用して不揮発性メモリチップから第1のブートイメージを受信することを含み得る。バスインターフェイスモジュールは、ICのプロセッサ回路上で第1のブートイメージを実行することにより構成され得る。バスインターフェイスモジュールは、複数のデバイスおよびICをリンクする通信バスを介してホストデバイスとの間でインターフェイス接続するように設計され得る。バスインターフェイスモジュールは、ホストデバイスのメモリからICのメモリへ第2のブートイメージを通信するために使用され得る。ICは第2のブートイメージを実行することによりブートされ得る。
随意に、DMAエンジンは、構成データの第2のセットについてホストデバイスのメモリにおける特定の位置を特定する少なくとも1つの読出コマンドを受信することに応答して、メインメモリにアクセスするように構成され得る。
随意に、ホストデバイスおよびダイレクトメモリアクセス(DMA)エンジンは、ホストデバイスのプロセッサ回路上で実行されるソフトウェアドライバを使用して構成データの第2のセットを通信するように構成され得る。
以下の記載では、本願明細書において提示される特定の例を説明するために多くの特定の詳細が記載されている。しかしながら、以下に与えられるすべての特定の詳細がなくても1つ以上の他の例および/またはこれらの例の変形例が実施され得るということは当業者に明白であるはずである。他の場合において、本願明細書における例の記載を不明瞭にしないために、周知の特徴は詳細に記載されていない。例示の容易さのために、同じ参照番号は、同じ要素または同じ要素の付加的なインスタンスを指すように異なる図において使用され得る。
Claims (14)
- 少なくとも1つのプロセッサ回路を含むシステムオンチップ(SoC)をブートするための方法であって、
電源投入によって利用可能なSoC中の回路を用いて実現されるハード入出力インターフェイスによって通信バスを構成することと、
前記通信バスを通じてブートリードオンリメモリ(ROM)イメージをロードすることと、
前記通信バスを通じて第1のブートイメージを受信するように前記SoCに命令するために前記ブートROMイメージを実行することと、
前記SoCのストレージインターフェイス回路を使用して不揮発性メモリチップから前記第1のブートイメージを受信することと、
前記SoCのプロセッサ回路上で前記第1のブートイメージを実行することによって、複数のデバイスを前記SoCにリンクする通信バスを介してホストデバイスと通信するように設計されるソフトインターフェイスを構成することとを含み、
前記ソフトインターフェイスを構成することは、前記ソフトインターフェイスを実現するよう、ビットストリームデータを使用して前記SoCのプログラマブルロジックをプログラムすることを含んでおり、前記方法はさらに、
前記ソフトインターフェイスを使用して前記ホストデバイスのメモリから前記SoCのメモリに第2のブートイメージを通信することと、
前記第2のブートイメージを実行することによって前記SoCをブートすることとを含む、方法。 - 前記ソフトインターフェイスはさらに、パケットベースのプロトコルを使用して、前記ホストデバイスと前記SoCとの間のポイントツーポイントリンクを介して、前記ホストデバイスと通信するように設計されており、前記パケットベースのプロトコルは、データをカプセル化するとともに宛先アドレスを特定するパケットを定義する、請求項1に記載の方法。
- 前記第2のブートイメージを前記SoCの前記プロセッサ回路に提供するよう、前記ホストデバイスとのハンドシェイクプロトコルを実現することをさらに含む、請求項1に記載の方法。
- 前記通信バスは、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)通信バスであり、前記SoCはプログラマブルロジックタイルを含む、請求項1に記載の方法。
- 前記ソフトインターフェイスを構成することは、前記ホストデバイスのルートコンプレックスモジュールとの通信のために前記ソフトインターフェイスを列挙することを含む、請求項4に記載の方法。
- 前記ソフトインターフェイスの列挙の完了に応答して、スクラッチパッドメモリスペースにおいて値をセットすることをさらに含む、請求項5に記載の方法。
- 前記第1のブートイメージはブートリードオンリメモリ(ROM)イメージであり、前記第2のブートイメージは、第1のステージブートローダ(FSBL)イメージであり、または、前記第1のブートイメージは第1のステージブートローダ(FSBL)イメージであり、前記第2のブートイメージは第2のステージブートローダ(SSBL)イメージである、請求項1に記載の方法。
- システムオンチップ(SoC)を含み、
前記SoCは、
プログラマブルロジックと、
不揮発性メモリチップから第1のブートイメージを受信するように構成されるストレージインターフェイス回路と、
電源投入によって利用可能な前記SoC中の回路を用いて実現されるハード入出力インターフェイスと、
プロセッサ回路とを含み、
前記プロセッサ回路は、
前記ハード入出力インターフェイスとによって通信バスを構成することと、
前記通信バスを通じて第1のブートイメージを受信するように前記SoCに命令するためにブートリードオンリメモリ(ROM)イメージを実行することと、
前記第1のブートイメージを実行して、
複数のデバイスを前記SoCにリンクする通信バスを介してホストデバイスと通信するように構成されるソフトインターフェイスを実現するよう、ビットストリームデータを使用して前記プログラマブルロジックをプログラムすること、および、
前記ホストデバイスのメモリから前記SoCに第2のブートイメージを転送するよう前記ソフトインターフェイスを構成することと、
前記第2のブートイメージを実行することによって前記SoCをブートすることとを行うように構成される、システム。 - 前記ソフトインターフェイスはさらに、パケットベースのプロトコルを使用して、前記ホストデバイスと前記SoCとの間のポイントツーポイントリンクを介して、前記ホストデバイスと通信するように設計されており、前記パケットベースのプロトコルは、データをカプセル化するとともに宛先アドレスを特定するパケットを定義する、請求項8に記載のシステム。
- 前記プロセッサ回路はさらに、前記第2のブートイメージを提供する前記ホストデバイスとのハンドシェイクプロトコルを実現するように構成される、請求項8に記載のシステム。
- 前記ストレージインターフェイス回路はさらに、ブートリードオンリメモリ(ROM)イメージをロードするように構成され、
前記ブートROMイメージは、前記不揮発性メモリチップからの前記第1のブートイメージの受信を行うよう前記SoCのための命令を含む、請求項10に記載のシステム。 - 前記通信バスは、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)通信バスであり、前記SoCはプログラマブルロジックタイルを含み、前記プロセッサ回路は、前記PCIe通信バスについての列挙プロセスの部分として前記ソフトインターフェイスを構成するように構成される、請求項8に記載のシステム。
- 前記プロセッサ回路は、前記列挙プロセスの完了に応答して、スクラッチパッドメモリスペースにおいて値をセットするように構成される、請求項12に記載のシステム。
- 前記第1のブートイメージは第1のステージブートローダ(FSBL)イメージであり、前記第2のブートイメージは第2のステージブートローダ(SSBL)イメージである、請求項8に記載のシステム。
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---|---|---|---|---|
US11237841B2 (en) * | 2019-08-21 | 2022-02-01 | Micron Technology, Inc. | Configurable media structure |
US11681536B2 (en) * | 2019-12-06 | 2023-06-20 | Lattice Semiconductor Corporation | Fast boot systems and methods for programmable logic devices |
CN112631663A (zh) * | 2020-12-24 | 2021-04-09 | 中国航空工业集团公司西安航空计算技术研究所 | 一种基于ARMv7 SoC的一体化映像引导启动方法 |
US20210294772A1 (en) * | 2021-06-07 | 2021-09-23 | Intel Corporation | Systems, Apparatus And Methods For Rapid Peripheral Component Interconnect Express (PCIE) System Boot |
DE102021002937A1 (de) | 2021-06-08 | 2022-12-08 | Karlsruher lnstitut für Technologie, Körperschaft des öffentlichen Rechts | Verfahren zum Konfigurieren einer integrierten Schaltung, Verfahren zur Bereitstellung von Lade-Software für eine integrierte Schaltung, und integrierte Schaltung |
CN114489821B (zh) * | 2022-01-25 | 2024-06-07 | 中电科申泰信息科技有限公司 | 一种基于U-Boot的多核处理器一级启动方法 |
CN115934631B (zh) * | 2022-12-30 | 2023-10-27 | 武汉麓谷科技有限公司 | 一种基于MPSoC的智能存储平台 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007241526A (ja) | 2006-03-07 | 2007-09-20 | Sony Computer Entertainment Inc | 情報処理装置、情報処理システムおよび初期化方法 |
JP2009520391A (ja) | 2005-12-19 | 2009-05-21 | エム2000 エスア. | マイクロコントローラを有する構成可能回路 |
JP2011248662A (ja) | 2010-05-27 | 2011-12-08 | Nec Corp | マルチホストシステム |
JP2012073304A (ja) | 2010-09-28 | 2012-04-12 | Tomoegawa Paper Co Ltd | 電子写真用トナー |
US20130325998A1 (en) | 2012-05-18 | 2013-12-05 | Dell Products, Lp | System and Method for Providing Input/Output Functionality by an I/O Complex Switch |
WO2014159909A1 (en) | 2013-03-13 | 2014-10-02 | Xilinx, Inc. | An analog block and test blocks for testing thereof |
WO2015010597A1 (en) | 2013-07-22 | 2015-01-29 | Huawei Technologies Co., Ltd. | Resource management for peripheral component interconnect-express domains |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7809836B2 (en) * | 2004-04-07 | 2010-10-05 | Intel Corporation | System and method for automating bios firmware image recovery using a non-host processor and platform policy to select a donor system |
CN100504801C (zh) * | 2004-06-25 | 2009-06-24 | 联想(北京)有限公司 | 检测和诊断计算机硬件故障的方法和装置 |
US7328335B1 (en) * | 2004-10-01 | 2008-02-05 | Xilinx, Inc. | Bootable programmable logic device for internal decoding of encoded configuration data |
US7673131B2 (en) * | 2006-05-05 | 2010-03-02 | Microsoft Corporation | Booting an operating system in discrete stages |
JP2009193301A (ja) * | 2008-02-14 | 2009-08-27 | Nec Corp | 情報処理装置、情報処理装置におけるデバイス初期化方法、およびデバイス初期化プログラム |
US8370534B2 (en) * | 2009-12-03 | 2013-02-05 | Dell Products, Lp | Host-based messaging framework for PCIe device management |
US8397053B2 (en) * | 2010-02-03 | 2013-03-12 | Inventec Corporation | Multi-motherboard server system |
US8452952B2 (en) * | 2010-10-20 | 2013-05-28 | Wyse Technology Inc. | Methods and apparatus for building system images and split booting |
US20130086371A1 (en) * | 2011-09-30 | 2013-04-04 | Pradeep Bisht | Method for device-less option-rom bios load and execution |
US8775784B2 (en) * | 2011-11-11 | 2014-07-08 | International Business Machines Corporation | Secure boot up of a computer based on a hardware based root of trust |
CN103777972B (zh) * | 2012-10-24 | 2018-08-31 | 上海联影医疗科技有限公司 | 基于现场可编程门阵列的系统、配置方法以及升级方法 |
CN103412619A (zh) * | 2013-07-30 | 2013-11-27 | 中国科学院上海技术物理研究所 | 一种异构多核的红外图像处理系统及方法 |
US9172409B2 (en) * | 2013-11-22 | 2015-10-27 | Xilinx, Inc. | Multi-path digital pre-distortion |
CN105917308B (zh) * | 2014-01-22 | 2019-02-12 | 惠普发展公司,有限责任合伙企业 | 分区为包括元数据区域的多个区域的字节可寻址非易失性读写主存储器 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009520391A (ja) | 2005-12-19 | 2009-05-21 | エム2000 エスア. | マイクロコントローラを有する構成可能回路 |
JP2007241526A (ja) | 2006-03-07 | 2007-09-20 | Sony Computer Entertainment Inc | 情報処理装置、情報処理システムおよび初期化方法 |
JP2011248662A (ja) | 2010-05-27 | 2011-12-08 | Nec Corp | マルチホストシステム |
JP2012073304A (ja) | 2010-09-28 | 2012-04-12 | Tomoegawa Paper Co Ltd | 電子写真用トナー |
US20130325998A1 (en) | 2012-05-18 | 2013-12-05 | Dell Products, Lp | System and Method for Providing Input/Output Functionality by an I/O Complex Switch |
WO2014159909A1 (en) | 2013-03-13 | 2014-10-02 | Xilinx, Inc. | An analog block and test blocks for testing thereof |
WO2015010597A1 (en) | 2013-07-22 | 2015-01-29 | Huawei Technologies Co., Ltd. | Resource management for peripheral component interconnect-express domains |
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