JP2008503833A - 並列通信バスに連結された装置内で割込みメッセージを待ち行列に入れるためのコンピュータシステム及び方法 - Google Patents

Abstract

【課題】割込みメッセージを待ち行列に入れるためのコンピュータシステム及び方法を提供する。
【解決手段】本コンピュータシステムは、並列通信バスと、並列通信バスに動作可能に連結された第１の装置とを含む。第１の装置は、並列通信バスを介して該第１の装置と関連した第１のバスアドレスに送信された第１及び第２の割込みメッセージを受信するように構成される。第１及び第２の割込みメッセージは各々、複数のビットを含む。第１の装置は、メモリのそれぞれ第１及び第２のメモリ位置内に第１及び第２の割込みメッセージを保管しかつ該第１の割込みメッセージと関連した少なくとも１つのタスクを実行するように構成される。
【選択図】 図１

Description

周辺構成要素相互接続（ＰＣＩ）バスを使用したコンピュータシステムが開発されてきた。ＰＣＩバスは、正確には１つのＰＣＩホスト装置及び１つ又はそれ以上の非ホストＰＣＩ装置がＰＣＩバスに動作可能に連結されることを必要とする。ＰＣＩバスは任意選択的に、ＰＣＩホスト装置と非ホストＰＣＩ装置との間に連結された割込みラインのセットを含む。いずれの非ホストＰＣＩ装置も、割込みライン上の電圧を変更してＰＣＩホスト装置に割り込んで、ＰＣＩホスト装置にそれが実行中であったいかなるタスクも一時中断させかつ割込みと関連したより高い優先度のタスクを実行させるようにすることができる。

動作中、割込み信号を受信したＰＣＩバス上の受信側装置は、１つ又はそれ以上のバスサイクルを生成して、特定の割込み信号受領確認を送信側装置に送信する。このようにして、受信側装置は、各割込み信号受領確認の間では１つの割込み信号のみを承認することができるだけである。複雑なシステムでは、受信側装置が割込み信号を受領確認する総時間が大きくなる可能性があり、受領確認の時間間隔は、送信側装置が１つの割込み信号を別の割込み信号の後に如何に速く送信することができるかという迅速性に直接的に影響を与える。従って、その各々が割込み信号の正当性を保証する２つ又はそれ以上の状態が立て続けに生じた場合には、割込み信号をそれぞれの装置に通信するのに、比較的大きな時間遅延が発生するおそれがある。
米国特許第５，９５６，５１６Ａ号公報 米国特許第５，８２８，８９１Ａ号公報 欧州特許出願公開第０２６３８８６Ａ号公報 米国特許第６，０９４，６９９号公報 米国特許第６，５０２，１５６号公報 米国特許出願公開第２００２／０１３３６５１号公報

従って、そこでは受領確認を各割込みメッセージに対して送信しない代わりに、各メッセージをその受信時にメモリの待ち行列内に保管するようにして、受信側装置が複数の割込みメッセージを受信するのを可能にした並列バスシステムを有することが望ましいといえる。

例示的な実施形態によるコンピュータシステムを提供する。本コンピュータシステムは、並列通信バスと、並列通信バスに動作可能に連結された第１の装置とを含む。第１の装置は、並列通信バスを介して該第１の装置と関連した第１のバスアドレスに送信された第１及び第２の割込みメッセージを受信するように構成される。第１及び第２の割込みメッセージは各々、複数のビットを含む。第１の装置は、メモリのそれぞれ第１及び第２のメモリ位置内に第１及び第２の割込みメッセージを保管しかつ該第１の割込みメッセージと関連した少なくとも１つのタスクを実行するように構成される。

別の例示的な実施形態による、並列通信バスに動作可能に連結された第１の装置内で割込みメッセージを待ち行列に入れる方法を提供する。本方法は、並列通信バスを介して前記第１の装置と関連した第１のバスアドレスに送信された第１及び第２の割込みメッセージを受信する段階を含む。本方法はさらに、第１の装置と関連したメモリのそれぞれ第１及び第２のメモリ位置内に第１及び第２の割込みメッセージを保管する段階を含む。第１及び第２の割込みメッセージは各々、複数のビットを含む。最後に、本方法は、第１の装置を使用して第１のメモリ位置から第１の割込みメッセージを検索しかつ該第１の割込みメッセージと関連した少なくとも１つのタスクを実行する段階を含む。

別の例示的な実施形態による製品を提供する。本製品は、並列通信バスを介して受信した割込みメッセージを待ち行列に入れるようにその中にコード化されたコンピュータプログラムを有するコンピュータ記憶媒体を含む。コンピュータ記憶媒体は、並列通信バスを介して送信された第１及び第２の割込みメッセージを受信するためのコードを含む。コンピュータ記憶媒体はさらに、メモリのそれぞれ第１及び第２のメモリ位置内に第１及び第２の割込みメッセージを保管するためのコードを含む。第１及び第２の割込みメッセージは各々、複数のビットを含む。最後に、コンピュータ記憶媒体は、第１のメモリ位置から第１の割込みメッセージを検索しかつ該第１の割込みメッセージと関連した少なくとも１つのタスクを実行するためのコードを含む。

これらの実施形態による他のシステム及び／又は方法は、以下の図面及び詳細な説明を精査すれば当業者には明らかになるであろう。全てのそのような付加的なシステム及び方法は、本発明の技術的範囲内にあり、提出した特許請求の範囲によって保護されることになることを意図している。

図１を参照すると、コンピュータシステム１０を示している。図示するように、コンピュータシステム１０は、ＰＣＩバスホスト装置１２、ＰＣＩバス１４、ＰＣＩバスマスタ装置１６、ＰＣＩバスマスタ装置１８、ＰＣＩターゲット装置２０及びＰＣＩターゲット装置２２を含む。コンピュータシステム１０の利点は、該システム１０により、並列通信バスに連結された装置が複数の割込みメッセージを待ち行列に入れて該割込みメッセージと関連したタスクを直ちに又は未来時のいずれかにおいて実行するようにすることが可能になる点である。割込み信号又は割込みメッセージは、ターゲット装置に該ターゲット装置の他のタスクを一時的に中断させて、その間にターゲット装置が割込みメッセージによって指示されたタスクを実行するようにする。

ＰＣＩホスト装置１２は、ＰＣＩ通信バス１４を介した通信を可能にすることと関連したタスクを実行するために設けられる。ＰＣＩホスト装置１２は、ＰＣＩ通信バス１４に連結された装置の各々に対して固有のアドレス範囲を割当てる。さらに、ＰＣＩホスト装置１２内のＰＣＩバスアービタは、バス１４に連結された１つの装置のみに特定の時間においてバス１４上でデータ転送を開始することを許可する。別の実施形態では、ＰＣＩバスアービタは、ＰＣＩホスト装置１２とは別の装置内に駐在させることができる。

ＰＣＩバス１４は、該バス１４に取付けられた様々な装置間の通信を可能にするために設けられる。図示するように、バス１４は、ＰＣＩバスホスト装置１２、ＰＣＩバスマスタ装置１６、ＰＣＩバスマスタ装置１８、ＰＣＩターゲット装置２０及びＰＣＩターゲット装置２２に動作可能に連結される。別の実施形態では、ＰＣＩ通信バス１４は、例えばＶＭＥバスのような別のタイプのバスと置き換えることができることに留意されたい。

ＰＣＩバスマスタ装置１６、１８は、バス１４を介して該バス１４に動作可能に連結されたいずれかの装置にＰＣＩ割込みメッセージを送信するために設けられる。ＰＣＩバスマスタ装置１６は、バス１４上でデータ転送を開始する能力を有しかつバス１４に動作可能に連結されたあらゆる装置を含む。例えば、ＰＣＩバスマスタ装置は、ＰＣＩバスマスタ装置１６、ＰＣＩバスマスタ装置１８及びＰＣＩバスホスト装置１２とすることができる。具体的には、ＰＣＩバスマスタ装置１６及び１８の各々は、バス１４を介して１つ又はそれ以上のＰＣＩメッセージを送信するように構成されたコンピュータを含む。さらに、装置１６及び１８の各々は、バス１４を介してバス書込みサイクルを実行することによって、ターゲット装置に割当てられた特定のメモリアドレスに割込みメッセージを送信する。各割込みメッセージは、複数のビットを備えたデータ部分を有し、この複数のビットは、受信側装置が割込みメッセージに如何に対処することになるかを支配する情報を含む。その情報は、以下のこと、すなわち送信側装置の識別、割込みメッセージの優先度又は割込みメッセージの理由の１つ又はそれ以上を含む。ターゲット装置２０は、バス１４に動作可能に連結された装置のいずれかを含むことができる。例えば、ＰＣＩバスマスタ装置１６は、ＰＣＩバスマスタ装置１８、ＰＣＩターゲット装置２０、ＰＣＩターゲット装置２２及びＰＣＩホスト装置１２に割込みメッセージを送信することができる。

図２を参照すると、ＰＣＩバスマスタ装置１６及びＰＣＩターゲット装置２０を含むコンピュータシステム１０の一部分の概略図を示している。

ＰＣＩターゲット装置２０は、ＰＣＩコネクタ２３、ローカルＰＣＩバス２４、ＰＣＩブリッジ２６、プロセッサ２８、ローカルメモリバス３０、メモリ３２及び割込みハンドラ装置３４を含む。ＰＣＩコネクタ２３は、ＰＣＩターゲット装置２０をＰＣＩ通信バス１４に動作可能に連結するために設けられる。ローカルＰＣＩバス２４は、ＰＣＩコネクタ２３とＰＣＩブリッジ２６との間に動作可能に連結され、通信バス１４からＰＣＩブリッジ２６に装置２０に対する割込みメッセージを送る。ＰＣＩターゲット装置２０の利点は、該ターゲット装置２０がメモリ３６内で複数の割込みメッセージを待ち行列に入れ、その後それら複数の割込みメッセージに対応する複数の割込みタスクを実行することができる点である。

ＰＣＩ通信ブリッジ２６は、ローカルメモリバス３０を介して割込みハンドラ装置３４に装置２０に対する割込みメッセージを送信するために設けられる。具体的には、ＰＣＩ通信ブリッジ２６が割込みメッセージを受信すると、ＰＣＩ通信ブリッジ２６は、割込みハンドラ装置３４に割当てられた特定のアドレスに対してバス書込みサイクルを実行する。その後割込みハンドラ装置３４は、メモリ３６内の所定のアドレスに割込みメッセージを書き込む。別の実施形態では、割込みハンドラ装置３４は、メモリ３２内の所定のアドレスに割込みメッセージを書き込む。また、さらに別の実施形態では、ＰＣＩ通信ブリッジ２６は、プロセッサ２８の内部に組み込むことができる。

プロセッサ２８は、バス３０を介しての通信を制御しかつ割込みメッセージに対応する割込みタスク（例えば、割込みサービス要求サブルーチン）を実行するために設けられる。プロセッサ２８は、バス３０に動作可能に連結され、かつさらに割込みハンドラ装置３４に連結される。割込み通信ライン３７は、プロセッサ２８と割込みハンドラ装置３４との間に配置される。プロセッサ２８が割込みハンドラ装置３４から割込み信号（Ｉ１）を受信すると、プロセッサ２８は、割込みハンドラ装置３４によってメモリ３６内に保管された割込みメッセージを検索する。その後、プロセッサ２８は、（ｉ）割込みメッセージと関連したタスクを実行するか又は（ｉｉ）該プロセッサ２８が将来時において割込みメッセージと関連したタスクを実行することになるようにプロセス状態変数を修正するかのいずれかを行う。その後、プロセッサ２８によって検索されたことがないより多くの割込みメッセージが待ち行列内に存在する場合には、プロセッサ２８は、割込みハンドラ装置３４からの割込み信号の受信を継続する。割込み信号の受信に応じて、プロセッサ２８は、待ち行列が空になるまで、待ち行列からの割込みメッセージの検索及びそれらの割込みメッセージと関連したタスクの実行を継続する。

別の実施形態では、割込みハンドラ装置３４は、割込みメッセージが未だ保留状態であることを示す別の明確に区別できる割込み信号をプロセッサ２８に送信する。さらに別の実施形態では、プロセッサ２８と割込みハンドラ装置３４との間のプロトコルを定めて、プロセッサ２８が割込み待ち行列が空か否かを決定するようにする。

ターゲット装置２０のさらに別の実施形態では、複数の付加的な割込み通信ラインが、プロセッサ２８と割込みハンドラ装置３４との間に配置される。各割込み通信ラインは、明確に区別できる割込みメッセージを示す信号を送信するように構成される。プロセッサ２８が割込み通信ラインを経由して割込みハンドラ装置３４から信号を受信すると、プロセッサ２８は、その割込み通信ラインと関連したタスクを実行する。従って、この別の実施形態では、プロセッサ２８は、どの割込みタスクを実行すべきかを決定するためにいかなる装置からの割込みメッセージも読み出す必要がない。その代わり、割込みハンドラ装置３４は、複数の割込み通信ラインのうちの所定の割込み通信ラインを経由してプロセッサ２８に信号を送信することによって、割込みのタイプを指示することになる。

割込みハンドラ装置３４は、バス３０に動作可能に連結され、バス１４に連結されたあらゆるＰＣＩバスマスタ装置から割込みメッセージを受信しかつ受信した割込みメッセージを保管するように構成される。図示するように、割込みハンドラ装置３４は、内部メモリ装置３６を含む。具体的には、割込みハンドラ装置３４は、各割込みメッセージを保管するためのメモリアドレスをメモリ３６内部で決定するように構成される。さらに、装置３４は、割込みメッセージが受信されかつメモリ３６内に保管されたことを示す信号（Ｉ１）を割込み通信ライン３７を介してプロセッサ２８に送信するように構成される。割込みハンドラ装置３４は、特定用途向け集積回路（ＡＳＩＣ）を含む。別の実施形態では、割込みハンドラ装置３４は、構成可能プログララマブル論理回路（ＣＰＬＤ）、書替可能ゲートアレイ（ＦＰＧＡ）、カスタムマスク論理回路又は他の論理回路を含むことができる。

別の実施形態では、割込みハンドラ装置３４は、内部メモリ３６を有しないが、その代わり割込みメッセージを保管しかつ検索するためにローカルメモリ３２に対して書き込みを行う。従って、割込みハンドラ装置３４は、ローカルメモリ３２に書き込んでメッセージを保管し、プロセッサ２８は、割込みメッセージを検索するためにローカルメモリ３２から読み出す。

次に図３及び図４を参照して、コンピュータシステム１０を使用して複数の割込みメッセージを待ち行列に入れる方法を説明する。

ステップ５０において、ＰＣＩバスマスタ装置１６は、ＰＣＩバス１４を介して、ＰＣＩターゲット装置２０に割当てられた特定のアドレスに第１の割込みメッセージを書き込む。

ステップ５２において、ＰＣＩブリッジ２６は、第１の割込みメッセージを受信し、内部バス３０を介して、割込みハンドラ装置３４に割当てられた特定のアドレスに対して第１の割込みメッセージを含むバス書込みサイクルを実行する。

ステップ５４において、割込みハンドラ装置３４は、メモリ３６の第１のメモリ位置内に第１の割込みメッセージを保管する。

ステップ５６において、割込みハンドラ装置３４は、割込みライン３７上に第１の所定のレベルで電圧を印加して、少なくとも１つの割込みメッセージが保留状態にあることをプロセッサ２８に信号で伝える。

ステップ５８において、ＰＣＩバスマスタ装置１６は、ＰＣＩバス１４を介して、ＰＣＩターゲット装置２０に割当てられた特定のアドレスに第２の割込みメッセージを書き込む。

ステップ６０において、ＰＣＩブリッジ２６は、第２の割込みメッセージを受信し、内部バス３０を介して、割込みハンドラ装置３４に割当てられた特定のアドレスに対して第２の割込みメッセージを含むバス書込みサイクルを実行する。

ステップ６２において、割込みハンドラ装置３４は、メモリ３６の第２のメモリ位置内に第２の割込みメッセージを保管する。

ステップ６４において、割込みハンドラ装置３４は、割込みライン３７上に第１の所定のレベルで電圧を保持し続けて、少なくとも１つの割込みメッセージが保留状態にあることをプロセッサ２８に信号で伝える。

ステップ６６において、第１の所定の電圧レベルの電圧が割込みライン３７に印加されていることに起因して、プロセッサ２８は、該プロセッサ２８が現在実行中のタスクを一時中断し、ローカルバス３０を使用して割込みハンドラ装置３４から第１の割込みメッセージを検索する。

ステップ６８において、プロセッサ２８は、（ｉ）第１の割込みメッセージと関連したタスクを直ちに実行するか又は（ｉｉ）該プロセッサ２８が将来時において第１の割込みメッセージと関連したタスクを実行することになるようにプロセス状態変数を修正するかのいずれかを行う。

ステップ７０において、割込みハンドラ装置３４は、割込みライン３７上に第１の所定の電圧レベルで電圧を保持し続けて、少なくとも１つの割込みメッセージが保留状態にあることをプロセッサ２８に信号で伝える。

ステップ７２において、第１の所定の電圧レベルの電圧が割込みライン３７に印加されていることに起因して、プロセッサ２８は、ローカルバス３０を使用して割込みハンドラ装置３４から第２の割込みメッセージを検索する。

ステップ７４において、プロセッサ２８は、（ｉ）第２の割込みメッセージと関連したタスクを直ちに実行するか又は（ｉｉ）該プロセッサ２８が将来時において第２の割込みメッセージと関連したタスクを実行することになるようにプロセス状態変数を修正するかのいずれかを行う。

ステップ７６において、割込みハンドラ装置３４は、割込みライン３７上の電圧を第２の所定のレベルに変更して、保留状態の割込みメッセージが現在存在しないことを示す。

最後に、ステップ７８において、第２の所定の電圧レベルの電圧が割込みライン３７に印加されていることに起因して、プロセッサ２８は、割込みハンドラ装置３４から割込みメッセージを検索するのではない他のタスクを実行する。

複数の割込みメッセージを待ち行列に入れるための本コンピュータシステム及び方法は、他のシステム及び方法に優る大きな利点をもたらす。具体的には、本システム及び方法は、並列通信バスに連結された装置が複数の割込みメッセージを待ち行列に入れて、割込みメッセージと関連したタスクを直ちに又は将来時に実行するようにすることを可能にするという技術的効果をもたらす。

上記のように、本発明は、それらのプロセスを実施するためのコンピュータ実装方法及び装置の形態で具現化することができる。本発明はまた、フレキシブルディスク、ＣＤＲＯＭ、ハードドライブ又はあらゆる他のコンピュータ可読記憶媒体のような有形的表現媒体内に具体化した命令を含むコンピュータプログラムコードの形態で具現化することができ、その場合、コンピュータプログラムコードがコンピュータ内にロードされかつコンピュータによって実行された時に、コンピュータが本発明を実施するための装置となる。本発明はまた、例えば記憶媒体内に保管された、コンピュータ内にロードされかつ／又はコンピュータによって実行された、或いは電気配線又はケーブルで、光ファイバを通して又は電磁放射線を介してのような何らかの伝送手段によって伝送されたかのいずれかのコンピュータプログラムコードの形態で具現化することができ、その場合、コンピュータプログラムコードがコンピュータ内にロードされかつ／又はコンピュータによって実行された時に、コンピュータが本発明を実施するための装置となる。汎用マイクロプロセッサ上に実装した場合には、コンピュータプログラムコードセグメントにより、マイクロプロセッサは、専用の論理回路を形成するように構成される。

本発明を例示的な実施形態に関連して説明したが、本発明の技術的範囲から逸脱せずに本発明の要素に対して様々な変更を加えることができまた本発明の要素を均等物で置き換えることができることは、当業者には明らかであろう。さらに、本発明の技術的範囲から逸脱せずに特定の状況に適応するように本発明の教示に対して多くの修正を加えることができる。従って、本発明は、本発明を実施するために開示した実施形態に限定されるものではなく、本発明は、意図した特許請求の範囲の技術的範囲内に属する全ての実施形態を含むことを意図している。さらに、第１の、第２の等の用語の使用は、なんらの重要度の順序を示すものではなく、むしろ第１の、第２の等の用語は、１つの要素を他と区別するために使用する。

例示的な実施形態によるコンピュータシステムの概略図。 図１のコンピュータシステムの一部分のより詳細な概略図。 別の例示的な実施形態による、図１のコンピュータシステムを使用して割込みメッセージを待ち行列に入れる方法のフローチャート。 別の例示的な実施形態による、図１のコンピュータシステムを使用して割込みメッセージを待ち行列に入れる方法のフローチャート。

符号の説明

１０ コンピュータシステム
１２ ＰＣＩバスホスト装置
１４ ＰＣＩバス
１６、１８ ＰＣＩバスマスタ装置
２０、２２ ＰＣＩターゲット装置
２３ ＰＣＩコネクタ
２４ ローカルＰＣＩバス
２６ ＰＣＩブリッジ
２８ プロセッサ
３０ ローカルメモリバス
３２、３６ メモリ
３４ 割込みハンドラ装置
３７ 割込み通信ライン

Claims (21)

1. 並列通信バスと、
   前記並列通信バスに動作可能に連結された第１の装置と、を含み、
   前記第１の装置が、前記並列通信バスを介して該第１の装置と関連した第１のバスアドレスに送信された第１及び第２の割込みメッセージを受信するように構成され、
   前記第１及び第２の割込みメッセージが各々、複数のビットを含み、
   前記第１の装置が、メモリのそれぞれ第１及び第２のメモリ位置内に前記第１及び第２の割込みメッセージを保管しかつ該第１の割込みメッセージと関連した少なくとも１つのタスクを実行するように構成される、
   コンピュータシステム。
2. 前記並列通信バスが、ＰＣＩ通信バス、ＰＣＩ−Ｘ通信バス、コンパクトＰＣＩ通信バス、ＶＭＥ通信バス、ＶＭＥ６４通信バス及びＶＭＥ６４ｘ通信バスの１つを含む、請求項１記載のコンピュータシステム。
3. 前記並列通信バスに動作可能に連結された第２の装置をさらに含み、
   前記第２の装置が、前記並列通信バスを介して前記第１の装置に前記第１及び第２の割込みメッセージを送信するように構成される、
   請求項１記載のコンピュータシステム。
4. 前記第２の装置が、前記並列通信バスを介して前記第１の装置に前記第１及び第２の割込みメッセージを書き込む、請求項３記載のコンピュータシステム。
5. 前記並列通信バスに動作可能に連結された第２及び第３の装置をさらに含み、
   前記第２の装置が、前記並列通信バスを介して前記第１の装置に前記第１の割込みメッセージを送信するように構成され、
   前記第３の装置が、前記並列通信バスを介して前記第１の装置に前記第２の割込みメッセージを送信するように構成される、
   請求項１記載のコンピュータシステム。
6. 前記第２及び第３の装置が、前記並列通信バスを介して前記第１の装置にそれぞれ前記第１及び第２の割込みメッセージを書き込む、請求項５記載のコンピュータシステム。
7. 前記第１の割込みメッセージが、前記並列通信バスを介して前記第１の装置に該第１の割込みメッセージを送信した装置を識別する識別子を含む、請求項１記載のコンピュータシステム。
8. 前記第１の割込みメッセージが、前記第１の装置が実行すべきタスクを識別する割込みコマンドを含む、請求項１記載のコンピュータシステム。
9. 前記第１の装置が、前記メモリから前記第２の割込みメッセージを検索した後に、該第２の割込みメッセージと関連した少なくとも１つのタスクを実行する、請求項１記載のコンピュータシステム。
10. 前記第１の割込みメッセージが、前記第１の装置が該第１の割込みメッセージと関連しない他のタスクを実行するのを中止させる、請求項１記載のコンピュータシステム。
11. 前記第１の装置が、ブリッジ通信装置と、プロセッサと、割込みハンドラ装置と、前記ブリッジ通信装置、プロセッサ及び割込みハンドラ装置に動作可能に連結された内部バスと、を含み、
    前記ブリッジ通信装置が、前記第１の割込みメッセージを受信しかつ該第１の割込みメッセージを前記割込みハンドラ装置に送信する、
    請求項１記載のコンピュータシステム。
12. 前記割込みハンドラ装置が、前記第１の割込みメッセージを受信しかつ該第１の割込みメッセージを前記メモリ内に保管し、
    前記割込みハンドラ装置が、前記第１の割込みメッセージが前記メモリ内に保管されていることを示す第１の信号を前記プロセッサに送信し、
    前記プロセッサが、前記第１の信号に応じて前記メモリから前記第１の割込みメッセージを検索する、
    請求項１１記載のコンピュータシステム。
13. 前記プロセッサが、前記第１の割込みメッセージを検索した後に、該第１の割込みメッセージと関連した少なくとも１つのタスクを実行する、請求項１２記載のコンピュータシステム。
14. 前記割込みハンドラ装置が、前記第１の割込みメッセージを受信しかつ該第１の割込みメッセージを前記メモリ内に保管し、
    前記割込みハンドラ装置が、受信した割込みのタイプを示す複数の信号の１つを前記プロセッサに送信し、
    前記プロセッサが、前記複数の信号の１つに応じて前記メモリから前記第１の割込みメッセージを検索する、
    請求項１１記載のコンピュータシステム。
15. 前記プロセッサが、前記第１の割込みメッセージを検索した後に、該第１の割込みメッセージと関連した少なくとも１つのタスクを実行する、請求項１４記載のコンピュータシステム。
16. 並列通信バスに動作可能に連結された第１の装置内で割込みメッセージを待ち行列に入れる方法であって、
    前記並列通信バスを介して前記第１の装置と関連した第１のバスアドレスに送信された第１及び第２の割込みメッセージを受信する段階と、
    前記第１の装置と関連したメモリのそれぞれ第１及び第２のメモリ位置内に各々が複数のビットを含む前記第１及び第２の割込みメッセージを保管する段階と、
    前記第１の装置を使用して前記第１のメモリ位置から前記第１の割込みメッセージを検索しかつ該第１の割込みメッセージと関連した少なくとも１つのタスクを実行する段階と、
    を含む方法。
17. 前記並列通信バスが、ＰＣＩ通信バス、ＰＣＩ−Ｘ通信バス、コンパクトＰＣＩ通信バス、ＶＭＥ通信バス、ＶＭＥ６４通信バス及びＶＭＥ６４ｘ通信バスの１つを含む、請求項１６記載の方法。
18. 前記並列通信バスを介して第１の書込みサイクルによって前記第１の装置に前記第１の割込みメッセージを書込む段階と、
    前記並列通信バスを介して第２の書込みサイクルによって前記第１の装置に前記第２の割込みメッセージを書込む段階と、
    をさらに含む、請求項１６記載の方法。
19. 前記メモリから前記第２の割込みメッセージを検索する段階と、
    前記メモリから前記第２の割込みメッセージを検索した後に、該第２の割込みメッセージと関連した少なくとも１つのタスクを実行する段階と、
    をさらに含む、請求項１６記載の方法。
20. 並列通信バスを介して受信した割込みメッセージを待ち行列に入れるようにその中にコード化されたコンピュータプログラムを有するコンピュータ記憶媒体を含み、前記コンピュータ記憶媒体が、
    前記並列通信バスを介して第１のバスアドレスに送信された第１及び第２の割込みメッセージを受信するためのコードと、
    メモリのそれぞれ第１及び第２のメモリ位置内に各々が複数のビットを含む前記第１及び第２の割込みメッセージを保管するためのコードと、
    前記第１のメモリ位置から前記第１の割込みメッセージを検索しかつ該第１の割込みメッセージと関連した少なくとも１つのタスクを実行するためのコードと、を含む、
    製品。
21. 前記並列通信バスが、ＰＣＩ通信バス、ＰＣＩ−Ｘ通信バス、コンパクトＰＣＩ通信バス、ＶＭＥ通信バス、ＶＭＥ６４通信バス及びＶＭＥ６４ｘ通信バスの１つを含む、請求項２０記載の製品。

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