JP5079502B2 - 並列通信バスを介して割り込みメッセージを伝送するためのコンピュータシステムおよび方法 - Google Patents

Description

周辺構成要素相互接続（ＰＣＩ）バスを使用するコンピュータシステムが開発されている。このＰＣＩバスは、ちょうど１つのＰＣＩホストデバイスと１つまたは複数の非ホストＰＣＩデバイスが動作可能にＰＣＩバスに結合されることを必要とする。このＰＣＩバスは、ＰＣＩホストデバイスと非ＰＣＩホストデバイスとの間に結合された一組の割り込みラインを適宜含む。非ＰＣＩホストデバイスは、ＰＣＩホストデバイスに割り込むために１つの割り込みライン上の電圧を変更することができ、ＰＣＩホストデバイスに、実行中のタスクが何であれそれを中断させ、その割り込みに関連付けられた、優先順位のより高いタスクを実行させる。

ＰＣＩ仕様、およびＶＭＥなどの他の類似の並列コンピュータバスが提供する割り込み方法には、いくつかの不足があるが、そのすべてはコンピュータシステム全体のスピードに悪影響を与えるものである。特に、複数の割り込みラインのうちの１つがアサートされていたとしても、割り込まれたデバイスは、どの割り込みデバイスがその割り込みラインをアサートしているかを判定し、かつその割り込みデバイスに割り込み信号を受信したことを通知するために、１つまたは複数のバスサイクルを生成する必要がある。そのような割り込み信号を生成することのできるバスに結合されたデバイス数が増えるにつれ、ＰＣＩホストデバイスが、どのデバイスがそれぞれの割り込み信号を送信したかを決定するために比較的大量の処理時間が必要となる。
米国特許第５９５６５１６号

したがって、バスを介して割り込み信号を受信中のデバイスが、その割り込みデバイスの識別を比較的高速に特定することを可能にする、並列バスシステムを有することが望ましい。

例示の一実施形態によるコンピュータシステムが提供される。このコンピュータシステムは、並列通信バスを介して第２のデバイスと動作可能に通信する第１のデバイスを含む。この第１のデバイスは、第１の割り込みメッセージを、並列通信バスを介して第２のデバイスに伝送するように構成されている。ここで、第１の割り込みメッセージは、第１のデバイスを特定する第１の識別子を持つ複数のビットを有するデータ部分を有する。

別の実施形態による並列通信バスを介して割り込みメッセージを伝送する方法が提供される。この方法は、第１のデバイスから並列通信バスを介して第１の割り込みメッセージを伝送することを含む。第１の割り込みメッセージは、第１のデバイスを特定するための第１の識別子を持つ複数のビットを有するデータ部分を有する。最後に、１つの方法は、通信バスに動作可能に結合された第２のデバイスで第１の割り込みメッセージを受信することを含む。第２のデバイスは、メモリの第１のメモリ位置に第１の割り込みメッセージを記憶する。

別の実施形態による製品が提供される。この製品は、少なくとも１つの割り込みメッセージを、並列通信バスを介して伝送するために内部で符号化されたコンピュータプログラムを有するコンピュータ記憶媒体を含む。コンピュータ記憶媒体は、第１のデバイスから並列通信バスを介して第１の割り込みメッセージを伝送するコードを含む。第１の割り込みメッセージは、第１のデバイスを特定する第１の識別子を持つ複数のビットを有するデータ部分を有する。コンピュータ記憶媒体は、通信バスに動作可能に結合された第２のデバイスで第１の割り込みメッセージを受信するコードをさらに含む。第２のデバイスは、メモリの第１のメモリ位置に第１の割り込みメッセージを記憶する。

実施形態による他のシステムおよび／または方法は、当業者には、以下の図面および詳細な説明を検討することにより明らかになろう。このようなすべての追加のシステムおよび方法は、本発明の範囲に含まれ、首記の特許請求の範囲によって保護されることが意図される。

図１を参照すると、コンピュータシステム１０が提供される。図示するように、コンピュータシステム１０は、ＰＣＩバスホストデバイス１２、ＰＣＩバス１４、ＰＣＩバスマスターデバイス１６、ＰＣＩバスマスターデバイス１８、ＰＣＩターゲットデバイス２０、およびＰＣＩターゲットデバイス２２を含む。コンピュータシステム１０の利点は、システム１０により、並列通信バスに結合されたデバイスが送信側デバイスの識別を特定する割り込みメッセージを伝送することが可能になることである。割り込み信号または割り込みメッセージは、ターゲットデバイスが割り込みメッセージの示したタスクを実行中に、ターゲットデバイスの他のタスクを一時的に停止するようターゲットデバイスを誘導する。

ＰＣＩホストデバイス１２は、ＰＣＩ通信バス１４を介して通信を容易にすることに関連付けられたタスクを実行するために提供されている。ＰＣＩホストデバイス１２は、一意のアドレス範囲をＰＣＩ通信バス１４に結合された複数のデバイスのそれぞれに割り当てる。さらに、ＰＣＩホストデバイス１２のＰＣＩバスアービタは、特定時刻にバス１４でデータ転送を開始するようバス１４に結合された唯一のデバイスを認証する。別の実施形態では、ＰＣＩバスアービタは、ＰＣＩホストデバイス１２以外のデバイスに常駐することができる。

ＰＣＩバス１４は、バス１４に取り付けられた様々なデバイス間での通信を容易にするために提供されている。図示するように、バス１４は、ＰＣＩバスホストデバイス１２、ＰＣＩバスマスターデバイス１６、ＰＣＩバスマスターデバイス１８、ＰＣＩターゲットデバイス２０、およびＰＣＩターゲットデバイス２２に動作可能に結合されている。別の実施形態では、ＰＣＩ通信バス１４は、例えばＶＭＥのような別のタイプのバスに置き換えることができることに留意されたい。

ＰＣＩバスマスターデバイス１６、１８は、バス１４に動作可能に結合されたいかなるデバイスにでもバス１４を介してＰＣＩ割り込みメッセージを伝送するために提供される。ＰＣＩバスマスターデバイス１６は、バス１４でデータ転送を開始する能力を有するバス１４に動作可能に結合されたいかなるデバイスをも含む。例えば、ＰＣＩバスマスターデバイスは、ＰＣＩバスマスターデバイス１６、ＰＣＩバスマスターデバイス１８、ＰＣＩホストデバイス１２であってよい。特に、ＰＣＩバスマスターデバイス１６および１８のそれぞれは、１つまたは複数のＰＣＩメッセージを、バス１４を介して伝送するように構成されたコンピュータを含む。さらに、デバイス１６および１８のそれぞれは、ターゲットデバイスに割り当てられた特定のメモリアドレスにバス１４を介してバス書き込みサイクルを実行することによって、割り込みメッセージを伝送する。各割り込みメッセージは、受信側デバイスが割り込みメッセージに反応する仕方に影響を与える情報を含む複数のビットを有するデータ部分を持つ。この情報は、次の１つまたは複数を含む。すなわち、送信側デバイスの識別、割り込みメッセージの優先順位、あるいは割り込みメッセージの理由である。ターゲットデバイス２０は、バス１４に動作可能に結合されたいかなるデバイスをも含むことができる。例えば、ＰＣＩバスマスターデバイス１６は、ＰＣＩバスマスターデバイス１８、ＰＣＩターゲットデバイス２０、ＰＣＩターゲットデバイス２２、およびＰＣＩホストデバイス１２に割り込みメッセージを伝送することができる。

図２を参照すると、ＰＣＩバスマスターデバイス１６、ＰＣＩバスマスターデバイス１８、およびＰＣＩターゲットデバイス２０を含めて、コンピュータシステム１０の一部の概略図が示されている。

ＰＣＩターゲットデバイス２０は、ＰＣＩコネクタ２３、ローカルＰＣＩバス２４、ＰＣＩブリッジ２６、プロセッサ２８、ローカルメモリバス３０、メモリ３２、および割り込みハンドラデバイス３４を含む。ＰＣＩコネクタ２３は、ＰＣＩ通信バス１４にＰＣＩターゲットデバイス２０を動作可能に結合するために提供されている。ローカルＰＣＩバス２４は、ＰＣＩコネクタ２３とＰＣＩブリッジ２６との間に動作可能に結合されており、通信バス１４からＰＣＩブリッジ２６にデバイス２０用の割り込みメッセージをルーティングする。ＰＣＩターゲットデバイス２０の利点は、ターゲットデバイス２０が複数の割り込みメッセージをメモリ３６のキューに入れ、その後、それに応じて複数の割り込みタスクを実行することができることである。

ＰＣＩ通信ブリッジ２６は、ローカルメモリバス３０を介して割り込みハンドラデバイス３４に、デバイス２０用の受信した割り込みメッセージを伝送するために提供されている。特に、ＰＣＩ通信ブリッジ２６が割り込みメッセージを受信すると、ＰＣＩ通信ブリッジ２６は、割り込みハンドラデバイス３４に割り当てられた特定アドレスに対してバス書き込みサイクルを実行する。その後、割り込みハンドラデバイス３４は、割り込みメッセージをメモリ３６の所定のアドレスに書き込む。別の実施形態では、割り込みハンドラデバイス３４は、割り込みメッセージをメモリ３２の所定アドレスに書き込む。さらに、別の実施形態では、ＰＣＩ通信ブリッジ２６は、プロセッサ２８内に埋め込むことができる。

プロセッサ２８は、割り込みメッセージに応じて、通信を制御し、割り込みタスク（例えば、割り込みサービス要求サブルーチン）を実行するために提供されている。プロセッサ２８は、バス３０に動作可能に結合されており、さらに割り込みハンドラデバイス３４に結合されている。割り込み通信ライン３７は、プロセッサ２８と割り込みハンドラデバイス３４との間に配置されている。プロセッサ２８が割り込みハンドラデバイス３４から割り込み信号（ＩＩ）を受信すると、プロセッサ２８は、割り込みハンドラデバイス３４によってメモリ３６に記憶されている割り込みメッセージを取り出す。したがって、プロセッサ２８は、（ｉ）割り込みメッセージに関連付けられたタスクを実行するか、または（ｉｉ）将来、プロセッサ２８が割り込みメッセージに関連付けられたタスクを実行するようにプロセス状態変数を変更する。その後、プロセッサ２８が取り出さなかったキューにそれ以上の割り込みメッセージがある場合、プロセッサ２８は割り込みハンドラデバイス３４からの割り込み信号の受信を継続する。割り込み信号の受信に応じて、プロセッサ２８は、キューが空になるまで、キューからの割り込みメッセージの取り出しと、それらの割り込みメッセージに関連付けられたタスクの実行とを継続する。

別の実施形態では、割り込みハンドラデバイス３４は、割り込みメッセージがまだ保留中であることを示すために、別個の割り込み信号をプロセッサ２８に送信する。さらに別の実施形態では、プロセッサ２８と割り込みハンドラデバイス３４との間のプロトコルは、プロセッサ２８が割り込みキューが空か否かを判定するように定義されている。

ターゲットデバイス２０のさらに別の実施形態では、複数の追加割り込み通信ラインは、プロセッサ２８と割り込みハンドラデバイス３４との間に配置されている。各割り込み通信ラインは、別個の割り込みメッセージを示す信号を伝送するように構成されている。プロセッサ２８が割り込みハンドラデバイス３４から割り込み通信ラインを介して信号を受信する際、プロセッサ２８はその割り込み通信ラインに関連付けられたタスクを実行する。したがって、この別の実施形態では、プロセッサ２８は、実行すべき割り込みタスクを決定するために、いかなるデバイスからの割り込みメッセージをも読み取る必要はない。その代わり、割り込みハンドラデバイス３４は、プロセッサ２８に対して複数の割り込み通信ラインのうちの、所定の割り込み通信ラインを介して信号を伝送することによって割り込みのタイプを示す。

割り込みハンドラデバイス３４は、バス３０に動作可能に結合されており、バス１４に結合されたいかなるＰＣＩバスマスターデバイスから受信した割り込みメッセージをも受信し記憶するように構成されている。図示するように、割り込みハンドラデバイス３４は、内部メモリデバイス３６を含む。特に、割り込みハンドラデバイス３４は、各割り込みメッセージを記憶するためにメモリ３６内のメモリアドレスを決定するように構成されている。さらに、デバイス３４は、割り込みメッセージが受信され、メモリ３６に記憶されたことを示す信号（ＩＩ）を、割り込み通信ライン３７を介してプロセッサ２８に伝送するように構成されている。割り込みハンドラデバイス３４は、特定用途向けＩＣ（ＡＳＩＣ）を含む。別の実施形態では、割り込みハンドラデバイス３４は、構成可能なプログラム可能論理デバイス（ＣＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、カスタムマスクド論理デバイス、または他の論理デバイスを含むことができる。

別の実施形態では、割り込みハンドラデバイス３４は内部メモリ３６を有さないが、代わりに割り込みメッセージを記憶するためにローカルメモリ３２に書き込む。したがって、割り込みハンドラデバイス３４はメッセージを記憶するためにローカルメモリ３２に書き込み、プロセッサ２８は割り込みメッセージを取り出すためにローカルメモリ３２から読み出す。

次に図３および４を参照すると、並列通信バスを介して割り込みメッセージを伝送する方法を説明する。

段階６０で、ＰＣＩバスマスターデバイス１６は、第１の割り込みメッセージを、ＰＣＩバス１４を介してＰＣＩターゲットデバイス２０に割り当てられた特定アドレスに書き込む。ここで、第１の割り込みメッセージは、ＰＣＩバスマスターデバイス１６を特定する識別子を含む。

段階６２で、ＰＣＩブリッジ２６は、第１の割り込みメッセージを受信し、内部バス３０を介して割り込みハンドラデバイス３４に割り当てられた特定アドレス向けの第１の割り込みメッセージを含むバス書き込みサイクルを実行する。

段階６４で、割り込みハンドラデバイス３４は、第１の割り込みメッセージをメモリ３６の第１のメモリ位置に記憶する。

段階６６では、割り込みハンドラデバイス３４は、少なくとも１つの割り込みメッセージが保留になっていることをプロセッサ２８に信号するために、割り込みライン３７に第１の所定レベルで電圧を印加する。

段階６８で、ＰＣＩバスマスターデバイス１８は、第２の割り込みメッセージを、ＰＣＩバス１４を介してＰＣＩターゲットデバイス２０に割り当てられた特定アドレスに書き込む。ここで、第２の割り込みメッセージは、ＰＣＩバスマスターデバイス１８を特定する識別子を含む。

段階７０で、ＰＣＩブリッジ２６は、第２の割り込みメッセージを受信し、割り込みバス３０を介して割り込みハンドラデバイス３４に割り当てられた特定アドレスに対する第２の割り込みメッセージを含むバス書き込みサイクルを実行する。

段階７４で、割り込みハンドラデバイス３４が、メモリ３６の第２のメモリ位置に第２の割り込みメッセージを記憶する。

段階７６で、割り込みハンドラデバイス３４は、少なくとも１つの割り込みメッセージが保留になっていることをプロセッサ２８に信号するために、第１の所定のレベルで割り込みライン３７に電圧を保持し続ける。

段階７８で、第１の所定電圧レベルで電圧が割り込みライン３７に印加されているので、プロセッサ２８は、現在実行中のタスクを一時停止し、ローカルバス３０を使用して割り込みハンドラデバイス３４から第１の割り込みメッセージを取り出す。

段階８０で、プロセッサ２８は、（ｉ）第１の割り込みメッセージに関連付けられたタスクを即座に実行するか、（ｉｉ）将来、プロセッサ２８が第１の割り込みメッセージに関連付けられたタスクを実行する方法で、プロセス状態変数を変更する。

段階８２で、割り込みハンドラデバイス３４は、少なくとも１つの割り込みメッセージが保留になっていることをプロセッサ２８に信号するために、第１の所定電圧レベルで割り込みライン３７に電圧を保持し続ける。

段階８４で、第１の所定電圧レベルで割り込みライン３７に電圧が印加されているので、プロセッサ２８は、ローカルバス３０を使用して割り込みハンドラデバイス３４から第２の割り込みメッセージを取り出す。

段階８６で、プロセッサ２８は、（ｉ）第２の割り込みメッセージに関連付けられたタスクを即座に実行するか、（ｉｉ）将来、プロセッサ２８が第２の割り込みメッセージに関連付けられたタスクを実行する方法で、プロセス状態変数を変更する。

段階８８で、割り込みハンドラデバイス３４は、現在保留中の割り込みメッセージはないことを示すために、割り込みライン３７の電圧を第２の所定レベルに変更する。

最後に、段階９０で、割り込みライン３７に第２の所定レベルで電圧が印加中なので、プロセッサ２８は、割り込みハンドラデバイス３４から割り込みメッセージを取り出す以外のタスクを実行する。

割り込みメッセージを伝送するためのコンピュータシステムおよび方法は、システムおよび方法に多大な利点を提供する。特に、システムおよび方法は、並列通信バスに結合された送信側デバイスが、送信側デバイスを特定する識別子を含む割り込みメッセージを受信側デバイスに伝送することを可能にする技術的効果を提供する。

上記のように、本発明は、これらのプロセスを実行するためにコンピュータにより実行されたプロセスおよび装置の形態で実施することができる。本発明は、フレキシブルディスケット、ＣＤ ＲＯＭ、ハードドライブ、またはいかなる他のコンピュータ可読記憶媒体のような有形媒体で実施される命令を含んだコンピュータプログラムコードの形態で実施することもできる。ここで、コンピュータプログラムコードがコンピュータによってロードされ、実行されると、そのコンピュータは本発明を実行する装置となる。本発明は、コンピュータプログラムコードの形態、例えば記憶媒体に記憶されているか、コンピュータによってロードされ、かつ／または実行され、または電線またはケーブルなどの何らかの伝送媒体を介して、光ファイバーにより、または電磁放射により伝送されるなどの、コンピュータプログラムコードの形態で実施することもできる。ここで、コンピュータプログラムコードがコンピュータによってロードされ、かつ／または実行されると、そのコンピュータは本発明を実行する装置となる。汎用マイクロプロセッサで実施される場合、コンピュータプログラムコードセグメントは、特定論理回路を作成するようにマイクロプロセッサを構成する。

本発明は実施形態で説明されているが、様々な変更をすることができ、等価形態が本発明の範囲を逸脱せずにその要素に置き換えることができることが当業者には理解されよう。さらに、本発明の範囲から逸脱せずに本発明を特定の状態に適用させるために、本発明の教示に対して多くの修正形態を行うことができる。したがって、本発明は、本発明を実行するために開示された実施形態に限定されないが、本発明は、目的となる請求項の範囲に含まれるすべての実施形態を含む。さらに、第１、第２などの用語の使用は、いかなる重要性をも示すものではなく、第１、第２などの用語は、ある要素を別の要素と区別するために使用される。

例示的な一実施形態によるコンピュータシステムの概略図である。 図１のコンピュータシステムの一部の、より詳細な概略図である。 別の例示的な実施形態による、図１のコンピュータシステムの並列通信バスを介して割り込みメッセージを伝送する方法のフローチャートである。 別の例示的な実施形態による、図１のコンピュータシステムの並列通信バスを介して割り込みメッセージを伝送する方法のフローチャートである。

符号の説明

１０ コンピュータシステム
１２ ＰＩＣバスホストデバイス
１４ ＰＣＩバス
１６ ＰＣＩバスマスターデバイス
１８ ＰＣＩバスマスターデバイス
２０ ＰＣＩターゲットデバイス
２２ ＰＣＩターゲットデバイス
２３ ＰＣＩコネクタ
２４ ローカルＰＣＩバス
２６ ＰＣＩブリッジ
２８ プロセッサ
３０ ローカルメモリバス
３２ メモリ
３４ 割り込みハンドラデバイス
３６ メモリ
３７ 割り込み通信ライン

Claims (10)

1. コンピュータシステムであって、
   並列通信バスを介して第２のデバイスと動作可能に通信する第１のデバイスを含み、前記第１のデバイスは、第１の割り込みメッセージを、前記並列通信バスを介して前記第２のデバイスに伝送するように構成されており、前記第１の割り込みメッセージは、前記第１のデバイスを特定する第１の識別子を持つ複数のビットを有するデータ部分を有し、
   前記並列通信バスに動作可能に結合されている第３のターゲットデバイスをさらに含み、前記第３のターゲットデバイスは、前記第２のデバイスに前記並列通信バスを介して第２の割り込みメッセージを伝送するように構成されており、前記第２の割り込みメッセージは、前記第３のターゲットデバイスを特定する第２の識別子を持つ複数のビットを有するデータ部分を有し、
   前記第２のデバイスは、ブリッジ通信デバイスと、プロセッサと、割り込みハンドラデバイスと、前記ブリッジ通信デバイス、前記プロセッサ、および前記割り込みハンドラデバイスに動作可能に結合された内部バスとを含み、前記ブリッジ通信デバイスは、前記第１及び第２の割り込みメッセージを受信し、前記割り込みハンドラデバイスに前記第１及び第２の割り込みメッセージを伝送し、
   前記割り込みハンドラデバイスは、前記第１の割り込みメッセージを受信して前記第１の割り込みメッセージをメモリの第１のメモリ位置に記憶し、前記割り込みハンドラデバイスは、割り込みメッセージが前記メモリに記憶されていることを示す第１の信号を前記プロセッサに伝送し、前記プロセッサは、前記第１の信号に応答して前記第１のメモリ位置から前記第１の割り込みメッセージを取り出し、
   前記プロセッサは、前記第１の割り込みメッセージを読み取った後で前記第１の割り込みメッセージに関連付けられた少なくとも１つのタスクを実行し、
   前記割り込みハンドラデバイスは、前記第２の割り込みメッセージを受信して前記第２の割り込みメッセージをメモリの第２のメモリ位置に記憶し、前記割り込みハンドラデバイスは、前記第２の割り込みメッセージが取り出されるまで、割り込みメッセージが前記メモリに記憶されていることを示す前記第１の信号を前記プロセッサに伝送し続け、前記プロセッサは、前記第１の信号に応答して前記第２のメモリ位置から前記第２の割り込みメッセージを取り出し、
   前記プロセッサは、前記第１の割り込みメッセージに関連付けられた前記少なくとも１つのタスクを実行し、前記第２の割り込みメッセージを読み取った後で、前記第２の割り込みメッセージに関連付けられた少なくとも１つのタスクを実行するコンピュータシステム。
2. 前記並列通信バスは、ＰＣＩ通信バス、ＰＣＩ−Ｘ通信バス、ＣｏｍｐａｃｔＰＣＩ通信バス、ＶＭＥ通信バス、ＶＭＥ６４通信バス、およびＶＭＥ６４ｘ通信バスの１つを含む請求項１記載のコンピュータシステム。
3. 前記第１のデバイスは、前記第３のターゲットデバイスに前記並列通信バスを介して第２の割り込みメッセージを伝送するように構成されており、前記第２の割り込みメッセージは、前記第１のデバイスを特定する前記第１の識別子を持つ複数のビットを有するデータ部分を有する請求項１又は２に記載のコンピュータシステム。
4. 前記第１の割り込みメッセージの前記データ部分は、実行すべき前記第２のデバイスのためのタスクを特定する割り込みコマンドをさらに含み、
   前記第２のデバイスは、前記第１の割り込みメッセージを受信し、前記第１の識別子に関連付けられた少なくとも１つのタスクを実行するように構成された請求項１又は２に記載のコンピュータシステム。
5. 前記第１のデバイスは、前記第２のデバイスに前記並列通信バスを介して前記第１の割り込みメッセージを書き込み、
   前記第１の割り込みメッセージは、前記第１の割り込みメッセージに関連付けられていない他のタスクを実行することを停止するように前記第２のデバイスを誘導する請求項１乃至４のいずれかに記載のコンピュータシステム。
6. 前記割り込みハンドラデバイスは、前記第１の割り込みメッセージを受信して前記第１の割り込みメッセージをメモリの第１のメモリ位置に記憶し、前記割り込みハンドラデバイスは、受信された割り込みのタイプを示す複数の信号の１つをプロセッサに伝送し、前記プロセッサは前記複数の信号の前記１つに応答して前記第１のメモリ位置から前記第１の割り込みメッセージを取り出し、
   前記プロセッサは、前記第１の割り込みメッセージを取り出した後で前記第１の割り込みメッセージに関連付けられた少なくとも１つのタスクを実行する請求項１乃至５のいずれかに記載のコンピュータシステム。
7. 並列通信バスを介して割り込みメッセージを伝送する方法であって、
   第１のデバイスから前記並列通信バスを介して前記第１のデバイスを特定するための第１の識別子を持つ複数のビットを有するデータ部分を含む第１の割り込みメッセージを伝送する段階と、
   前記通信バスに動作可能に結合され、ブリッジ通信デバイスと、プロセッサと、割り込みハンドラデバイスと、前記ブリッジ通信デバイス、前記プロセッサ、および前記割り込みハンドラデバイスに動作可能に結合された内部バスとを含む第２のデバイスの前記ブリッジ通信デバイスが前記第１の割り込みメッセージを受信する段階と、
   前記ブリッジ通信デバイスが、前記第１の割り込みメッセージを前記割り込みハンドラデバイスに伝送する段階と、
   前記第２のデバイスの前記割り込みハンドラデバイスが、メモリの第１のメモリ位置に前記第１の割り込みメッセージを記憶する段階と、
   前記割り込みハンドラデバイスが、割り込みメッセージが前記メモリに記憶されていることを示す第１の信号を前記プロセッサに伝送する段階と、
   前記並列通信バスに動作可能に結合されている第３のターゲットデバイスから前記並列通信バスを介して前記第３のターゲットデバイスを特定する第２の識別子を持つ複数のビットを有するデータ部分を含む第２の割り込みメッセージを伝送する段階と、
   前記割り込みハンドラデバイスが、前記第２の割り込みメッセージを受信して前記第２の割り込みメッセージをメモリの第２のメモリ位置に記憶する段階と、
   前記プロセッサが、前記第１の信号に応答して前記第１のメモリ位置から前記第１の割り込みメッセージを取り出す段階と、
   前記プロセッサは、前記第１の割り込みメッセージを読み取った後で前記第１の割り込みメッセージに関連付けられた少なくとも１つのタスクを実行する段階と、
   前記割り込みハンドラデバイスが、前記第２の割り込みメッセージが取り出されるまで、割り込みメッセージが前記メモリに記憶されていることを示す前記第１の信号を前記プロセッサに伝送し続ける段階と、
   前記プロセッサが、前記第１の信号に応答して前記第２のメモリ位置から前記第２の割り込みメッセージを取り出す段階と、
   前記プロセッサが、前記第１の割り込みメッセージに関連付けられた前記少なくとも１つのタスクを実行し、前記第２の割り込みメッセージを読み取った後で、前記第２の割り込みメッセージに関連付けられた少なくとも１つのタスクを実行する段階と、
   を含む、方法。
8. 前記並列通信バスは、ＰＣＩ通信バス、ＰＣＩ−Ｘ通信バス、ＣｏｍｐａｃｔＰＣＩ通信バス、ＶＭＥ通信バス、ＶＭＥ６４通信バス、およびＶＭＥ６４ｘ通信バスの１つを含む請求項７記載の方法。
9. 少なくとも１つの割り込みメッセージを、並列通信バスを介して受信するために内部で符号化されたコンピュータプログラムであって、前記コンピュータプログラムは、ブリッジ通信デバイスと、プロセッサと、割り込みハンドラデバイスと、前記ブリッジ通信デバイス、前記プロセッサ、および前記割り込みハンドラデバイスに動作可能に結合された内部バスとを含む第２のデバイスに、
   第１のデバイスから前記並列通信バスを介して前記第１のデバイスを特定するための第１の識別子を持つ複数のビットを有するデータ部分を含む第１の割り込みメッセージを前記ブリッジ通信デバイスが受信する段階と、
   前記ブリッジ通信デバイスが、前記第１の割り込みメッセージを前記割り込みハンドラデバイスに伝送する段階と、
   前記第２のデバイスの前記割り込みハンドラデバイスが、メモリの第１のメモリ位置に前記第１の割り込みメッセージを記憶する段階と、
   前記割り込みハンドラデバイスが、割り込みメッセージが前記メモリに記憶されていることを示す第１の信号を前記プロセッサに伝送する段階と、
   前記並列通信バスに動作可能に結合されている第３のターゲットデバイスから前記並列通信バスを介して前記第３のターゲットデバイスを特定する第２の識別子を持つ複数のビットを有するデータ部分を含む第２の割り込みメッセージを前記ブリッジ通信デバイスが受信する段階と、
   前記ブリッジ通信デバイスが、前記第２の割り込みメッセージを前記割り込みハンドラデバイスに伝送する段階と、
   前記割り込みハンドラデバイスが前記第２の割り込みメッセージを前記メモリの第２のメモリ位置に記憶する段階と、
   前記プロセッサが、前記第１の信号に応答して前記第１のメモリ位置から前記第１の割り込みメッセージを取り出す段階と、
   前記プロセッサは、前記第１の割り込みメッセージを読み取った後で前記第１の割り込みメッセージに関連付けられた少なくとも１つのタスクを実行する段階と、
   前記割り込みハンドラデバイスが、前記第２の割り込みメッセージが取り出されるまで、割り込みメッセージが前記メモリに記憶されていることを示す前記第１の信号を前記プロセッサに伝送し続ける段階と、
   前記プロセッサが、前記第１の信号に応答して前記第２のメモリ位置から前記第２の割り込みメッセージを取り出す段階と、
   前記プロセッサが、前記第１の割り込みメッセージに関連付けられた前記少なくとも１つのタスクを実行し、前記第２の割り込みメッセージを読み取った後で、前記第２の割り込みメッセージに関連付けられた少なくとも１つのタスクを実行する段階と、
   を実行させる、コンピュータプログラム。
10. 請求項９に記載のコンピュータプログラムを格納するコンピュータ記憶媒体。

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