KR20070024628A - 병렬 통신 버스를 통한 인터럽트 메시지 전송 방법, 컴퓨터시스템 및 제조물 - Google Patents

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Abstract

병렬 통신 버스를 통해 인터럽트 메시지를 전송하는 컴퓨터 시스템 및 방법이 제공된다. 컴퓨터 시스템은 병렬 통신 버스를 통해 제 2 디바이스와 동작가능하게 통신하는 제 1 디바이스를 포함한다. 제 1 디바이스는 병렬 통신 버스를 통해 제 2 디바이스에 제 1 인터럽트 메시지를 전송하도록 구성되는데, 제 1 인터럽트 메시지는 제 1 디바이스를 식별하는 제 1 식별자를 가지는 복수의 비트로 이루어진 데이터 부분을 갖는다.

Description

병렬 통신 버스를 통한 인터럽트 메시지 전송 방법, 컴퓨터 시스템 및 제조물{COMPUTER SYSTEM AND METHOD FOR TRANSMITTING INTERRUPT MESSAGES THROUGH A PARALLEL COMMUNICATION BUS}
PCI(Peripheral Component Interconnect) 버스를 활용하는 컴퓨터 시스템이 개발되어 왔다. PCI 버스는 정확히 하나의 PCI 호스트 디바이스 및 하나 이상의 비-호스트 PCI 디바이스가 PCI 버스에 동작가능하게 결합되는 것을 필요로 한다. PCI 버스는 PCI 호스트 디바이스와 비-호스트 PCI 디바이스 사이에 결합되는 인터럽트 라인 세트를 선택적으로 포함한다. 비호스트 PCI 버스는 PCI 호스트 디바이스를 인터럽트하기 위해 인터럽트 라인 상의 전압을 변경하여, PCI 호스트 디바이스가 자신이 실행하였던 어떠한 태스크라도 중지하게 하며 인터럽트와 관련된 더 높은 우선순위의 태스크를 실행하게 한다.
PCI 사양 및 VME와 같은 다른 유사한 병렬 컴퓨터 버스에 의해 제공된 인터럽트 방법은 여러 가지 부족한 점이 있는데, 이들 전부는 컴퓨터 시스템의 전체 속도에 부정적인 영향을 준다. 특히, 인터럽트 라인 중 하나가 어서트될(asserted) 때마다, 인터럽트된 디바이스는 어떤 인터럽트 디바이스가 인터럽트 라인을 어서트하는 중인지를 결정하고 인터럽트 디바이스에게 인터럽트 라인이 인터럽트 신호를 수신하였음을 알리기 위해 하나 이상의 버스 사이클을 생성해야 한다. 디바이스의 구성원이 버스에 결합되어 인터럽트 신호 증가를 발생시킬 수 있으므로, PCI 호스트 디바이스는 어떤 디바이스가 각각의 인터럽트 신호를 전달하였는지를 결정하기 위해 상대적으로 다량의 프로세싱 시간이 필요하다.
따라서, 버스를 통해 인터럽트 신호를 수신하는 디바이스가 인터럽트하는 디바이스의 신원을 비교적 빨리 판단하는 것을 가능하게 하는 병렬 버스 시스템을 구비하는 것이 바람직하다.
예시적인 실시예에 따른 컴퓨터 시스템이 제공된다. 컴퓨터 시스템은 병렬 통신 버스를 통해 제 2 디바이스와 동작가능하게 통신하는 제 1 디바이스를 포함한다. 제 1 디바이스는 병렬 통신 버스를 통해 제 2 디바이스에 제 1 인터럽트 메시지를 전송하도록 구성되는데, 제 1 인터럽트 메시지는 제 1 디바이스를 식별하는 제 1 식별자를 가지는 복수의 비트로 이루어진 데이터 부분을 갖는다.
다른 예시적인 실시예에 따라 병렬 통신 버스를 통해 인터럽트 메시지를 전송하는 방법이 제공된다. 본 방법은 병렬 통신 버스를 통해 제 1 디바이스로부터 제 1 인터럽트 메시지를 전송하는 단계를 포함한다. 제 1 인터럽트 메시지는 제 1 디바이스를 식별하는 제 1 식별자를 가지는 복수의 비트로 이루어진 데이터 부분을 갖는다. 마지막으로, 방법은 통신 버스에 동작가능하게 결합되는 제 2 디바이스에서 제 1 인터럽트 메시지를 수신하는 단계를 포함한다. 제 2 디바이스는 메모리의 제 1 메모리 장소에 제 1 인터럽트 메시지를 저장한다.
다른 예시적인 실시예에 따른 제조물이 제공된다. 이 제조물은 병렬 통신 버스를 통해 적어도 하나의 인터럽트 메시지를 전송하기 위해 자체 내에서 인코딩된 컴퓨터 프로그램을 갖는 컴퓨터 저장 매체를 포함한다. 컴퓨터 저장 매체는 병렬 통신 버스를 통해 제 1 디바이스로부터 제 1 인터럽트 메시지를 전송하는 코드를 포함한다. 제 1 인터럽트 메시지는 제 1 디바이스를 식별하는 제 1 식별자를 가지는 복수의 비트로 이루어진 데이터 부분을 갖는다. 컴퓨터 저장 매체는 통신 버스에 동작가능하게 결합되는 제 2 디바이스에서 제 1 인터럽트 메시지를 수신하는 코드를 포함한다. 제 2 디바이스는 메모리의 제 1 메모리 장소에 제 1 인터럽트 메시지를 저장한다.
본 실시예에 따른 다른 시스템 및/또는 방법은 후속하는 도면 및 상세한 설명의 검토에 의해 당업자에게 자명하거나 자명해질 것이다. 이러한 모든 추가 시스템 및 방법은 본 발명의 범주 내에 존재하며, 첨부하는 특허청구범위에 의해 보호된다.
도 1은 예시적인 실시예에 따른 컴퓨터 시스템의 개략도이다.
도 2는 도 1의 컴퓨터 시스템의 일부를 보다 상세히 나타낸 개략도이다.
도 3 및 도 4는 다른 예시적인 실시예에 따른 도 1의 컴퓨터 시스템에서 병렬 통신 버스를 통해 인터럽트 메시지를 전송하는 방법의 흐름도이다.
도 1을 참조하면, 컴퓨터 시스템(10)이 제공된다. 도시된 바와 같이, 컴퓨터 시스템(10)은 PCI 버스 호스트 디바이스(12), PCI 버스(14), PCI 버스 마스터 디바이스(16,18) 및 PCI 타깃 디바이스(20,22)를 포함한다. 컴퓨터 시스템(10)의 이점은 시스템(10)이 병렬 통신 버스에 결합된 디바이스가 전달 디바이스의 신원을 식별하는 인터럽트 메시지를 전송하는 것을 가능하게 한다는 점이다. 인터럽트 신호 또는 인터럽트 메시지는 타깃 디바이스가 인터럽트 메시지에 의해 지시된 태스크는 수행하지만 자신의 다른 태스크는 일시적으로 중단하도록 유도한다.
PCI 호스트 디바이스(12)는 PCI 통신 버스(14)를 통해 통신을 용이하게 하는 것과 관련된 태스크를 수행하도록 제공된다. PCI 버스 호스트 디바이스(12)는 PCI 통신 버스(14)에 결합된 각각의 디바이스에 고유한 어드레스 범위를 할당한다. 또한, PCI 호스트 디바이스(12) 내의 PCI 버스 중재기(PCI bus arbiter)는 버스(14)에 결합된 하나의 디바이스만 허용하여 특정 시간에 버스(14)를 통한 데이터 전송을 개시한다. 다른 실시예에서, PCI 버스 중재기는 PCI 호스트 디바이스(12)가 아닌 다른 디바이스에 존재할 수 있다.
PCI 버스(14)는 버스(14)에 부착된 다양한 디바이스 간의 통신을 용이하게 하도록 제공된다. 도시된 바와 같이, 버스(14)는 PCI 호스트 디바이스(12), PCI 버스 마스터 디바이스(16,18) 및 PCI 버스 타깃 디바이스(20,22)에 동작가능하게 결합된다. 다른 실시예에서, PCI 통신 버스(14)는 예컨대, VME 버스와 같은 다른 유형의 버스로 대체될 수 있음에 주목해야 한다.
PCI 버스 마스터 디바이스(16,18)는 버스(14)를 통해 버스(14)에 동작가능하게 결합되는 임의의 디바이스에 PCI 인터럽트 메시지를 전송하도록 제공된다. PCI 버스 마스터 디바이스(16)는 버스(14)에 동작가능하게 결합되어 버스(14)를 통한 데이터 전송을 개시하는 능력이 있는 임의의 디바이스를 포함한다. 예컨대, PCI 버스 마스터 디바이스는 PCI 버스 마스터 디바이스(16), PCI 버스 마스터 디바이스(18) 및 PCI 호스트 디바이스(12)일 수 있다. 특히, PCI 버스 마스터 디바이스(16,18) 각각은 버스(14)를 통해 하나 이상의 PCI 메시지를 전송하도록 구성된 컴퓨터를 포함한다. 또한, 디바이스(16,18) 버스(14)를 통해 버스 기록 사이클을 수행함으로써 각각은 타깃 디바이스에 할당된 특정 메모리 어드레스에 인터럽트 메시지를 전송한다. 각 인터럽트 메시지는 수신 디바이스가 인터럽트 메시지에 반응하는 방법에 영향을 주는 정보를 포함하는 복수의 비트의 데이터 부분을 갖는다. 이 정보는 전송 디바이스의 신원, 인터럽트 메시지의 우선순위 또는 인터럽트 메시지에 대한 이유 중 하나 이상을 포함한다. 타깃 디바이스(20)는 버스(14)에 동작가능하게 결합된 디바이스 중 임의의 디바이스를 포함할 수 있다. 예컨대, PCI 버스 마스터 디바이스(16)는 PCI 버스 마스터 디바이스(18), PCI 타깃 디바이스(20,22) 및 PCI 호스트 디바이스(12)에 인터럽트 메시지를 전송할 수 있다.
도 2를 참조하면, PCI 버스 마스터 디바이스(16,18), PCI 타깃 디바이스(20)를 포함하는 컴퓨터 시스템(10)의 일부가 도시된다.
PCI 타깃 디바이스(20)는 PCI 커넥터(23), 로컬 PCI 버스(24), PCI 브릿지(26), 프로세스(28), 로컬 메모리 버스(30), 메모리(32) 및 인터럽트 처리 디바 이스(34)를 포함한다. PCI 커넥터(23)는 PCI 타깃 디바이스(20)와 PCI 통신 버스(14)를 동작가능하게 결합하도록 제공된다. 로컬 PCI 버스(24)는 PCI 커넥터(23)와 PCI 브릿지(26) 사이에 동작가능하게 결합되어 디바이스(20)에 대한 인터럽트 메시지를 통신 버스(14)에서 PCI 브릿지(26)로 라우팅한다. PCI 타깃 디바이스(20)의 이점은 타깃 디바이스(20)가 메모리(36) 내의 복수의 인터럽트 메시지를 큐잉(queue)한 후 이에 응답하여 복수의 인터럽트 태스크를 실행할 수 있다는 것이다.
PCI 통신 브릿지(26)는 수신된 디바이스(20)에 대한 인터럽트 메시지를 로컬 메모리 버스(30)를 통해 인터럽트 처리 디바이스(34)에 전송하도록 제공된다. 특히, PCI 통신 브릿지(26)가 인터럽트 메시지를 수신할 때, PCI 통신 브릿지(26)는 인터럽트 처리 디바이스(34)에 할당된 특정 어드레스에 버스 기록 사이클을 수행한다. 이에 따라, 인터럽트 처리 디바이스(34)는 메모리(36) 내의 사전결정된 어드레스에 인터럽트 메시지를 기록한다. 다른 실시예에서, 인터럽트 처리 디바이스(34)는 메모리(32) 내의 사전결정된 어드레스에 인터럽트 메시지를 기록한다. 또한, 또 다른 실시예에서, PCI 통신 브릿지(26)는 프로세서(28)에 내장될 수 있다.
프로세서(28)는 버스(30)를 통해 통신을 제어하고, 인터럽트 메시지에 응답하여 인터럽트 태스크(예컨대, 인터럽트 서비스 요청 서브루틴)를 실행하도록 제공된다. 프로세서(28)는 버스(30)에 동작가능하게 결합되고 인터럽트 처리 디바이스(34)에도 결합된다. 인터럽트 통신 라인(37)은 프로세서(28)와 인터럽트 처리 디바이스(34) 사이에 배치된다. 프로세서(28)가 인터럽트 처리 디바이스(34)로부터 인터럽트 신호(I1)를 수신할 때, 프로세서(28)는 인터럽트 처리 디바이스(34)에 의해 메모리(36) 내에 저장된 인터럽트 메시지를 검색한다. 이에 따라, 프로세서(28)는 (i) 인터럽트 메시지와 관련된 태스크를 실행하거나 (ii) 프로세스 상태 변수를 처리하여, 프로세스(28)는 이후의 시간에 인터럽트 메시지와 관련된 태스크를 실행할 것이다. 이에 따라, 만일 큐 내에 프로세서(28)에 의해 검색되지 않았던 다수의 인터럽트 메시지가 존재하면, 프로세서(28)는 인터럽트 처리 디바이스(34)로부터 인터럽트 신호를 계속해서 수신한다. 인터럽트 신호 수신에 응답하여, 프로세서(28)는 큐로부터 인터럽트 메시지를 계속해서 검색하고, 큐가 비워질 때까지 인터럽트 메시지와 관련된 태스크를 실행한다.
다른 실시예에서, 인터럽트 처리 디바이스(34)는 프로세서(28)에 다른 별개의 인터럽트 신호를 전달하여 인터럽트 메시지가 여전히 보류중임을 나타낸다. 또 다른 실시예에서, 프로세서(28)와 인터럽트 처리 디바이스(34) 사이의 프로토콜은 인터럽트 큐가 비어있는지를 판단하는 것으로 정의된다.
타깃 디바이스(20)에 대한 또 다른 실시예에서, 복수의 추가 인터럽트 통신 라인은 프로세서(28)와 인터럽트 처리 디바이스(34) 사이에 배치된다. 각 인터럽트 통신 라인은 별개의 인터럽트 메시지를 나타내는 신호를 전송하도록 구성된다. 프로세서(28)가 인터럽트 통신 라인을 통해 인터럽트 처리 디바이스(34)로부터 신호를 수신할 때, 프로세서(28)는 인터럽트 통신 라인과 관련된 태스크를 실행한다. 따라서, 이러한 다른 실시예에서, 프로세서(28)는 임의의 디바이스로부터 인터럽트 메시지를 판독하여 어떤 인터럽트 태스크가 실행되는지를 판단할 필요가 없다. 대신에, 인터럽트 처리 디바이스(34)는 복수의 인터럽트 통신 라인 중 사전결정된 인터럽트 통신 라인을 통해 프로세서(28)에 신호를 전송함으로써 인터럽트의 유형을 나타낸다.
인터럽트 처리 디바이스(34)는 버스(30)에 동작가능하게 결합되어, 버스(14)에 결합하는 임의의 PCI 버스 마스터 디바이스로부터 수신된 인터럽트 메시지를 수신하고 저장한다. 도시된 바와 같이, 인터럽트 처리 디바이스(34)는 내부 메모리 디바이스(36)를 포함한다. 특히, 인터럽트 처리 디바이스(34)는 각각의 인터럽트 메시지를 저장하는 메모리(36) 내의 메모리 어드레스를 결정하도록 구성된다. 또한, 디바이스(34)는 인터럽트 통신 라인(37)을 통해 프로세서(28)에 인터럽트 메시지가 수신되어 메모리(36)에 저장되었음을 나타내는 신호(I1)를 전송하도록 구성된다. 인터럽트 처리 디바이스(34)는 ASIC(application specific integrated circuit)를 포함한다. 다른 실시예에서, 인터럽트 처리 디바이스(34)는 CPLD(configurable programmable logic device), FPGA(field programmable gate array), 커스텀 마스크 로직 디바이스(custom masked logic device) 또는 다른 로직 디바이스를 포함할 수 있다.
다른 실시예에서, 인터럽트 처리 디바이스(34)는 내부 메모리(36)를 구비하지 않는 대신에 로컬 메모리(32)에 기록하여 인터럽트 메시지를 저장한다. 따라서, 인터럽트 처리 디바이스(34)는 로컬 메모리(32)에 기록하여 메시지를 저장하고, 프로세스(28)는 이 로컬 메모리(32)로부터 판독하여 인터럽트 메시지를 검색한 다.
이제 도 3 및 도 4를 참조하면, 병렬 통신 버스를 통해 인터럽트 메시지를 전송하는 방법이 설명될 것이다.
단계(60)에서, PCI 버스 마스터 디바이스(16)는 PCI 버스(14)를 통해 PCI 타깃 디바이스(20)에 할당되는 특정 어드레스에 제 1 인터럽트 메시지를 기록하는데, 여기서 제 1 인터럽트 메시지는 PCI 버스 마스터 디바이스(16)를 식별하는 식별자를 포함한다.
단계(62)에서, PCI 브릿지(26)는 제 1 인터럽트 메시지를 수신하고, 내부 버스(30)를 통해 인터럽트 처리 디바이스(34)에 할당된 특정 어드레스에 제 1 인터럽트 메시지를 포함하는 버스 기록 사이클을 수행한다.
단계(64)에서, 인터럽트 처리 디바이스(34)는 메모리(36)의 제 1 메모리 장소에 제 1 인터럽트 메시지를 저장한다.
단계(66)에서, 인터럽트 처리 디바이스(34)는 적어도 하나의 인터럽트 메시지가 보류중인 프로세서(28)로의 신호에 인터럽트 라인(37) 상의 제 1 사전결정된 레벨로 전압을 인가한다.
단계(68)에서, PCI 버스 마스터 디바이스(18)는 PCI 버스(14)를 통해 PCI 타깃 디바이스(20)에 할당되는 특정 어드레스에 제 2 인터럽트 메시지를 기록하는데, 여기서 제 2 인터럽트 메시지는 PCI 버스 마스터 디바이스(18)를 식별하는 식별자를 포함한다.
단계(70)에서, PCI 브릿지(26)는 제 2 인터럽트 메시지를 수신하고, 내부 버 스(30)를 통해 인터럽트 처리 디바이스(34)에 할당된 특정 어드레스에 제 2 인터럽트 메시지를 포함하는 버스 기록 사이클을 수행한다.
단계(74)에서, 인터럽트 처리 디바이스(34)는 메모리(36)의 제 2 메모리 장소에 제 2 인터럽트 메시지를 저장한다.
단계(76)에서, 인터럽트 처리 디바이스(34)는 적어도 하나의 인터럽트 메시지가 보류중인 프로세서(28)로의 신호에 대해 인터럽트 라인(37) 상의 전압을 제 1 사전결정된 레벨로 계속해서 유지한다.
단계(78)에서, 전압이 제 1 사전결정된 전압 레벨로 인터럽트 라인(37)에 인가되므로, 프로세서(28)는 현재 수행중인 태스크를 중단하고 로컬 버스(30)를 사용하여 인터럽트 처리 디바이스(34)로부터 제 1 인터럽트 메시지를 검색한다.
단계(80)에서, 프로세서(28)는 (i) 제 1 인터럽트 메시지와 관련된 태스크를 즉시 실행하거나 (ii) 이후의 시간에 제 1 인터럽트 메시지와 관련된 태스크를 실행하게 될 방법으로 프로세스 상태 변수를 변경한다.
단계(82)에서, 인터럽트 처리 디바이스(34)는 적어도 하나의 인터럽트 메시지가 보류중인 프로세서(28)로의 신호에 대해 인터럽트 라인(37) 상의 전압을 제 1 사전결정된 레벨로 계속해서 유지한다.
단계(84)에서, 전압이 제 1 사전결정된 전압 레벨로 인터럽트 라인(37)에 인가되므로, 프로세서(28)는 현재 수행중인 태스크를 중단하고 로컬 버스(30)를 사용하여 인터럽트 처리 디바이스(34)로부터 제 2 인터럽트 메시지를 검색한다.
단계(86)에서, 프로세서(28)는 (i) 제 2 인터럽트 메시지와 관련된 태스크를 즉시 실행하거나 (ii) 이후의 시간에 제 2 인터럽트 메시지와 관련된 태스크를 실행하게 될 방법으로 프로세스 상태 변수를 변경한다.
단계(88)에서, 인터럽트 디바이스(34)는 인터럽트 라인(37) 상의 전압을 제 2 사전결정된 전압 레벨로 변경하여 어떠한 인터럽트 메시지도 현재 보류중이 아님을 나타낸다.
마지막으로, 단계(90)에서, 전압이 제 2 사전결정된 전압 레벨로 인터럽트 라인(37)에 인가되므로, 프로세서(28)는 인터럽트 처리 디바이스(34)로부터 인터럽트 메시지를 검색하는 것이 아닌 다른 태스크를 수행한다.
인터럽트 메시지를 전송하는 컴퓨터 시스템 및 방법은 다른 시스템 및 방법 이상의 상당한 이점을 제공한다. 특히, 이러한 시스템 및 방법은 병렬 통신 버스에 결합되는 전달 디바이스가 그 전달 디바이스를 식별하는 식별자를 포함하는 인터럽트 메시지를 수신 디바이스에 전송하는 것을 가능하게 하는 기술적 효과를 제공한다.
상술한 바와 같이, 본 발명은 컴퓨터 구현형 프로세스 및 이들 프로세스를 실행하는 장치의 형태로 구현될 수 있다. 본 발명은 플로피 디스켓, CD ROM, 하드 드라이브 또는 기타 컴퓨터 판독가능한 저장 매체와 같은 실체적인 매체로 실행되는 인스트럭션을 포함하는 컴퓨터 프로그램 코드의 형태로도 구현될 수 있는데, 컴퓨터 프로그램 코드가 컴퓨터에 로딩되어 컴퓨터에 의해 실행될 때, 그 컴퓨터는 본 발명을 실행하는 장치가 된다. 본 발명은 예컨대, 저장 매체에 저장되고, 컴퓨터에 로딩 및/또는 컴퓨터에 의해 실행되거나, 전기적 와이어링 또는 케이블링, 광 섬유 또는 전자기 방사와 같은 몇몇 전송 매체를 통해 전송되는 컴퓨터 프로그램 코드의 형태로도 구현될 수 있는데, 컴퓨터 프로그램 코드가 컴퓨터에 로딩되어 컴퓨터에 의해 실행될 때, 그 컴퓨터는 본 발명을 실행하는 장치가 된다. 범용 마이크로프로세서 상에서 구현될 때, 컴퓨터 프로그램 코드 세그먼트는 마이크로프로세서를 구성하여 특정 로직 회로를 생성한다.
본 발명은 예시적인 실시예를 참조하여 설명되었지만, 당업자는 다양한 변경이 가능할 수 있고, 균등물이 본 발명의 범주를 벗어나지 않으면서 구성요소를 대체할 수 있음을 알 것이다. 또한, 다수의 변경은 본 발명의 범주를 벗어나지 않으면서 본 발명의 이론을 특정 상태에 적합시킬 수 있다. 따라서, 본 발명은 본 발명을 수행하기 위해 개시된 실시예를 제한하려는 것이 아니며, 첨부되는 특허 청구 범위에 포함되는 모든 실시예를 포함한다. 또한, 용어 제 1, 제 2 등은 임의의 중요도 순서를 나타내기 위해 사용되는 것이 아니라, 하나의 구성요소와 다른 구성요소를 구별하기 위해 사용된다.

Claims (21)

  1. 병렬 통신 버스를 통해 제 2 디바이스와 동작가능하게 통신하고, 상기 병렬 통신 버스를 통해 상기 제 2 디바이스에 제 1 인터럽트 메시지를 전송하도록 구성된 제 1 디바이스를 포함하되,
    상기 제 1 인터럽트 메시지는 상기 제 1 디바이스를 식별하는 제 1 식별자를 가지는 복수의 비트로 이루어진 데이터 부분을 갖는
    컴퓨터 시스템.
  2. 제 1 항에 있어서,
    상기 병렬 통신 버스는 PCI 통신 버스, PCI-X 통신 버스, CompactPCI 통신 버스, VME 통신 버스, VME64 통신 버스 및 VME64x 통신 버스 중 하나를 포함하는
    컴퓨터 시스템.
  3. 제 1 항에 있어서,
    상기 병렬 통신 버스에 동작가능하게 결합되어, 상기 병렬 통신 버스를 통해 상기 제 2 디바이스에 제 2 인터럽트 메시지를 전송하도록 구성되는 제 3 디바이스를 더 포함하되,
    상기 제 2 인터럽트 메시지는 상기 제 3 디바이스를 식별하는 제 2 식별자를 갖는 복수의 비트로 이루어진 데이터 부분을 갖는
    컴퓨터 시스템.
  4. 제 1 항에 있어서,
    상기 병렬 통신 버스에 동작가능하게 결합되는 제 3 디바이스를 더 포함하되,
    상기 제 1 디바이스는 상기 병렬 통신 버스를 통해 상기 제 3 디바이스에 제 2 인터럽트 메시지를 전송하도록 구성되고,
    상기 제 2 인터럽트 메시지는 상기 제 1 디바이스를 식별하는 제 2 식별자를 갖는 복수의 비트로 이루어진 데이터 부분을 갖는
    컴퓨터 시스템.
  5. 제 1 항에 있어서,
    상기 제 1 인터럽트 메시지의 데이터 부분은 상기 제 2 디바이스가 수행하는 태스크를 식별하는 인터럽트 명령을 더 포함하는
    컴퓨터 시스템.
  6. 제 1 항에 있어서,
    상기 제 2 디바이스는 상기 제 1 인터럽트 메시지를 수신하고 상기 제 1 식별자와 관련된 적어도 하나의 태스크를 수행하도록 구성되는
    컴퓨터 시스템.
  7. 제 1 항에 있어서,
    상기 제 1 디바이스는 상기 병렬 통신 버스를 통해 상기 제 2 디바이스에 상기 제 1 인터럽트 메시지를 기록하는
    컴퓨터 시스템.
  8. 제 1 항에 있어서,
    상기 제 1 인터럽트 메시지는 상기 제 2 디바이스가 상기 제 1 인터럽트 메시지와 관련되지 않은 다른 태스크를 수행하는 것을 중단하도록 유도하는
    컴퓨터 시스템.
  9. 제 1 항에 있어서,
    상기 제 2 디바이스는 브릿지 통신 디바이스, 프로세서, 인터럽트 처리 디바이스 및 상기 브릿지 통신 디바이스, 상기 프로세서 및 상기 인터럽트 처리 디바이스에 동작가능하게 결합되는 내부 버스를 포함하되,
    상기 브릿지 통신 디바이스는 상기 제 1 인터럽트 메시지를 수신하고 상기 제 1 인터럽트 메시지를 상기 인터럽트 처리 디바이스에 전송하는
    컴퓨터 시스템.
  10. 제 9 항에 있어서,
    상기 인터럽트 처리 디바이스는 상기 제 1 인터럽트 메시지를 수신하고 메모리의 제 1 메모리 장소에 상기 제 1 인터럽트 메시지를 저장하되,
    상기 인터럽트 처리 디바이스는 상기 프로세서에 상기 제 1 인터럽트 메시지가 상기 메모리에 저장되었음을 나타내는 제 1 신호를 전송하고, 상기 프로세서는 상기 제 1 신호에 응답하여 상기 제 1 메모리 장소로부터 상기 제 1 인터럽트 메시지를 검색하는
    컴퓨터 시스템.
  11. 제 10 항에 있어서,
    상기 프로세서는 상기 제 1 인터럽트 메시지를 판독한 후에 상기 제 1 인터 럽트 메시지와 관련된 적어도 하나의 태스크를 수행하는
    컴퓨터 시스템.
  12. 제 9 항에 있어서,
    상기 인터럽트 처리 디바이스는 상기 제 1 인터럽트 메시지를 수신하고 메모리의 제 1 메모리 장소에 상기 제 1 인터럽트 메시지를 저장하되,
    상기 인터럽트 처리 디바이스는 수신된 인터럽트의 유형을 나타내는 복수의 신호 중 하나를 상기 프로세서로 전송하고, 상기 프로세서는 상기 복수의 신호 중 하나에 응답하여 상기 제 1 메모리 장소로부터 상기 제 1 인터럽트 메시지를 검색하는
    컴퓨터 시스템.
  13. 제 12 항에 있어서,
    상기 프로세서는 상기 제 1 인터럽트 메시지를 검색한 후에 상기 제 1 인터럽트 메시지와 관련된 적어도 하나의 태스크를 수행하는
    컴퓨터 시스템.
  14. 병렬 통신 버스를 통해 인터럽트 메시지를 전송하는 방법에 있어서,
    제 1 디바이스로부터 상기 병렬 통신 버스를 통해 상기 제 1 디바이스를 식별하는 제 1 식별자를 가지는 복수의 비트로 이루어진 데이터 부분을 갖는 제 1 인터럽트 메시지를 전송하는 단계와,
    상기 통신 버스에 동작가능하게 결합되어 메모리의 제 1 메모리 장소에 제 1 인터럽트 메시지를 저장하는 제 2 디바이스에서 상기 제 1 인터럽트 메시지를 수신하는 단계를 포함하는
    병렬 통신 버스를 통한 인터럽트 메시지 전송 방법.
  15. 제 14 항에 있어서,
    상기 메모리로부터 상기 제 1 인터럽트 메시지를 검색하고, 상기 제 1 식별자에 기초하여 상기 제 1 인터럽트 메시지와 관련된 적어도 하나의 태스크를 수행하는 단계를 더 포함하는
    병렬 통신 버스를 통한 인터럽트 메시지 전송 방법.
  16. 제 14 항에 있어서,
    상기 제 1 인터럽트 메시지의 상기 데이터 부분은 상기 제 2 디바이스가 실 행하는 태스크를 식별하는 인터럽트 명령을 더 포함하는
    병렬 통신 버스를 통한 인터럽트 메시지 전송 방법.
  17. 제 14 항에 있어서,
    상기 병렬 통신 버스는 PCI 통신 버스, PCI-X 통신 버스, CompactPCI 통신 버스, VME 통신 버스, VME64 통신 버스 및 VME64x 통신 버스 중 하나를 포함하는
    병렬 통신 버스를 통한 인터럽트 메시지 전송 방법.
  18. 제 14 항에 있어서,
    제 3 디바이스로부터 상기 병렬 통신 버스를 통해 상기 제 3 디바이스를 식별하는 제 2 식별자를 가지는 복수의 비트로 이루어진 데이터 부분을 갖는 제 2 인터럽트 메시지를 전송하는 단계와,
    상기 통신 버스에 동작가능하게 결합되어 상기 메모리의 제 2 메모리 장소에 제 2 인터럽트 메시지를 저장하는 상기 제 2 디바이스에서 상기 제 2 인터럽트 메시지를 수신하는 단계를 더 포함하는
    병렬 통신 버스를 통한 인터럽트 메시지 전송 방법.
  19. 병렬 통신 버스를 통해 적어도 하나의 인터럽트 메시지를 전송하기 위해 자체 내에서 인코딩된 컴퓨터 프로그램을 갖는 컴퓨터 저장 매체를 포함하는 제조물에 있어서,
    상기 컴퓨터 저장 매체는,
    제 1 디바이스로부터 상기 병렬 통신 버스를 통해 상기 제 1 디바이스를 식별하는 제 1 식별자를 가지는 복수의 비트로 이루어진 데이터 부분을 갖는 제 1 인터럽트 메시지를 전송하는 코드와,
    상기 통신 버스에 동작가능하게 결합되어 메모리의 제 1 메모리 장소에 제 1 인터럽트 메시지를 저장하는 제 2 디바이스에서 상기 제 1 인터럽트 메시지를 수신하는 코드를 포함하는
    제조물.
  20. 제 19 항에 있어서,
    상기 병렬 통신 버스는 PCI 통신 버스, PCI-X 통신 버스, CompactPCI 통신 버스, VME 통신 버스, VME64 통신 버스 및 VME64x 통신 버스 중 하나를 포함하는
    제조물.
  21. 제 19 항에 있어서,
    상기 컴퓨터 저장 매체는,
    제 3 디바이스로부터 상기 병렬 통신 버스를 통해 상기 제 3 디바이스를 식별하는 제 2 식별자를 가지는 복수의 비트로 이루어진 데이터 부분을 갖는 제 2 인터럽트 메시지를 전송하는 코드와,
    상기 통신 버스에 동작가능하게 결합되어 상기 메모리의 제 2 메모리 장소에 제 2 인터럽트 메시지를 저장하는 상기 제 2 디바이스에서 상기 제 2 인터럽트 메시지를 수신하는 코드를 더 포함하는
    제조물.
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