JP2003198356A - 半導体チップおよび集積回路 - Google Patents

Abstract

(57)【要約】 【課題】半導体の集積回路において、チップ面積の削減
を図る。 【解決手段】半導体チップＡのブリッジ２０４は、ルー
タ部２０３を介して受信したパラレルデータをシリアル
データに変換して半導体チップＢに対してアクセス要求
として送信する。半導体チップＢのブリッジ２１４は、
半導体チップＡからのシリアルデータをパラレルデータ
に変換してルータ部２１３にアクセス要求として送信す
る。ルータ部２１３は、パラレルデータに含まれるアド
レスを判別し、メモリ制御部２１２にパラレルデータを
転送する。メモリ制御部２１２は、メモリ１６にアクセ
スし、アクセス後の応答を送信する。ブリッジ２１４
は、ルータ２１３を介して受信したアクセス後の応答の
パラレルデータをシリアルデータに変換して半導体チッ
プＡに対して送信する。半導体チップＡのブリッジ２０
４は、半導体チップＢからのシリアルデータをパラレル
データに変換してルータ部２０３にアクセス応答として
送信する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路に関し、
特に、内部にバスを含む機能モジュールを複数個集積す
る形態をとる集積回路に関する。

【０００２】

【従来の技術】半導体集積回路の製造技術の進歩に伴
い、半導体チップに集積可能な回路規模が著しく増大
し、また、製造可能な半導体チップの性能・機能は向上
している。一方、回路規模の増大は、開発工数の増大を
も招き、開発力の不足が深刻な問題になっている。開発
力不足に対する解決策として、半導体チップを全て新規
に開発するのではなく、既開発の回路モジュールを再利
用することによって新規に開発する回路量を削減し、開
発工数を削減するDesign Reuse、すなわち設計再利用の
手法が、多くの半導体チップ開発現場で採り入れられて
いる。設計再利用の手法を用いる場合、回路モジュール
のインタフェースが共通化されていれば、回路モジュー
ル毎にインタフェース回路を設計することなく、少ない
開発工数で複数の回路モジュールを再利用できる。さら
に半導体チップ内部にバスを設け、複数の回路を同バス
に接続するようにすれば、回路モジュール相互間の通信
に必要な回路が単純になり、開発工数を一層削減でき
る。このため、半導体チップ内部のバス、すなわちオン
チップバスを含む半導体チップが数多く開発されてい
る。

【０００３】また、近年では、複数の半導体チップを単
一のパッケージに封止したＳｉＰ（System in Packag
e）の利用が拡大している。これは、プロセッサなどの
ロジックと、メモリの両方に適した特性を持つ半導体チ
ップの製造が困難であること、半導体チップ製造コスト
は面積に比例して上昇するため、あまり面積の大きな半
導体チップは製造できないことによる。例えば、ロジッ
クでは、回路の面積が小さいことよりも応答速度が速い
ことが要求されるが、メモリでは回路面積が小さいこと
が要求される。これらの相反する要求を同時に満たすの
は困難である。したがって、大容量メモリと高速プロセ
ッサの単一モジュール化は、非常に難しい。このため、
ロジックの半導体チップと、メモリの半導体チップとを
一つのパッケージに封止し、ＳｉＰを作成している。Ｓ
ｉＰでは、特性が異なる複数の半導体チップを単一のパ
ッケージに封止することによって、複数チップに迫る処
理速度と、単一チップに迫るコンパクトさ・消費電力の
少なさを同時に実現している。

【０００４】さらに、近年では、半導体チップの面積
が、集積する回路量によって決まるのではなく、半導体
チップと外部とを接続する端子の数に依存する傾向が強
まっている。この傾向は、半導体集積回路の微細化の進
捗が、半導体チップ端子間隔の狭小化の進捗を上回って
いるために生じたものである。つまり、微細化によって
半導体チップに集積できる回路量が増加しているのに対
し、半導体チップ上の端子間隔は、あまり狭められずに
いるため、結果として半導体チップの面積、ひいては半
導体チップの製造コストが端子数で決まるようになって
きているである。

【０００５】端子数を削減するためには、多くの端子を
必要とするパラレルバスに代えて、少ない端子数で済む
シリアルバスを用いることが有効である。シリアルバス
の利用によって端子数を削減する方法に関しては、従来
さまざまな考案がなされ、技術が開示されている。例え
ば、特開２００１−１４２６９号公報には、ノートＰＣ
（Personal Computer）内のパラレルバスであるＰＣＩ
（Peripheral Component Interconnect）バスと、拡張
ボックス内のＰＣＩバスを、シリアルバスを介して接続
することによって、ノートＰＣと拡張ボックスとの接続
に用いられるケーブルの信号線数を削減する技術が開示
されている。

【０００６】

【発明が解決しようとする課題】上記従来技術では、ケ
ーブルやケーブルと共に用いられるコネクタの小型化・
軽量化による、PCのコストダウンおよび使い勝手の向上
を主眼としたものであり、オンチップバスを含む半導体
チップの集積回路同士の接続に関しては述べられていな
い。従来技術においては、半導体チップ内部がパラレル
接続であるため、半導体チップ間のバス接続もパラレル
接続とするほうが容易である。このため、端子数がネッ
クとなり、チップ面積を削減するのが困難となってい
る。

【０００７】本発明は、上記課題に鑑みて創案されたも
のであり、半導体の集積回路において、チップ面積の削
減を図ることを目的とする。

【０００８】

【課題を解決するための手段】本発明の半導体チップ
は、情報を記憶するメモリを制御するためのメモリ制御
部と、前記メモリにアクセスするプロセッサ部と、パラ
レルデータを転送する内部バスにより各部に接続され、
前記アクセスを制御するルータ部と、外部バスにより外
部の半導体チップに接続され半導体チップ間の転送を制
御するブリッジ部とを備える。

【０００９】前記ブリッジ部は、当該半導体チップ内部
の前記プロセッサから前記外部の半導体チップへのアク
セスを制御する外部制御手段と、前記外部の半導体チッ
プから当該半導体チップ内部へのアクセスを制御する内
部制御手段とを備える。前記外部制御手段は、前記ルー
タ部を介して受信した前記パラレルデータをシリアルデ
ータに変換して前記外部の半導体チップに対してアクセ
ス要求として送信し、前記外部の半導体チップからのシ
リアルデータを前記パラレルデータに変換して前記ルー
タ部にアクセス応答として送信する。また、前記内部制
御手段は、前記外部の半導体チップからのシリアルデー
タを前記パラレルデータに変換して前記ルータ部にアク
セス要求として送信し、前記ルータ部を介して受信した
前記パラレルデータをシリアルデータに変換して前記外
部の半導体チップに対してアクセス応答として送信す
る。

【００１０】本発明によれば、半導体チップ間は、シリ
アルデータとして転送するため、端子数を削減すること
ができ、半導体チップの面積を削減することができる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態に係る
集積回路を、図面を参照してさらに詳細に説明する。本
発明における第１の実施の形態を図１〜図２２に示す。

【００１２】第１の実施形態では、内部に２つのモジュ
ール（半導体チップ）を備える集積回路において、要求
処理と応答処理と別々に行い、なるべく少ない信号線
（６本＊４）によりモジュール間の転送を行う。また、
モジュール内の各ブロック間の転送は、６９本のパラレ
ルインタフェースによりスプリットプロトコルによって
行っている。モジュール間を接続させるためのブロック
であるブリッジにおいてパラレル-シリアル変換を行
い、モジュール間の転送を制御している。

【００１３】図１は、第１の実施形態における集積回路
１０の概要を示す模式図を示している。

【００１４】図１において、集積回路１０は、半導体チ
ップであるモジュールＡ１１およびモジュールＢ１２を
備える。集積回路１０内部において、モジュールＡ１１
−モジュールＢ１２間と、モジュールＡ１１あるいはモ
ジュールＢ１２−外部端子１４間は、ボンディングワイ
ヤ１３を用いて接続されている。また、集積回路１０
は、図２に示すように、半導体記憶素子を用いて構成さ
れた記憶装置であるメモリＡ１５およびメモリＢ１６に
接続されている。

【００１５】図２は、モジュールＡ１１およびモジュー
ルＢ１２の内部構成と、さらにモジュールＡ１１とモジ
ュールＢ１２の接続とを示すブロック図である。図２に
おいて、モジュールＡ１１は、プロセッサＡ２０１と、
メモリ制御部Ａ２０２と、ルータＡ２０３と、ブリッジ
Ａ２０４との各ブロックを備えている。モジュールＢ１
２は、プロセッサＢ２１１と、メモリ制御部Ｂ２１２
と、ルータＢ２１３と、ブリッジＢ２１４との各ブロッ
クを備えている。モジュールＡ１１およびモジュールＢ
１２は、後述するルータによる内部要求パケットおよび
内部応答パケットの送信処理と、プロセッサによるイニ
シエータ識別情報の設定値を除いて同一の機能を有し、
同一の構成である。プロセッサＡ２０１、メモリ制御部
Ａ２０２およびブリッジＡ２０４は、ルータＡ２０３に
それぞれ接続されている。また、プロセッサＢ２１１、
メモリ制御部Ｂ２１２およびブリッジＢ２１４は、ルー
タＢ２１３にそれぞれ接続されている。また、ブリッジ
Ａ２０４とブリッジＢ２１４は、モジュール間インタフ
ェース２２１によって接続されている。

【００１６】図２において、メモリＡ１５およびメモリ
Ｂ１６には、プログラムやデータベースなどが記憶され
ている。プロセッサＡ２０１は、ルータＡ２０３を介し
てメモリ制御部Ａ２０２にアクセスし、メモリＡ１５に
蓄積されたプログラムを実行する。また、プロセッサＡ
２０１は、ルータＡ２０３およびルータＢ２１３を介し
てメモリ制御部Ｂ２１３にアクセスし、メモリＢ１６に
蓄積されたプログラムを実行する。プロセッサＡ２０１
は、これらのプログラムを実行することによって、メモ
リＡ１５およびメモリＢ１６にアクセスする機能を有す
る。同様に、プロセッサＢ２１１は、ルータＢ２１３ま
たはルータＡ２０３を介してメモリ制御部Ｂ２１２また
はメモリ制御部Ａ２０２にアクセスし、メモリＢ１６ま
たはメモリＡ１５に蓄積されたプログラムを実行する。
プロセッサＢ２１１は、これらのプログラムを実行する
ことによって、メモリＡ１５およびメモリＢ１６にアク
セスする機能を有する。メモリ制御部Ａ２０２は、ルー
タＡ２０３からアクセスを受け、このアクセスに基づい
てメモリＡ１５に対して読み出し処理あるいは書き込み
処理を行う。そしてこれらの処理によって得られた結果
を、ルータＡ２０３に送信する。同様に、メモリ制御部
Ｂ２１２は、ルータＢ２１３からアクセスを受け、この
アクセスに基づいてメモリＢ１６に対して読み出し処理
あるいは書き込み処理を行う。そしてこれらの処理によ
って得られた結果を、ルータＢ２１３に送信する。ルー
タＡ２０３は、モジュールＡ１１内部の転送を制御し、
ルータＢ２１３は、モジュールＢ１２内部の転送を制御
する。

【００１７】つぎに、モジュールＡ１１およびモジュー
ルＢ１２内の転送処理について説明する。モジュールＡ
１１およびモジュールＢ１２内での転送は、スプリット
プロトコルによって行われる。スプリットプロトコルで
は、転送を要求するブロックが転送に応答するブロック
に対して転送要求内容を含むパケットを送信し、転送に
応答するブロックが、転送を要求したブロックに対して
応答内容を含むパケットを送信することによって、転送
が行われる。以下、複数の情報を含む情報群（データ
列）をパケットと言う。また、転送要求内容を含むパケ
ットを要求パケットと言い、転送応答内容を含むパケッ
トを応答パケットと言う。スプリットプロトコルでは、
要求パケットと応答パケットとをそれぞれ独立に転送す
ることによって、要求パケットの転送と応答パケットの
転送の間、すなわち転送に応答するブロックが転送を処
理している間に、別の転送を処理できるため、単位時間
当たりの転送量を増やすことができる。本明細書では、
以下、転送を要求するブロックをイニシエータ、転送に
応答するブロックをターゲットと呼ぶ。また、集積回路
１０において、イニシエータとなるのは、プロセッサＡ
２０１、プロセッサＢ２１１、ブリッジＡ２０４および
ブリッジＢ２１４である。ターゲットとなるのは、ブリ
ッジＡ２０４およびブリッジＢ２１４に加えて、メモリ
制御部Ａ２０２およびメモリ制御部Ｂ２１２である。

【００１８】以下、モジュールＡ１１内の転送処理の流
れを説明する。

【００１９】転送は、モジュールＡ１１内のイニシエー
タ、例えば、プロセッサＡ２０１が、内部要求パケット
をルータＡ２０３に送信することによって開始される。
内部要求パケットのフォーマットの例を図３に示す。図
３において、内部要求パケットは、６７ビット（６７本
の信号線）で構成され、転送対象のメモリアドレスを示
すアドレス（３２ビット）、読出しであるか書き込みで
あるかの転送方向を示すリードライト（１ビット）、イ
ニシエータを識別するための情報であるイニシエータ識
別情報（２ビット）、そして書き込みデータであるライ
トデータ（３２ビット）を備える。図３および以降の各
図において、“Ｒ／Ｗ＃”はリードライトを、“ＩＤ”
はイニシエータ識別情報をそれぞれ示し、“［”および
“］”を用いて、各情報のビット範囲を示す。

【００２０】図３において、イニシエータ識別情報ＩＤ
について説明する。イニシエータ識別情報は、各イニシ
エータにあらかじめ割り当てておく。図１０に、イニシ
エータ識別情報とイニシエータの対応関係を示す。イニ
シエータ識別情報とイニシエータの対応関係は、ルータ
Ａ２０３内部に論理回路として実装される。集積回路１
０においてイニシエータとなるブロックは、プロセッサ
Ａ２０１およびプロセッサＢ２１１である。イニシエー
タ識別情報は２ビット存在するので、ルータは最大４個
のイニシエータを識別できる。本実施の形態において
は、プロセッサＡ２０１はイニシエータ識別情報として
“００”を使用し、プロセッサＢ２１１はイニシエータ
識別情報として“１０”を使用する。

【００２１】スプリットプロトコルでは、応答パケット
が要求パケットとは独立して転送される。このため、本
実施の形態のように複数のイニシエータが存在する場
合、ターゲットは、応答パケット送信時に、応答パケッ
トの送信先となるイニシエータを指定しなければならな
い。本実施の形態では、ターゲットがイニシエータを指
定するために必要なイニシエータ識別情報を、イニシエ
ータが要求パケットに含めて送信する。ターゲットは、
イニシエータ識別情報を受信し、応答パケットにこのイ
ニシエータ識別情報を含めて送信する。ルータは、この
イニシエータ識別情報を用いて応答パケットの送信先を
決定する。

【００２２】また、本実施の形態においては、ライトデ
ータは、固定長の１パケットのみを転送する場合を例に
するが、３２ビットより長いデータを転送する場合に
は、データ長情報もしくはデータエンドを示す情報など
をパケットデータに含めてもよい。また、複数のパケッ
トにより転送するようにしてもよい。メモリアドレス
は、メモリＡ１５とメモリＢ１６とのメモリのアドレス
であり、図２に示す集積回路１０において、それぞれの
メモリを識別できるようにあらかじめ割り当てられてい
る。例えば、集積回路１０のアドレスマップを図６に示
すように、メモリＡ１５のメモリアドレスは最上位ビッ
トを０とし、メモリＢ１６のメモリアドレスは最上位ビ
ットを１とすることによりメモリの識別を行うことがで
きる。ルータによるターゲットの選択は、内部要求パケ
ットに含まれるアドレスの最上位ビットと、図６に示し
たアドレスマップに基づいて行われる。アドレスマップ
は、ルータＡ２０３内部に論理回路として実装される。

【００２３】内部要求パケット転送の説明に戻る。図４
に、内部要求パケットの転送に用いられる信号線を示
す。図４に示すように、モジュール内部は、パラレルバ
スにより接続されており、信号線としては、内部要求を
送信するための内部要求リクエスト線、内部要求を許可
するための内部要求グラント線、図３に示すパケットの
各ビットに対応するアドレス線、リードライト線、要求
イニシエータＩＤ線およびライトデータ線の６９本の信
号線を備える。ルータには、イニシエータのブロックと
ターゲットであるブロックにそれぞれ信号線ＡおよびＢ
が接続されている。

【００２４】図４において、イニシエータは、内部要求
パケットの内容を送信するための信号に加えて、ルータ
Ａ２０３に内部要求パケットを送信している旨を通知す
るために、内部要求リクエストＡ信号を出力する。ルー
タＡ２０３は、内部要求パケットの受信が完了した場合
に、その旨をイニシエータに通知するために、内部要求
グラントＡ信号を出力する。また、ルータＡ２０３は、
パケットのアドレスを判別することにより、ターゲット
を判別し、ターゲットに対して、内部要求パケットを送
信している旨を通知するために、内部要求リクエストＢ
信号を出力する。ターゲットは、内部要求パケットの受
信が完了した場合に、その旨をルータＡ２０３に通知す
るために、内部要求グラントＢ信号を出力する。

【００２５】図５は、内部要求パケットの転送の様子を
示すタイムチャートである。本実施の形態では、転送は
クロック同期方式によって行われる。信号はクロックの
立ち上がりエッジで信号を入力するブロックに取り込ま
れる。イニシエータは、クロック1において内部要求リ
クエストＡ信号に‘１’を出力して内部要求パケット、
すなわち、アドレス、リードライト、イニシエータ識別
情報およびライトデータをルータＡ２０３に送信してい
る旨を通知する。ルータＡ２０３は、内部要求パケット
の受信処理が完了したクロック４において内部要求グラ
ントＡ信号に‘１’を出力し、イニシエータに内部要求
パケットの受信処理が完了した旨を通知する。クロック
４においては、内部要求リクエストＡ信号と内部要求グ
ラントＡ信号が共に‘１’であり、内部要求パケットが
イニシエータからルータＡ２０３に転送される。ルータ
Ａ２０３は、内部要求パケット内のアドレスにしたがっ
て、内部要求パケット送信すべきブロックを選択し、内
部要求リクエストＢ信号を‘１’として、選択されたブ
ロックに対して内部要求パケットの内容を変えることな
く内部要求パケットを送信する。図６に示すように、メ
モリアドレスを判別することにより、ルータはターゲッ
トを判別する。ルータＡ２０３は、アドレス最上位ビッ
トが‘０’である内部要求パケットはメモリ制御部Ａ２
０２に送信し、アドレス最上位ビットが‘１’である内
部要求パケットはブリッジＡ２０４に送信する。ここ
で、ブリッジＡ２０４に送信するのは、ブリッジＡ２０
４からさらに、モジュール間インタフェース２２１、ブ
リッジＢ２１４およびルータＢ２１３を経由してメモリ
制御部Ｂ２１２に内部要求パケットが送信されるように
するためである。

【００２６】再び、ルータＡ２０３による内部要求パケ
ット転送処理の説明に戻る。図５において、ルータＡ２
０３は、クロック４において内部要求リクエストＢ信号
に‘１’を出力し、内部要求パケット、すなわち、アド
レス、リードライト、イニシエータ識別情報およびライ
トデータをターゲットに送信している旨を通知する。タ
ーゲットは、内部要求パケットの受信処理が完了したク
ロック７において、内部要求グラントＢ信号から‘１’
を出力し、ルータＡ２０３に内部要求パケットの受信処
理が完了した旨を通知する。クロック７においては、内
部要求リクエストＢ信号と要求グラントＢ信号が共に
‘１’であり、内部要求パケットがルータＡ２０３から
ターゲットに転送されたことを示している。

【００２７】つぎに、ターゲットの処理および応答パケ
ット転送処理について説明する。

【００２８】ターゲットは、受信した内部要求パケット
の内容に基づいて処理を行い、処理の結果に基づいて内
部応答パケットを生成し、生成した内部応答パケットを
ルータＡ２０３に送信する。例えば、ターゲットがメモ
リ制御部Ａ２０２の場合、メモリ制御部Ａ２０２は、メ
モリＡ１５に対してアクセスを行って内部応答パケット
を生成する。また、ターゲットがブリッジＡ２０４の場
合は、モジュール間インタフェース２２１およびモジュ
ールＢ１２を介してメモリＢ１６に対してアクセスを行
って内部応答パケットを生成する。このブリッジＡ２０
４を介した転送処理に関しては、後に説明する。

【００２９】図７に内部応答パケットのフォーマットを
示す。図７において、内部応答パケットは、エラー情報
（１ビット）、リードライト情報（１ビット）、イニシ
エータ識別情報（２ビット）およびリードデータ（３２
ビット）を備える。エラー情報は、内部要求パケットに
基づいてターゲットが行った処理によって障害が発生し
たか否かを示す１ビットの情報である。リードライト情
報は、転送がリードであるかライトであるかを示す１ビ
ットの情報である。イニシエータ識別情報は、内部応答
パケットの送信先となるイニシエータを識別するための
情報であり、内部要求パケットに含まれていたイニシエ
ータ識別情報と同じにする。リードデータは、内部要求
パケットに基づいてターゲットが行った処理によって読
み出されたデータである。なお、リードデータはリード
アクセス時のみ有効である。また、本実施の形態におい
ては、リードデータは、固定長の１パケットのみを転送
する場合を例にするが、３２ビットより長いデータを転
送する場合には、データ長情報もしくはデータエンドを
示す情報などをパケットデータに含めてもよい。また、
複数のパケットにより転送するようにしてもよい。

【００３０】図８に、内部応答パケットの転送に用いら
れる信号線を示す。図８に示すように、信号線として
は、図４に示す内部応答要求における信号線とは別に、
内部応答を送信するための内部応答リクエスト線、内部
応答を許可するための内部応答グラント線、図７に示す
パケットの各ビットに対応するエラー線、リードライト
線、応答イニシエータＩＤ線およびリードデータ線を備
える。図８において、ターゲットは、内部応答パケット
の内容を送信するための信号に加えて、ルータＡ２０３
に内部応答パケットを送信している旨を通知するため
に、内部応答リクエストＢ信号を出力する。ルータＡ２
０３は、内部応答パケットの受信が完了した旨をターゲ
ットに通知するために、内部応答グラントＢ信号を出力
する。また、ルータＡ２０３は、内部応答パケットの内
容を送信するための信号に加えて、イニシエータに内部
応答パケットを送信している旨を通知するために、内部
応答リクエストＡ信号を出力する。イニシエータは、内
部応答パケットの受信が完了した旨をルータＡ２０３に
通知するために内部応答グラントＡ信号を出力する。

【００３１】図９は、内部応答パケットの転送の様子を
示すタイムチャートである。図９において、ターゲット
は、クロック1において内部応答リクエストＢ信号から
‘１’を出力し、内部応答パケットの情報、すなわち、
エラー、リードライト、イニシエータ識別情報およびリ
ードデータをルータＡ２０３に送信している旨を通知す
る。ルータＡ２０３は、内部応答パケットの受信処理が
完了したクロック４において内部応答グラントＢ信号か
ら‘１’を出力し、ターゲットに内部応答パケットの受
信処理が完了した旨を通知する。クロック４において
は、内部応答リクエストＢ信号と内部応答グラントＢ信
号が共に‘１’であり、内部応答パケットがターゲット
からルータＡ２０３に転送されたことを示している。ル
ータＡ２０３は、内部応答パケット内のイニシエータ識
別情報にしたがって、この内部応答パケットを送信すべ
きブロックを選択し、選択されたブロックに対し、内部
応答パケットの内容を変えずにそのまま送信する。

【００３２】この選択は、内部応答パケットに含まれる
イニシエータ識別情報の値と、図１０に示したイニシエ
ータ識別情報とイニシエータの対応関係に基づいて行わ
れる。したがって、ルータＡ２０３は、イニシエータ識
別情報が“００” である内部応答パケットはプロセッ
サＡ２０１に送信し、イニシエータ識別情報が“１０”
である内部応答パケットはブリッジＡ２０４に送信す
る。ルータＡ２０３がブリッジＡ２０４に内部応答パケ
ットを送信するのは、ブリッジＡ２０４からさらに、モ
ジュール間インタフェース２２１、ブリッジＢ２１４お
よびルータＢ２１３を経由してプロセッサＢ２１１に内
部応答パケットが送信されるようにするためである。ま
た、集積回路１０が正常に動作していれば、イニシエー
タ識別情報は“００”あるいは“１０”である。しか
し、何らかの障害により、イニシエータ識別情報が“０
０”“１０”以外の値となることもあり得る。本実施の
形態では、イニシエータ識別情報が“００”および“１
０”以外の値となったときの動作は規定しないが、例え
ば、ルータＡ２０３がプロセッサＡ２０１に対して割り
込み信号を発生し、プロセッサＡ２０１による例外処理
によって障害の処理を行うことが可能である。

【００３３】再び、ルータＡ２０３による内部応答パケ
ットの転送処理の説明に戻る。図９において、ルータＡ
２０３は、クロック４において応答リクエストＡ信号に
‘１’を出力し、内部応答パケット、すなわち、エラ
ー、リードライト、イニシエータ識別情報およびリード
データをイニシエータに送信している旨を通知する。イ
ニシエータは、内部応答パケットの受信処理が完了した
クロック７において、内部応答グラントＡ信号に‘１’
を出力し、ルータＡ２０３に内部応答パケットの受信処
理が完了した旨を通知する。クロック７においては、内
部応答リクエストＡ信号と内部応答グラントＡ信号が共
に‘１’であり、内部応答パケットがルータＡ２０３か
らイニシエータに転送されたことを示している。

【００３４】以上で、ルータＡ２０３を介したモジュー
ルＡ１１内部の転送が完了する。

【００３５】つづいて、ブリッジＡ２０４およびブリッ
ジＢ２１４について説明する。

【００３６】図１１に、ブリッジＡ２０４およびブリッ
ジＢ２１４の構成を示す。図１１において、ブリッジＡ
２０４およびブリッジＢ２１４は、それぞれが接続され
ているモジュールは異なるが、同一の構成であり、同等
の機能を有する。ブリッジＡ２０４は、当該半導体チッ
プ内部から外部の半導体チップへのアクセスを制御する
外部制御部１１０１と、外部の半導体チップから内部へ
のアクセスを制御する内部制御部１１０２とを備える。

【００３７】外部制御部１１０１は、ルータＡ２０３か
らパラレルデータの内部要求パケットを受信し、内部要
求パケットをシリアルデータの外部要求パケットに変換
してモジュール間インタフェース２２１に送信する機能
と、モジュール間インタフェース２２１からのシリアル
データの外部応答パケットを受信し、外部応答パケット
をパラレルデータの内部応答パケットに変換してルータ
Ａ２０３に対して送信する機能とを有する。

【００３８】図１２に、外部制御部１１０１の構成を示
す。図１２において、外部制御部１１０１は、内部要求
パケットを受信する内部要求パケット受信部１２０１
と、パラレルデータをシリアルデータに変換するパラレ
ルシリアル要求変換部１２０２と、要求パケットを外部
に送信する外部要求パケット送信部１２０３と、外部か
ら応答パケットを受信する外部応答パケット受信部１２
０４と、シリアルデータをパラレルデータに変換するシ
リアルパラレル応答変換部１２０５と、応答パケットを
内部に送信する内部応答パケット送信部１２０６とを備
える。

【００３９】また、図１３に、内部制御部１１０２の構
成を示す。内部制御部１１０２は、モジュール間インタ
フェース２２１から外部要求パケットを受信し、外部要
求パケットを内部要求パケットに変換してルータＡ２０
３に送信する機能と、ルータＡ２０３から内部応答パケ
ットを受信し、内部応答パケットを外部応答パケットに
変換してモジュール間インタフェース２２１に対して転
送する機能を有する。図１３において、内部制御部１１
０２は、外部からの要求パケットを受信する外部要求パ
ケット受信部１３０１と、シリアルデータの要求パケッ
トをパラレルデータに変換するシリアルパラレル要求変
換部１３０２と、要求パケットを内部に送信する内部要
求パケット送信部１３０３と、応答パケットを受信する
内部応答パケット受信部１３０４と、パラレルデータの
応答パケットをシリアルデータに変換するパラレルシリ
アル応答変換部１３０５と、外部に応答パケットを送信
する外部応答パケット送信部１３０６とを備える。

【００４０】また、図１１において、ブリッジＢ２１４
も同様に、当該半導体チップ内部から外部の半導体チッ
プへのアクセスを制御する外部制御部１１０３と、外部
の半導体チップからのアクセスを制御する内部制御部１
１０４と備える。外部制御部１１０３は、ブリッジＡ２
０４内の外部制御部１１０１と同等の機能および構成を
有する。ただし、外部制御部１１０３は、要求パケット
をルータＢ２１３から受信し、応答パケットをルータＢ
２１３に送信する。

【００４１】図１４に、外部制御部１１０３の構成を示
す。図１４において、外部制御部１１０３は、内部要求
パケットを受信する内部要求パケット受信部１４０１
と、パラレルデータをシリアルデータに変換するパラレ
ルシリアル要求変換部１４０２と、要求パケットを外部
に送信する外部要求パケット送信部１４０３と、外部か
ら応答パケットを受信する外部応答パケット受信部１４
０４と、シリアルデータをパラレルデータに変換するシ
リアルパラレル応答変換部１４０５と、応答パケットを
内部に送信する内部応答パケット送信部１４０６とを備
える。

【００４２】また、内部制御部１１０４は、ブリッジＡ
２０４内の内部制御部１１０２と同等の機能および構成
を有する。内部制御部１１０４は、要求パケットをルー
タＢ２１３に送信し、応答パケットをルータＢ２１３か
ら受信する。図１５に、内部制御部１１０４の構成を示
す。図１５において、外部からの要求パケットを受信す
る内部制御部１１０４は、外部要求パケット受信部１５
０１と、シリアルデータの要求パケットをパラレルデー
タに変換するシリアルパラレル変換部要求１５０２と、
要求パケットを内部に送信する内部要求パケット送信部
１５０３と、応答パケットを受信する内部応答パケット
受信部１５０４と、パラレルデータの応答パケットをシ
リアルデータに変換するパラレルシリアル応答変換部１
５０５と、外部に応答パケットを送信する外部応答パケ
ット送信部１５０６とを備える。

【００４３】つづいて、外部制御部１１０１内の各部の
機能について説明する。図４に示したようなイニシエー
タがチップＡ１１側のプロセッサＡ２０１で、ターゲッ
トがチップＢ１２側のメモリＢ１６である場合の各ブリ
ッジを介する転送を例にする。この場合には、アドレス
最上位ビットが‘１’である内部要求パケットがイニシ
エータのプロセッサＡ２０１からルータＡ２０３を介し
てブリッジＡ２０４に転送される。図１１に示すブリッ
ジＡ２０４の外部制御部１１０１は、図１２に示す内部
要求パケット受信部１２０１において、ルータＡ２０３
から６９本のパラレル信号線を介して内部要求パケット
を受信し、内部要求パケットをパラレルシリアル要求変
換部１２０２に供給する。パラレルシリアル要求変換部
１２０２は、内部要求パケット受信部１２０１から供給
された内部要求パケットを内部に備えるバッファに記憶
し、他のチップへのアクセスに利用する外部要求パケッ
トのフォーマットに変換し、外部要求パケットを外部要
求パケット送信部１２０３に供給する。

【００４４】図１６に外部要求パケットのフォーマット
を示す。外部要求パケットは、パラレルデータである６
７ビットの内部要求パケットをシリアルデータの４ビッ
ト幅に構成し直したフォーマットである。図１６に示す
ように、あらかじめ各ビットを割り当てておく。図１６
において、ライト転送のときの外部要求パケットには、
アドレス、リードライト、イニシエータ識別情報、ライ
トデータおよび１ビットの未使用ビットが含まれ、サイ
ズは６８ビットで構成される。未使用ビットを挿入する
理由は、６７ビットを直近の４の倍数に合わせ、さらに
３２ビットのライトデータを８つの４ビット幅のデータ
にするためである。また、リード転送のときの外部要求
パケットには、アドレス、リードライトおよびイニシエ
ータ識別情報および１ビットの未使用ビットが含まれ、
サイズは３６ビットで構成される。未使用ビットを挿入
する理由は、６７ビットの内部要求パケットからライト
データの３２ビットを取り除いた３５ビットを、直近の
４の倍数に合わせるためである。

【００４５】図１２において、パラレルシリアル要求変
換部１２０２は、内部要求パケット内部のリードライト
の値に基づいて、２種類のサイズの外部要求パケットを
生成する。

【００４６】図１７にモジュール間インタフェース２２
１の信号線を示す。図１７において、 モジュール間イ
ンタフェース２２１は、モジュールＡ１１からモジュー
ルＢ１２に外部要求パケットを転送し、モジュールＢ１
２からモジュールＡ１１に外部応答パケットを転送し、
モジュールＢ１２からモジュールＡ１１に外部要求パケ
ットを転送し、モジュールＡ１１からモジュールＢ１２
に外部応答パケットを転送するためのインタフェースで
ある。転送方向とパケット種別ごとに、１本のリクエス
ト信号、１本のグラント信号、および、４本のデータ信
号で合計６本の信号を用いる。したがって、モジュール
間インタフェース２２１の信号線は２４本となる。４本
のデータ信号は、図１６に示す４ビットに対応してい
る。

【００４７】図１８は、モジュール間インタフェース２
２１上での、モジュールＡ１１からモジュールＢ１２へ
の外部要求パケット転送の様子を示すタイムチャートで
ある。図１８において、モジュール間インタフェース２
２１上での外部要求パケットの転送は、外部クロックに
同期して行われる。外部クロックは、先に述べた内部ク
ロックとは独立したクロックである。モジュール間イン
タフェース２２１は信号線数が少ないため、信号間のス
キューが小さい。また、モジュール間インタフェースに
含まれる各信号線は、モジュールＡ１１とモジュールＢ
１２を直接接続するため、信号伝達時の遅延時間が短
い。したがって、外部クロックは、先に述べた内部クロ
ックよりも容易に、周波数を高めることができる。

【００４８】図１７および図１８において、図１２に示
す外部要求パケットを送信するモジュールＡ１１内のブ
リッジＡ２０４における外部制御部１１０１の外部要求
パケット送信部１２０３は、外部要求リクエストＡ信号
に‘１’を出力することによって、外部要求パケットを
送信している旨をモジュールＢ１２内のブリッジＢ２１
４に通知する。外部要求パケットを受信するモジュール
Ｂ１２内のブリッジＢ２１４における内部制御部１１０
４の外部要求パケット受信部１５０１は、外部要求パケ
ットを受信可能であるときには、外部要求グラントＢ信
号に‘１’を出力することによって、外部要求パケット
を受信可能である旨をモジュールＡ１１内のブリッジＡ
２０４に通知する。図１８に示すように、外部クロック
の立ち上がりエッジにおいて、外部要求リクエストＡ信
号と外部要求グラントＢ信号が共に‘１’であるとき
に、外部要求パケットのうちの４ビット分がクロックご
とにモジュールＡ１１からモジュールＢ１２に転送され
る。ライト転送の場合、外部要求パケットは６８ビット
であり、モジュール間インタフェース２２１上での転送
は１７外部クロックで完了する。一方、リード転送の場
合、外部要求パケットは３６ビットであり、モジュール
間インタフェース２２１上での転送は９外部クロックで
完了する。内部要求パケットのうち、有効な部分のみを
外部要求パケットとして送信することにより、モジュー
ル間インタフェース２２１上での転送時間を短縮しかつ
消費電力を少なくしている。

【００４９】再び、外部要求パケット転送処理の説明に
戻る。外部要求パケットを受信したチップＢ１２側で
は、図１１および図１５において、ブリッジＢ２１４の
内部制御部１１０４内の外部要求パケット受信部１５０
１は、モジュール間インタフェース２２１から外部要求
パケットを受信し、外部要求パケットをシリアルパラレ
ル要求変換部１５０２に供給する。シリアルパラレル要
求変換部１５０２は、前記外部要求パケット受信部１５
０１から供給された外部要求パケットを内部要求パケッ
トに変換し、内部要求パケットを内部要求パケット送信
部１５０３に供給する。内部要求パケット送信部１４０
３は、シリアルパラレル要求変換部１５０２から供給さ
れた内部要求パケットを、ルータＢ２１３に送信する。

【００５０】ルータＢ２１３のモジュールＢ１２内での
転送処理は、モジュールＡ１１内での転送と同様にスプ
リットプロトコルによって行われる。図２に示すルータ
Ｂ２１３は、先に説明したルータＡ２０３と同様に、図
６に示したアドレスマップおよび内部要求パケット内の
アドレス最上位ビットを用いて内部要求パケットの送信
先を決定し、図１０に示したイニシエータ識別情報およ
び内部応答パケット内のイニシエータ識別情報を用いて
内部応答パケットの送信先を決定する。ルータＢ２１３
は、アドレス最上位ビットが‘０’である内部要求パケ
ットをブリッジＢ２１４に、前記アドレス最上位ビット
が‘１’である内部要求パケットをメモリ制御部Ｂ２１
２に送信する。また、ルータＢ２１３は、イニシエータ
識別情報が“００” である内部応答パケットをブリッ
ジＢ２１４に送信し、前記イニシエータ識別情報最上位
ビットが“１０” である内部応答パケットをプロセッ
サＢ２１１に送信する。前述したように、イニシエータ
がチップＡ１１側のプロセッサＡ２０１で、ターゲット
がチップＢ１２側のメモリＢ１６である場合には、アド
レス最上位ビットが‘１’であるので、内部要求パケッ
トをメモリ制御部Ｂ２１２に送信する。

【００５１】内部要求パケットを受信したメモリ制御部
Ｂ２１２は、内部要求パケットを解析し、アドレスから
メモリＢ１６へのアクセスであると判断する。メモリＢ
１６へのリードであれば、メモリＢ１６にアクセスし、リ
ードデータを読み出し、内部応答パケットを生成する。
内部応答パケットは、図７に示したようなフォーマット
により構成される。生成された内部応答パケットは、チ
ップＡ１１における転送と同様に、ルータＢ２１３を介
してブリッジＢ２１４に転送される。

【００５２】ブリッジＢ２１４の内部制御部１１０４の
内部応答パケット受信部１５０４では、ルータＢ２１３
から内部応答パケットを受信し、前記内部応答パケット
をパラレルシリアル応答変換部１５０５に供給する。パ
ラレルシリアル応答変換部１５０５は、内部応答パケッ
ト受信部１５０４から供給された内部応答パケットを外
部応答パケットに変換し、外部応答パケットを外部応答
パケット送信部１５０６に供給する。

【００５３】図１９に外部応答パケットのフォーマット
を示す。図１９において、外部応答パケットは、パラレ
ルデータである３６ビットの内部応答パケットをシリア
ルデータの４ビット幅に構成し直したフォーマットであ
る。リード転送のときの外部応答パケットには、エラ
ー、リードライト、イニシエータ識別情報およびリード
データが含まれ、サイズは３６ビットである。ライト転
送のときの外部応答パケットには、エラー、リードライ
トおよびイニシエータ識別情報が含まれ、サイズは４ビ
ットである。図１５おいて、パラレルシリアル応答変換
部１５０５は、内部応答パケット内部のリードライトの
値に基づいて、上記２種類のサイズの外部応答パケット
を生成する。外部応答パケットは、モジュール間インタ
フェース２２１上を、エラーおよびイニシエータ識別情
報、リードデータの順に転送される。

【００５４】図２０は、モジュール間インタフェース２
２１上での、モジュールＢ１２からモジュールＡ１１へ
の外部応答パケットの転送の様子を示すタイムチャート
を示している。図２０において、外部応答パケットを送
信するモジュールＢ１１内のブリッジＢ２１４の内部制
御部１１０４は、外部応答リクエストＢ信号に‘１’を
出力することによって、外部応答パケットを送信してい
る旨をモジュールＡ１１内のブリッジＡ２０４に通知す
る。外部応答パケットを受信するブリッジＡ２０４内の
外部応答パケット受信部１２０４は、外部応答パケット
を受信可能であるときには、外部応答グラントＡ信号か
ら‘１’を出力することによって、外部応答パケットを
受信可能である旨をモジュールＢ１１内のブリッジＢ２
１４に通知する。モジュール間インタフェース２２１上
での外部応答パケットの転送は、先に説明した外部要求
パケットの転送と同様に、外部クロックに同期して行わ
れる。外部クロックの立ち上がりエッジにおいて、外部
応答リクエストＢ信号と外部応答グラントＡ信号が共に
‘１’であるときに、外部応答パケットのうちの４ビッ
ト分がモジュールＢ１２からモジュールＡ１１に転送さ
れる。ライト転送の場合、外部応答パケットのサイズは
４ビットであり、モジュール間インタフェース２２１上
での転送は、１外部クロックで完了する。一方、リード
転送の場合、外部応答パケットのサイズは３６ビットで
あり、モジュール間インタフェース２２１上での転送
は、９外部クロックで完了する。内部応答パケットのう
ち、有効な部分のみを外部応答パケットとして送信する
ことにより、モジュール間インタフェース２２１上での
転送時間を短縮し、消費電力を少なくしている。

【００５５】つぎに、図１２に示すブリッジＡ２０４内
の外部応答パケット受信部１２０４は、モジュール間イ
ンタフェース２２１から外部応答パケットを受信し、外
部応答パケットをシリアルパラレル応答変換部１２０５
に供給する。外部応答パケット受信部１２０４は、外部
応答パケット内のリードライト情報によって、外部応答
パケットのサイズを検出する。リードライト情報がリー
ドを示す場合には、先に説明したように外部応答パケッ
トの受信には９外部クロックが必要である。したがっ
て、外部応答パケット受信部１２０４は９外部クロック
の期間、一つの外部応答パケットを受信する。一方、リ
ードライト情報がライトを示す場合には、先に説明した
ように外部応答パケットの受信には１外部クロックが必
要である。したがって、外部応答パケット受信部１２０
４は１外部クロックの期間、一つの外部応答パケットを
受信する。

【００５６】ここで、複数の外部応答パケットを連続し
て転送するときの外部応答パケット受信部１２０４の受
信処理について説明する。図２１は、モジュール間イン
タフェース２２１において、複数の外部応答パケットを
転送するときのタイムチャートである。図２１において
は、２つのライト転送の外部応答パケット（１番目およ
び２番目の外部応答パケット）に続いて、１つのリード
転送の外部応答パケット（３番目の外部応答パケット）
が転送されている。クロック１においては、外部応答パ
ケットの最初の４ビットが転送されている。この４ビッ
トの中にはリードライト情報が含まれている。図１２に
示す外部応答パケット受信部１２０４は、クロック１で
受信したリードライト情報がライトを示す値であるた
め、クロック２以降はクロック１で受信した外部応答パ
ケットとは別の外部応答パケットが転送されてくると判
断することができる。同様に、外部応答パケット受信部
１２０４は、クロック２で受信したリードライト情報が
ライトを示す値であるため、クロック３以降はクロック
２で受信した外部応答パケットとは別の外部応答パケッ
トが転送されてくると判断することができる。クロック
３においては、リードライト情報がリードを示す値であ
るため、クロック４以降もクロック３で受信した外部応
答パケットの続きが転送されてくると判断することがで
きる。

【００５７】以上のように、外部応答パケットにリード
ライト情報を含めることによって、モジュール間インタ
フェース２２１上で間隔をあけずに、外部応答パケット
の転送を行うことができる。

【００５８】再び、ブリッジＡ２０４による外部応答パ
ケットの処理の説明に戻る。図１２において、シリアル
パラレル応答変換部１２０５は、外部応答パケット受信
部１２０４から受信した外部応答パケットを内部応答パ
ケットに変換し、内部応答パケットを内部応答パケット
送信部１２０６に供給する。内部応答パケット送信部１
２０６は、前記シリアルパラレル応答変換部１２０５か
ら供給された内部応答パケットをルータＡ２０３に送信
する。ルータＡ２０３は、内部応答パケット送信部１２
０６から内部応答パケットを受信し、先に説明したよう
に内部応答パケット中のイニシエータ識別情報に基づい
て、内部応答パケットをイニシエータに送信する。

【００５９】以上説明したように、モジュール間の転送
は、要求処理と応答処理と別々にシリアルデータを送受
信して行い、また、モジュール内の各ブロック間の転送
は、パラレルインタフェースによりスプリットプロトコ
ルによって行うことができる。

【００６０】以上の説明したように処理することによ
り、外部への半導体チップにおけるメモリにアクセスが
可能となる。さらに、実際の転送を例にして具体的にパ
ケットの流れを説明する。

【００６１】まず、図２に示すプロセッサＡ２０１がメ
モリＢ１６にアクセスするときのパケットの流れを説明
する。図２において、プロセッサＡ２０１は内部要求パ
ケットを生成し、内部要求パケットをルータＡ２０１に
送信する。内部要求パケットにおいて、図６に示すよう
にアドレス最上位ビットは‘１’であり、図１０に示す
ようにイニシエータ識別情報は“００”である。ルータ
Ａ２０１は内部要求パケットを受信し、ブリッジＡ２０
４に送信する。ブリッジＡ２０４は、内部要求パケット
を受信して外部要求パケットに変換し、外部要求パケッ
トをモジュール間インタフェース２２１経由でブリッジ
Ｂ２１４に送信する。ブリッジＢ２１４は、外部要求パ
ケットを受信して内部要求パケットに変換し、内部要求
パケットをルータＢ２１３に送信する。ルータＢ２１３
は、内部要求パケットを受信し、メモリ制御部Ｂ２１２
に送信する。メモリ制御部Ｂ２１２は、内部要求パケッ
トを受信し、内部要求パケットの内容に基づいてメモリ
Ｂ１６に対して読み出しあるいは書き込み処理を行う。
そして、メモリ制御部Ｂ２１２は、処理の結果に基づい
て内部応答パケットを生成し、前部応答パケットをルー
タＢ２１３に送信する。内部応答パケットにおいてイニ
シエータ識別情報は、先に受信した内部要求パケットと
同じ“００”である。ルータＢ２１３は、内部応答パケ
ットを受信し、ブリッジＢ２１４に送信する。ブリッジ
Ｂ２１４は、内部応答パケットを受信して外部応答パケ
ットに変換し、外部応答パケットをモジュール間インタ
フェース２２１経由でブリッジＡ２０４に送信する。ブ
リッジＡ２０４は、外部応答パケットを受信して内部応
答パケットに変換し、内部応答パケットをルータＡ２０
３に送信する。ルータＡ２０３は、前記内部応答パケッ
トを受信し、プロセッサＡ２０１に送信する。

【００６２】以上説明した処理によって、モジュールＡ
１１上のプロセッサＡ２０１から、モジュールＡに接続
されたメモリＡ１５およびモジュールＢに接続されたメ
モリＢ１６にアクセスすることができる。

【００６３】同様に、プロセッサＢ２１１は、内部要求
パケット内のイニシエータ識別情報を“１０”に設定す
ることにより、メモリＡ１５に対してもメモリＢ１６に
対してもアクセスを行うことができる。

【００６４】また、モジュール間インタフェースにおい
て種々の工夫を行うことによって、集積回路内の転送性
能や消費電力量を改善することができる。例えば、図２
２に示すように、モジュール間インタフェースにおいて
ダブルデータレート方式を用いて、外部クロックの立ち
上がりエッジと立ち下がりエッジの両方のタイミングで
転送を行えば、転送速度を変えずに外部クロックの周波
数を半分に落とすことができる。

【００６５】また、モジュール間インタフェースにソー
ス同期方式を用いることができる。ソース同期方式は、
信号を出力する回路が信号を入力する回路に対してクロ
ックを供給する方式である。同方式を用いることによ
り、外部クロックとモジュール間インタフェースを構成
する信号のスキューを小さくすることができるため、外
部クロックの動作周波数を向上させることができる。

【００６６】また、本実施の形態においては、モジュー
ル間を６本×４の信号線で接続させているが、各信号線
を多重化し、高速化することにより１本の信号線で接続
させてもよい。

【００６７】以上説明した第１の実施の形態によれば、
モジュールＡ１１とモジュールＢ１２の間をモジュール
間インタフェース２２１によって接続することにより、
各モジュールの端子数を最小限とすることができる。こ
のことによって、面積を最小限に抑えつつ集積回路を実
現できる。さらに、外部応答パケットにも転送方向を示
すデータを含めることによって、モジュール間インタフ
ェースにおいて間隔をあけることなく、連続的に外部応
答パケットの転送を行うことができ、モジュール間イン
タフェースのスループットを向上させることができる。

【００６８】つぎに、本発明における第２の実施の形態
について、図２３〜図２９に示す図面を参照して説明す
る。第２の実施の形態では、内部に３つ以上のモジュー
ルを備える集積回路を例にする。本実施形態において
も、シリアルインタフェースによって、ブリッジを介し
てモジュール間の転送を行い、各ブリッジは他のモジュ
ールのブリッジとそれぞれ接続されるリング構成をと
り、転送方式・パケットフォーマットは第１の実施の形
態と同様の構成とすることができる。また、ルータの機
能は、パケットの転送先が内部であるのか、外部である
のかを判断して出力先を選択するパケット転送先選択機
能以外は、第１の実施の形態と同じである。

【００６９】図２３は、本実施の形態における集積回路
３０の概要を示す模式図である。図２３において、集積
回路３０は、モジュールＡ３１、モジュールＢ３２およ
びモジュールＣ３３を備える。集積回路３０内部におい
て、モジュールＡ３１―モジュールＢ３２―モジュール
Ｃ３３間、また、モジュールＡ１１、モジュールＢ１２
およびモジュールＣ３３―外部端子３５間は、ボンディ
ングワイヤ３４を用いてそれぞれ接続されている。ま
た、集積回路３０は、メモリＡ３６、メモリＢ３７およ
びメモリＣ３８に接続されている。メモリＡ３６、メモ
リＢ３７およびメモリＣ３８は、半導体記憶素子を用い
て構成された記憶装置である。

【００７０】図２４に、モジュールＡ３１、モジュール
Ｂ３２およびモジュールＣ３３の内部構成、さらにモジ
ュールＡ３１とモジュールＢ３２とモジュールＣ３３と
の接続関係を示す。図２４において、モジュールＡ３１
は、プロセッサＡ３２０１と、メモリ制御部Ａ３２０２
と、ルータＡ３２０３と、ブリッジＡ３２０４とを備え
ている。モジュールＢ３２は、プロセッサＢ３２１１
と、メモリ制御部Ｂ３２１２と、ルータＢ３２１３と、
ブリッジＢ３２１４とを備えている。モジュールＣ３３
は、プロセッサＣ３２２１と、メモリ制御部Ｃ３２２２
と、ルータＣ３２２３と、ブリッジＣ３２２４とを備え
ている。モジュールＡ３１、モジュールＢ３２およびモ
ジュールＣ３３は、ルータによる内部要求パケットおよ
び内部応答パケットの送信処理と、プロセッサによるイ
ニシエータ識別情報の設定値を除いて同一の機能を有
し、同一の構成である。

【００７１】以下、本実施の形態によるルータのパケッ
ト転送処理について説明する。図２５に、集積回路３０
のアドレスマップを示す。集積回路３０からアクセスの
対象となるのは、メモリＡ３６、メモリＢ３７およびメ
モリＣ３８である。メモリＡ３６は、アドレスの上位２
ビットが“００”であるアドレスに割り付けられ、メモ
リＢ３７は、アドレスの上位ビットが“０１”であるア
ドレスに割り付けられ、メモリＣ３８は、アドレスの上
位２ビットが“１０”あるいは“１１”であるアドレス
に割り付けられている。

【００７２】集積回路３０内部の３つのルータ、すなわ
ちルータＡ３２０３、ルータＢ３２１３およびルータＣ
３２０３の各々は、アドレスの上位２ビットを判別する
ことで、ルータに直接接続されたメモリ制御部を対象と
する内部要求パケットをメモリ制御部に送信し、ルータ
に直接接続されたメモリ制御部を対象としない内部要求
パケットを、ルータに直接接続されたブリッジに送信す
る。ルータＡ３２０３は、アドレス上位２ビットが“０
０”である内部要求パケットをメモリ制御部Ａ３２０２
に送信し、アドレス最上位ビットが“０１”あるいは
“１０”あるいは“１１”である内部要求パケットをブ
リッジＡ３２０４に送信する。同様に、ルータＢ３２１
３は、アドレス上位２ビットが“０１”である内部要求
パケットをメモリ制御部Ｂ３２１２に送信し、アドレス
最上位ビットが“００”あるいは“１０”あるいは“１
１”である内部要求パケットをブリッジＢ３２１４に送
信する。同様に、ルータＣ３２２３は、アドレス上位２
ビットが“１０”あるいは“１１”である内部要求パケ
ットをメモリ制御部Ｃ３２２２に送信し、アドレス最上
位ビットが“００”あるいは“０１”である内部要求パ
ケットはブリッジＣ３２２４に送信する。

【００７３】図２６に、イニシエータ識別情報とイニシ
エータの対応関係を示す。イニシエータ識別情報におい
て、“００”はプロセッサＡ３２０１に対応する。イニ
シエータ識別情報において、“０１”はプロセッサＢ３
２１１に対応する。イニシエータ識別情報において、
“１０”はプロセッサＣ３２２１に対応する。集積回路
３０内部の３つのルータ、すなわちルータＡ３２０３、
ルータＢ３２１３およびルータＣ３２０３は、ルータに
直接接続されたプロセッサを対象とする内部応答パケッ
トを、前記プロセッサに送信し、ルータに直接接続され
たプロセッサを対象としない内部応答パケットを、ルー
タと同じモジュールに含まれるブリッジに送信する。ル
ータＡ３２０３は、イニシエータ識別情報が“００”で
ある内部応答パケットをプロセッサＡ３２０１に送信
し、イニシエータ識別情報が“００”でない内部応答パ
ケットをブリッジＡ３２０４に送信する。同様に、ルー
タＢ３２１３は、イニシエータ識別情報が“０１”であ
る内部応答パケットをプロセッサＢ３２１１に送信し、
イニシエータ識別情報が“０１”でない内部応答パケッ
トをブリッジＢ３２１４に送信する。同様に、ルータＣ
３２２３は、イニシエータ識別情報が“１０”である内
部応答パケットをプロセッサＣ３２２１に送信し、イニ
シエータ識別情報が“１０”でない内部応答パケットを
ブリッジＣ３２２４に送信する。

【００７４】つづいて、ブリッジＡ３２０４、ブリッジ
Ｂ３２１４およびブリッジＣ３２２４によるパケット転
送処理について説明する。図２７に、ブリッジＡ３２０
４、ブリッジＢ３２１４およびブリッジＣ３２２４の構
成と、モジュール間インタフェース３２２１によるブリ
ッジＡ３２０４とブリッジＢ３２１４とブリッジＣ３２
２４との接続関係とを示す。図２７において、ブリッジ
Ａ３２０４、ブリッジＢ３２１４およびブリッジＣ３２
２４は、それぞれが接続されているモジュールは異なる
が、同一の構成であり、同等の機能を有する。ブリッジ
Ａ３２０４は、当該半導体チップ内部へのアクセスを制
御する内部制御部３５０１と、外部の半導体チップに対
するアクセスを制御する外部制御部３５０２とを備え
る。内部制御部３５０１は、ルータＡ３２０３から内部
要求パケットを受信し、内部要求パケットを外部要求パ
ケットに変換してモジュール間インタフェース３２２１
に送信する機能と、モジュール間インタフェース３２２
１から外部応答パケットを受信し、前記外部応答パケッ
トを内部応答パケットに変換してルータＡ３２０３に対
して送信する機能とを有する。本実施の形態における外
部要求パケットおよび外部応答パケットのフォーマット
は、それぞれ第１の実施の形態における外部要求パケッ
トおよび外部応答パケットのフォーマットと同一であ
る。外部制御部３５０２は、モジュール間インタフェー
ス３２２１から外部要求パケットを受信し、外部要求パ
ケットを内部要求パケットに変換してルータＡ３２０３
に送信する機能と、ルータＡ３２０３から内部応答パケ
ットを受信し、前記内部応答パケットを外部応答パケッ
トに変換してモジュール間インタフェース３２２１に対
して送信する機能とを有する。ブリッジＢ３２１４は、
当該半導体チップ内部へのアクセスを制御する内部制御
部３５０３と、外部の半導体チップに対するアクセスを
制御する外部制御部３５０４とを備える。内部制御部３
５０３は、ブリッジＡ３２０４内の内部制御部３５０１
と同等の機能を有し、内部制御部３５０３は、内部要求
パケットをルータＢ３２１３から受信し、内部応答パケ
ットをルータＢ３２１３に送信する。外部制御部３５０
４は、ブリッジＡ３２０４内の外部制御部３５０２と同
等の機能を有し、内部制御部１１０４は、内部要求パケ
ットをルータＢ２１３に送信し、内部応答パケットをル
ータＢ２１３から受信する。ブリッジＣ３２２４は、当
該半導体チップ内部へのアクセスを制御する内部制御部
３５０５と、外部の半導体チップに対するアクセスを制
御する外部制御部３５０６とを備える。内部制御部３５
０５は、ブリッジＡ３２０４内の内部制御部３５０１と
同等の機能を有し、内部制御部３５０５は、内部要求パ
ケットをルータＣ３２２３から受信し、内部応答パケッ
トをルータＣ３２２３に送信する。外部制御部３５０６
は、ブリッジＡ３２０４内の外部制御部３５０２と同等
の機能を有し、外部制御部３５０６は、内部要求パケッ
トをルータＣ３２２３に送信し、内部応答パケットをル
ータＣ３２２３から受信する。

【００７５】図２８にモジュール間インタフェース３２
２１の信号線を示す。モジュール間インタフェース３２
２１は、外部要求パケットおよび外部応答パケットを、
モジュールＡ３１、モジュールＢ３２およびモジュール
Ｃ３３の間で転送するためのインタフェースである。転
送方向とパケット種別ごとに、１本のリクエスト信号、
１本のグラント信号および４本のデータ信号で合計６本
の信号を用いる。したがって、本実施の形態におけるモ
ジュール間インタフェース３２２１の信号線は３６本で
ある。

【００７６】ここから、実際の転送を例に採ってパケッ
トの流れを説明する。まず、プロセッサＡ３２０１がメ
モリＢ３７にアクセスするときのパケットの流れを説明
する。図２４において、プロセッサＡ３２０１はメモリ
Ｂ３７にアクセスするために、内部要求パケットを生成
し、内部要求パケットをルータＡ３２０１に送信する。
内部要求パケットにおいて、アドレス上位２ビットは
“０１”であり、イニシエータ識別情報は“００”であ
る。ルータＡ３２０３は、プロセッサＡ３２０１から内
部要求パケットを受信する。内部要求パケット内のアド
レス上位２ビットが“００”以外の値であるため、ルー
タＡ３２０３は、前記内部要求パケットをブリッジＡ３
２０４に送信する。ブリッジＡ３２０４は、内部要求パ
ケットを受信して外部要求パケットに変換し、前記外部
要求パケットをモジュール間インタフェース３２２１経
由でブリッジＢ３２１４に送信する。このとき、モジュ
ール間インタフェース３２２１の３６本の信号線のう
ち、外部要求リクエストＡ信号、外部要求グラントＢ信
号および外部要求データＡ信号の合計６本の信号線が使
用される。ブリッジＢ３２１４は、ブリッジＡ３２０４
から外部要求パケットを受信して内部要求パケットに変
換し、内部要求パケットをルータＢ３２１３に送信す
る。ルータＢ３２１３は、ブリッジＢ３２１４から内部
要求パケットを受信する。内部要求パケット内のアドレ
ス上位２ビットが“０１”であるため、ルータＢ３２１
３は、内部要求パケットをメモリ制御部Ｂ３２１２に送
信する。メモリ制御部Ｂ３２１２は、ルータＢ３２１３
から内部要求パケットを受信し、内部要求パケットの内
容に基づいてメモリＢ３７に対して読み出しあるいは書
き込み処理を行う。メモリ制御部Ｂ３２１２は、この処
理の結果に基づいて内部応答パケットを生成し、内部応
答パケットをルータＢ３２１３に送信する。内部応答パ
ケットにおいてイニシエータ識別情報は、先に受信した
内部要求パケットと同じ“００”である。ルータＢ３２
１３は、メモリ制御部Ｂ３２１２から前記内部応答パケ
ットを受信する。前記内部応答パケットのイニシエータ
識別情報が“０１”以外の値であるため、ルータＢ３２
１３は前記内部応答パケットをブリッジＢ３２１４に送
信する。ブリッジＢ３２１４は、ルータＢ３２１３から
内部応答パケットを受信して外部応答パケットに変換
し、外部応答パケットをモジュール間インタフェース３
２２１経由でブリッジＣ３２２４に送信する。応答パケ
ットの最終的な送信先はモジュールＡ３１内のプロセッ
サＡ３２０１である。しかし、モジュールＢ３２からモ
ジュールＡ３１に対して直接外部応答パケットを転送す
るための信号線が存在しないため、モジュールＢ３２か
らモジュールＡ３１に対して直接外部応答パケットを転
送することはできない。本実施の形態においては、モジ
ュールＢ３２内のブリッジＢ３２１４は、外部応答パケ
ットをモジュールＣ内のブリッジＣ３２２４に送信し、
ブリッジＣ３２２４およびルータＣ３２２３を介してブ
リッジＡ３２０４に転送することにより実現する。この
とき、モジュール間インタフェース３２２１の３６本の
信号線のうち、外部応答リクエストＢ信号、外部応答グ
ラントＣ信号、外部応答データＢ信号の合計６本の信号
線が使用される。ブリッジＣ３２２４は、ブリッジＢ３
２１４から外部応答パケットを受信して内部応答パケッ
トに変換し、内部応答パケットをルータＣ３２２３に送
信する。ルータＣ３２２３は、ブリッジＣ３２２４から
内部応答パケットを受信する。前記内部応答パケットの
イニシエータ識別情報は“１０”以外の値であるため、
ルータＣ３２２３は前記内部応答パケットをブリッジＣ
３２２４に送信する。ブリッジＣ３２２４は、ルータＣ
３２２３から前記応内部答パケットを受信して外部応答
パケットに変換し、外部応答パケットをモジュール間イ
ンタフェース３２２１経由でブリッジＡ３２０４に送信
する。このとき、モジュール間インタフェース３２２１
の３６本の信号線のうち、シリアル応答リクエストＣ信
号、シリアル応答グラントＡ信号、シリアル応答データ
Ｃ信号の合計６本の信号線が使用される。ブリッジＡ３
２０４は、ブリッジＣ３２２４から外部応答パケットを
受信して内部応答パケットに変換し、内部応答パケット
をルータＡ３２０３に送信する。ルータＡ３２０３は、
ブリッジＡ３２０４から内部応答パケットを受信する。
内部応答パケットのイニシエータ識別情報が“００”で
あるため、ルータＡ３２２３は前記内部応答パケットを
プロセッサＡ３２０１に送信する。プロセッサＡ３２０
１は、ルータＡ３２０３から前記内部応答パケットを受
信する。

【００７７】以上説明した処理によって、モジュールＡ
３１上のプロセッサＡ３２０１から、モジュールＢに接
続されたメモリＢ３７へのアクセスは完了する。以上説
明した転送処理において、内部要求パケットならびに外
部要求パケットは、モジュールＡ３１、内部モジュール
Ｂ３２の順に転送され、内部応答パケットならびに外部
応答パケットは、モジュールＢ３２、モジュールＣ３
３、モジュールＡ３１の順に転送される。同様に、プロ
セッサＡ３２０１からメモリＣ３８にアクセスする場合
には、内部要求パケットならびに外部要求パケットはモ
ジュールＡ３１、モジュールＢ３２、モジュールＣ３３
の順に転送され、内部応答パケットならびに外部応答パ
ケットは、モジュールＣ３３の順にモジュールＡ３１の
順に転送される。また、プロセッサＢ３２０２がメモリ
Ｃ３８にアクセスする場合には、内部要求パケットなら
びに外部要求パケットはモジュールＢ３２、モジュール
Ｃ３３の順に転送され、内部応答パケットならびに外部
応答パケットは、モジュールＣ３３、モジュールＡ３
１、モジュールＢ３２の順に転送される。また、プロセ
ッサＢ３２０２がメモリＡ３６にアクセスする場合に
は、内部要求パケットならびに外部要求パケットは、モ
ジュールＢ３２、モジュールＣ３３、モジュールＡ３１
の順に転送され、内部応答パケットならびに外部応答パ
ケットは、モジュールＡ３１、モジュールＢ３２の順に
転送される。また、プロセッサＢ３２０２がメモリＣ３
８にアクセスする場合には、内部要求パケットならびに
外部要求パケットはモジュールＢ３２、モジュールＣ３
３の順に転送され、内部応答パケットならびに外部応答
パケットは、モジュールＣ３３、モジュールＡ３１、モ
ジュールＢ３２の順に転送される。また、プロセッサＢ
３２０２がメモリＡ３６にアクセスする場合には、内部
要求パケットならびに外部要求パケットはモジュールＢ
３２、モジュールＣ３３、モジュールＡ３１の順に転送
され、内部応答パケットならびに外部応答パケットは、
モジュールＡ３１、モジュールＢ３２の順に転送され
る。

【００７８】以上説明したように、集積回路３０内の全
てのプロセッサから、全てのメモリに対するアクセスが
可能である。

【００７９】本実施の形態におけるモジュールＡ３１、
モジュールＢ３２およびモジュールＣ３３と、第１の実
施の形態において説明したモジュールＡ１１およびＢ１
２との相違点は、ルータによるパケット転送先選択機能
のみである。つまり、モジュールＡ３１、モジュールＢ
３２およびモジュールＣ３３、さらに第１の実施の形態
において説明したモジュールＡ１１およびＢ１２は、ル
ータの機能の一部を変更するだけで、任意の数のモジュ
ールによって構成された集積回路を開発することができ
る。たとえば、図２９に示すように、本実施の形態で説
明した各モジュールを接続することによって、モジュー
ルを４個以上内蔵した集積回路を開発することも可能で
ある。３つのモジュールを接続した本実施の形態でも、
モジュール間の通信に用いられるモジュール間インタフ
ェースの信号線数は３６本と少なく、モジュール面積お
よびモジュール間接続コストの点で有利である。

【００８０】以上説明した第２の実施の形態によれば、
モジュールＡ３１とモジュールＢ３２とモジュールＣ３
３との間をモジュール間インタフェース３２２１によっ
て接続することにより、各モジュールの端子数を最小限
とすることができる。このことによって、面積を最小限
に抑えつつ集積回路を実現できる。

【００８１】また、第２の実施の形態と第１の実施の形
態とによれば、モジュールの端子を変更することなく、
モジュール内のルータ機能のごく一部を変更することに
より、モジュールを用途や性能が異なる複数のシステム
ＬＳＩで活用することができることが分かる。この特徴
を利用することによって、システムＬＳＩの開発コスト
および量産コスト、さらに開発期間を大幅に低減するこ
とができる。

【００８２】つぎに、第３の実施の形態について図面を
参照して説明する。第３の実施の形態を図３０〜図３２
に示す。第３の実施の形態は、第２の実施の形態で説明
したモジュールＡ３１、モジュールＢ３２およびモジュ
ールＣ３３を、ルータ機能を備えたモジュールを用いて
互いに接続することによりスター構成とした例を示す。

【００８３】図３０に、第３の実施の形態による集積回
路４０の構成を示す。第３の実施の形態による集積回路
４０は、モジュールＡ４１０１と、モジュールＢ４１０
２と、モジュールＣ４１０３と、モジュール間インタフ
ェース４１０４と、ルータモジュール４１０５とを備え
ている。また、集積回路４０は、メモリＡ４１およびメ
モリＢ４２およびメモリＣ４３に接続されている。モジ
ュールＡ４１０１、Ｂ４１０２およびＣ４１０３は、第
２の実施の形態において説明したモジュールＡ３１、Ｂ
３２およびＣ３３とそれぞれ同一である。また、メモリ
Ａ４１、Ｂ４２およびＣ４３は、第２の実施の形態にお
いて説明したメモリＡ３６、Ｂ３７およびＣ３８とそれ
ぞれ同一である。

【００８４】つづいて、ルータモジュール４１０５につ
いて図面を用いて説明する。図３１にルータモジュール
４１０５の構成を示す。図３１において、ルータモジュ
ール４１０５は、モジュールＡ４１０１、Ｂ４１０２お
よびＣ４１０３の間の転送を制御するモジュールであ
る。ルータモジュール４１０５は、複数のモジュールの
それぞれに接続される半導体チップであって、モジュー
ルからのシリアルデータに含まれる宛先を判別し、当該
宛先のモジュールへ当該シリアルデータを転送する制御
手段を複数のモジュールごとに備える。

【００８５】図３１において、ルータモジュール４１０
５は、外部要求パケット受信部Ａ４２０１と、外部要求
パケット受信部Ｂ４２０２と、外部要求パケット受信部
Ｃ４２０３と、外部要求パケットバッファ４２０４と、
外部要求パケット送信部Ａ４２０５と、外部要求パケッ
ト送信部Ｂ４２０６と、外部要求パケット送信部Ｃ４２
０７と、外部応答パケット受信部Ａ４２１１と、外部応
答パケット受信部Ｂ４２１２と、外部応答パケット受信
部Ｃ４２１３と、外部応答パケットバッファ４２１４
と、外部応答パケット送信部Ａ４２１５と、外部応答パ
ケット送信部Ｂ４２１６と、外部応答パケット送信部Ｃ
４２１７とを備える。

【００８６】モジュールＡ４１０１、Ｂ４１０２および
Ｃ４１０３と、ルータモジュール４１０５との間の転送
は、外部要求パケットおよび外部応答パケットの授受に
よって各々行われる。本実施の形態における、外部要求
パケットおよび外部応答パケットは第２の実施の形態と
同一である。外部要求パケット受信部Ａ４２０１、Ｂ４
２０２およびＣ４２０３は、モジュールＡ４１０１、Ｂ
４１０２、Ｃ４１０３からそれぞれ外部要求パケットを
受信し、外部要求パケットに含まれている宛先となるア
ドレスを判別し、判別したアドレスを指示することによ
り、前記外部要求パケットをアドレスに対応する位置の
外部要求パケットバッファ４１０４に蓄積させる。外部
要求パケットバッファ４１０４は、外部要求パケット受
信部Ａ４２０１、Ｂ４２０２およびＣ４２０３から外部
要求パケットを受け、アドレスに対応した位置に外部要
求パケットを蓄積する。外部要求パケット送信部Ａ４１
０５は、外部要求パケットに含まれるアドレスの上位２
ビットが“００”であるものが存在する場合に、前記外
部要求パケットをモジュールＡ４１０１に送信する。同
様に、外部要求パケット送信部Ｂ４１０６は、外部要求
パケットバッファ４１０４に、外部要求パケットに含ま
れるアドレスの上位２ビットが“０１”であるものが存
在する場合に、前記外部要求パケットをモジュールＢ４
１０２に送信する。同様に、外部要求パケット送信部Ｃ
４１０７は、外部要求パケットバッファ４１０４に、外
部要求パケットに含まれるアドレスの最上位ビットが
‘１’であるものが存在する場合に、前記外部要求パケ
ットをモジュールＣ４１０３に送信する。蓄積したパケ
ットが存在するか否かは、各外部要求パケット受信部が
パケットを蓄積させるときに、あらかじめ定めたビット
にフラグを立てることにより判断しても良い。

【００８７】外部要求パケットを受信したモジュールで
は、その応答として外部応答パケットを送信する。

【００８８】外部応答パケット受信部Ａ４２１１、Ｂ４
２１２およびＣ４２１３は、それぞれモジュールＡ４１
０１、Ｂ４１０２、Ｃ４１０３から外部応答パケットを
受信し、外部応答パケットに含まれている宛先となるア
ドレスを判別し、判別したアドレスを指示することによ
り、外部応答パケットをアドレスに対応する位置の外部
応答パケットバッファ４１１４に蓄積させる。外部応答
パケットバッファ４１１４は、外部応答パケット受信部
Ａ４２１１、Ｂ４２１２およびＣ４２１３から外部応答
パケットを受け、外部応答パケットを蓄積する。外部応
答パケット送信部Ａ４１１５は、あらかじめ定めた時間
ごとに定期的に外部応答パケットバッファ４１１４にア
クセスし、外部応答パケットバッファ４１１４に外部応
答パケットに含まれるイニシエータ識別情報が“００”
であるものが存在する場合に、前記外部応答パケットを
モジュールＡ４１０１に送信する。同様に外部応答パケ
ット送信部Ｂ４１１６は、外部応答パケットバッファ４
１１４に、外部応答パケットに含まれるイニシエータ識
別情報が“０１”であるものが存在する場合に、前記外
部応答パケットをモジュールＢ４１１２に送信する。同
様に外部応答パケット送信部Ｃ４１１７は、外部応答パ
ケットバッファ４１１４に、外部応答パケットに含まれ
るイニシエータ識別情報が“１０”であるものが存在す
る場合に、前記外部応答パケットをモジュールＣ４１１
２に送信する。

【００８９】本実施の形態のアドレスマップは、図２５
に示した第２の実施の形態におけるアドレスマップにお
いて、メモリＡ３６をメモリＡ４１に、メモリＢ３７を
メモリＢ４２に、メモリＣ３８をメモリＣ４３にそれぞ
れ置き換えたものを利用することができる。

【００９０】つづいて、本実施の形態におけるモジュー
ル間インタフェース４１０４について説明する。図３２
に、本実施の形態におけるモジュール間インタフェース
４１０４を示す。本実施の形態におけるモジュール間イ
ンタフェース４１０４は、外部要求パケットおよび外部
応答パケットを、モジュールＡ４１０１、Ｂ４１０２お
よびＣ４１０３と、ルータモジュール４１０５との間で
転送するためのインタフェースである。転送方向とパケ
ット種別ごとに、１本のリクエスト信号、１本のグラン
ト信号および４本のデータ信号で合計６本の信号を用い
る。モジュールＡ４１０１は、ルータモジュール４１０
５に対して外部要求パケットおよび外部応答パケットを
送信する。また、モジュールＡ４１０１は、ルータモジ
ュール４１０５にから外部要求パケットおよび外部応答
パケットを受信する。よって、モジュールＡ４１０１と
ルータモジュール４１０５とは２４本の信号によって接
続されている。また、モジュールＢ４１０２およびＣ４
１０３もＡ４１０１と同様に、ルータモジュール４１０
５に対して外部要求パケットおよび外部応答パケットを
送信し、ルータモジュール４１０５から外部要求パケッ
トおよび外部応答パケットを受信する。したがって、モ
ジュールＢ４１０２およびＣ４１０３はルータモジュー
ル４１０５と、それぞれ２４本の信号によって接続され
ている。本実施の形態におけるモジュール間インタフェ
ース４１０４の信号線は７２本である。

【００９１】また、本実施の形態のイニシエータ識別情
報とイニシエータの対応関係は、図２６に示したイニシ
エータ識別情報とイニシエータの対応関係において、プ
ロセッサＡ３２０１をプロセッサＡ４１０１１に、プロ
セッサＢ３２０２をプロセッサＢ４１０１２に、プロセ
ッサＣ３２０３をプロセッサＣ４１０１３にそれぞれ置
き換えたものである。

【００９２】ここから、実際の転送を例に採ってパケッ
トの流れを説明する。まず、プロセッサＡ４１０１１が
メモリＢ４２にアクセスするときのパケットの流れを説
明する。プロセッサＡ４１０１１は内部要求パケットを
生成し、内部要求パケットをルータＡ４１０１３に送信
する。内部要求パケットにおいて、アドレス上位２ビッ
トは“０１”であり、イニシエータ識別情報は“００”
である。ルータＡ４１０１３は、プロセッサＡ４１０１
１から内部要求パケットを受信する。内部要求パケット
内のアドレス上位２ビットが“００”以外の値であるた
め、ルータＡ４１０１３は、前記内部要求パケットをブ
リッジＡ４１０１４に送信する。ブリッジＡ４１０１４
は、内部要求パケットを受信して外部要求パケットに変
換し、外部要求パケットをモジュール間インタフェース
４１０４経由でルータモジュール４１０５内の外部要求
パケット受信部Ａ４２０１に送信する。外部要求パケッ
ト受信部Ａ４２０１は、ブリッジＡ４１０１４から外部
要求パケットを受信し、外部要求パケットに含まれてい
る宛先となるアドレスを判別し、判別したアドレスを指
示することにより、外部要求パケットをアドレスに対応
する位置の外部要求パケットバッファ４２０４に外部要
求パケットを蓄積させる。外部要求パケットバッファ４
２０４は、外部要求パケット受信部Ａ４２０１から外部
要求パケットを受け、外部要求パケットを保持する。外
部要求パケット送信部Ｂ４２０６は、外部要求パケット
バッファ４２０４に保持されている外部要求パケットを
モジュールＢ４１０２内部のブリッジＢ４１０２４に送
信する。ブリッジＢ４１０２４は、ルータモジュール４
１０５から外部要求パケットを受信して内部要求パケッ
トに変換し、内部要求パケットをルータＢ４１０２３に
送信する。ルータＢ４１０２３は、ブリッジＢ３４１０
２４から前記内部要求パケットを受信する。前記内部要
求パケット内のアドレス上位２ビットが“０１”である
ため、ルータＢ４１０２３は、前記内部要求パケットを
メモリ制御部Ｂ４１０２２に送信する。メモリ制御部Ｂ
４１０２２は、ルータＢ４１０２３から前記内部要求パ
ケットを受信し、前記内部要求パケットの内容に基づい
てメモリＢ４２に対して読み出しあるいは書き込み処理
を行う。メモリ制御部Ｂ４１０２２は、この処理の結果
に基づいて内部応答パケットを生成し、内部応答パケッ
トをルータＢ４１０２３に送信する。内部応答パケット
においてイニシエータ識別情報は、先に受信した内部要
求パケットと同じ“００”である。ルータＢ４１０２３
は、メモリ制御部Ｂ４１０２２から内部応答パケットを
受信する。内部応答パケットのイニシエータ識別情報が
“０１”以外の値であるため、ルータＢ４１０２３は内
部応答パケットをブリッジＢ４１０２４に送信する。ブ
リッジＢ４１０２４は、ルータＢ３２１３から内部応答
パケットを受信して外部応答パケットに変換し、外部応
答パケットをモジュール間インタフェース４１０４経由
でルータモジュール４１０５内の外部応答パケット受信
部Ｂ４２１２に送信する。外部応答パケット受信部Ｂ４
２１２は、ブリッジＢ４１０２４から外部応答パケット
を受信し、外部応答パケットに含まれている宛先となる
アドレスを判別し、判別したアドレスを指示することに
より、前記外部応答パケットをアドレスに対応する位置
の外部応答パケットバッファ４２１４に蓄積させる。外
部応答パケットバッファ４２１４は、外部応答パケット
受信部Ｂ４２１２から外部応答パケットを受け、前記外
部応答パケットを保持する。外部応答パケット送信部Ｂ
４２１５は、外部応答パケットバッファ４２１４に保持
されている外部要求パケットをモジュールＡ４１０１内
部のブリッジＡ４１０１４に送信する。ブリッジＡ４１
０１４は、ルータモジュール４１０５から前記外部応答
パケットを受信して内部応答パケットに変換し、前記内
部応答パケットをルータＡ４１０１３に送信する。ルー
タＡ４１０１３は、ブリッジＡ４１０１４から前記応答
パケットを受信する。前記内部応答パケットのイニシエ
ータ識別情報が“００”であるため、ルータＡ４１０１
３は前記内部応答パケットをプロセッサＡ４１０１１に
送信する。プロセッサＡ４１０１１は、ルータＡ４１０
１３から前記内部応答パケットを受信する。

【００９３】以上説明した処理によって、モジュールＡ
４１上のプロセッサＡ４１０１１から、モジュールＢに
接続されたメモリＢ４２へのアクセスが完了する。

【００９４】以上説明した転送処理において、内部要求
パケットおよび外部要求パケットは、モジュールＡ４１
０１、ルータモジュール４１０５、モジュールＢ４１０
２の順に転送され、内部応答パケットおよび外部応答パ
ケットは、モジュールＢ４１０２、ルータモジュール４
１０５、モジュールＡ４１０１の順に転送されている。
同様に、プロセッサＡ４１０１１からメモリＣ４３にア
クセスする場合には、内部要求パケットおよび外部要求
パケットは、モジュールＡ４１０１、ルータモジュール
４１０５、モジュールＣ４１０３の順に転送され、内部
応答パケットおよび外部応答パケットは、モジュールＣ
４１０３、ルータモジュール４１０５、モジュールＡ４
１０１の順に転送される。

【００９５】また、プロセッサＢ４１０２２がメモリＡ
４１にアクセスする場合には、内部要求パケットおよび
外部要求パケットはモジュールＢ４１０２、ルータモジ
ュール４１０５、モジュールＡ４１０１の順に転送さ
れ、内部応答パケットおよび外部応答パケットは、モジ
ュールＡ４１０１、ルータモジュール４１０５、モジュ
ールＢ４１０２の順に転送される。また、プロセッサＢ
４１０２２がメモリＣ４３にアクセスする場合には、内
部要求パケットおよび外部要求パケットはモジュールＢ
４１０２、ルータモジュール４１０５、モジュールＣ４
１０３の順に転送され、内部応答パケットおよび外部応
答パケットは、モジュールＣ４１０３、ルータモジュー
ル４１０５、モジュールＢ４１０２の順に転送される。
また、プロセッサＣ４１０２３がメモリＡ４１にアクセ
スする場合には、内部要求パケットおよび外部要求パケ
ットはモジュールＣ４１０３、ルータモジュール４１０
５、モジュールＡ４１０１の順に転送され、内部応答パ
ケットおよび外部応答パケットは、モジュールＡ４１０
１、ルータモジュール４１０５、モジュールＣ４１０３
の順に転送される。また、プロセッサＣ４１０２３がメ
モリＢ４２にアクセスする場合には、内部要求パケット
および外部要求パケットはモジュールＣ４１０３、ルー
タモジュール４１０５、モジュールＢ４１０２の順に転
送され、内部応答パケットおよび外部応答パケットは、
モジュールＢ４１０２、ルータモジュール４１０５、モ
ジュールＣ４１０３の順に転送される。

【００９６】以上説明したように、集積回路４０内の全
てのプロセッサから、全てのメモリに対するアクセスが
可能である。

【００９７】以下、第３の実施の形態と第２の実施の形
態を比較する。

【００９８】まず、本実施の形態のモジュールＡ４１０
１、Ｂ４１０２およびモジュールＣ４１０３と、第２の
実施の形態におけるモジュールＡ３１、モジュールＢ３
２およびモジュールＣ３３とは、それぞれ製造されたモ
ジュールの構成が異なる２つ以上の集積回路を利用でき
る。また、本実施の形態のアドレスマップは、第２の実
施の形態におけるアドレスマップと同一である。これ
は、ソフトウエアから見て本実施の形態の集積回路４０
も第２の実施の形態における集積回路３０も同じに見え
ることを意味する。また、メモリアクセスの応答時間に
ついて考慮すると、本実施の形態では、プロセッサから
異なるモジュールに接続されたメモリにアクセスすると
き、必ずルータモジュールを経由する。

【００９９】一方、第２の実施の形態では、本実施の形
態では、プロセッサから異なるモジュールに接続された
メモリにアクセスするとき、全てのモジュールを経由す
る。第２の実施の形態では、メモリアクセス応答時間が
モジュール数に比例する。一方、本実施の形態では、メ
モリアクセス応答時間が一定である。また、集積回路内
のモジュール数が同じ場合、本実施の形態におけるイン
タフェースの信号線数は、第２の実施の形態におけるイ
ンタフェースの信号線数の２倍である。したがって、集
積回路内部のモジュール数が少ない場合には、第２の実
施の形態に示すように、リング状にモジュールを接続す
る形態が応答時間と製造コストの点で有利であり、逆に
集積回路内部のモジュール数が多い場合には、本実施の
形態のように、ルータを用いてスター状にモジュールを
接続する形態が応答時間の点で有利である。

【０１００】以上説明した第３の実施の形態によれば、
ルータモジュールを用いて各モジュールを接続すること
により、各モジュールの端子数を最小限とすることがで
きる。このことによって、面積を最小限に抑えつつ、集
積回路を実現できる。

【０１０１】また、第２の実施の形態および第３の実施
の形態によれば、リング状であるかスター状であるかの
接続形態に関わらず、アドレスマップを始めモジュール
内部に全く変更を加えることなく用途・性能が異なる複
数のシステムＬＳＩに活用できる。

【０１０２】以上説明したように、第１、第２および第
３の実施の形態によれば、モジュールの要求パケットを
外部に送信し、応答パケットを外部から受信する外部制
御部と、要求パケットを外部から受信し、応答パケット
を外部に送信する内部制御部とを備え、さらに前記モジ
ュールをリング状あるいはルータを用いてスター状に接
続することにより、以下に示す効果を得ることができ
る。第一に、モジュールの端子や機能を全くあるいはほ
とんど変えることなく、モジュールを複数の集積回路で
活用できる。この効果によって、システムＬＳＩの開発
コストを削減し、開発期間を短縮することができる。第
二に、接続するモジュール数に合わせて接続形態をリン
グ状とスター状のうちから選択することにより、システ
ムＬＳＩ個々について性能とコストのバランスをとるこ
とができる。さらに、モジュール内部において、パラレ
ル−シリアル変換およびシリアル−パラレル変換を行う
ことによって、モジュール間の信号線数を削減し、モジ
ュールの端子数を削減することによって、システムＬＳ
Ｉの製造コストを削減することができる。

【０１０３】

【発明の効果】本発明によれば、半導体の集積回路にお
いて、チップ面積の削減を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る集積回路１０の概要を示す模式
図。

【図２】モジュールＡ１１およびモジュールＢ１２の内
部構成と接続を示すブロック図。

【図３】内部要求パケットのフォーマット示す説明図。

【図４】内部要求パケットの転送に用いられる信号線を
示す説明図。

【図５】内部要求パケットの転送の様子を示すタイムチ
ャート。

【図６】集積回路１０のアドレスマップ。

【図７】内部応答パケットのフォーマットを示す説明
図。

【図８】内部応答パケットの転送に用いられる信号線を
示す説明図。

【図９】内部応答パケットの転送の様子を示すタイムチ
ャート。

【図１０】イニシエータ識別情報とイニシエータの対応
関係を示す説明図。

【図１１】ブリッジＡ２０４およびブリッジＢ２１４の
構成を示すブロック図。

【図１２】外部制御部１１０１の構成を示すブロック
図。

【図１３】内部制御部１１０２の構成を示すブロック
図。

【図１４】外部制御部１１０３の構成を示すブロック
図。

【図１５】内部制御部１１０４の構成を示すブロック
図。

【図１６】外部要求パケットのフォーマットを示す説明
図。

【図１７】モジュール間インタフェース２２１の信号線
を示す説明図。

【図１８】モジュールＡ１１からモジュールＢ１２への
外部要求パケット転送の様子を示すタイムチャート。

【図１９】外部応答パケットのフォーマットを示す説明
図。

【図２０】モジュールＢ１２からモジュールＡ１１への
外部応答パケットの転送の様子を示すタイムチャート。

【図２１】複数の外部応答パケットを転送するときのタ
イムチャート。

【図２２】ダブルデータレート方式におけるタイムチャ
ート。

【図２３】本発明に係る集積回路３０の概要を示す模式
図。

【図２４】モジュールＡ３１およびモジュールＢ３２お
よびモジュールＣ３３の内部構成、さらにモジュールＡ
３１とモジュールＢ３２とモジュールＣ３３の接続を示
すブロック図。

【図２５】集積回路３０のアドレスマップ。

【図２６】イニシエータ識別情報とイニシエータの対応
関係を示す説明図。

【図２７】ブリッジＡ３２０４およびブリッジＢ３２１
４およびブリッジＣ３２２４の構成、およびモジュール
間インタフェース３２２１によるブリッジＡ３２０４と
ブリッジＢ３２１４とブリッジＣ３２２４の接続を示す
説明図。

【図２８】モジュール間インタフェース３２２１の信号
線を示す説明図。

【図２９】本発明に係るモジュールを４個以上内蔵した
集積回路の構成を示すブロック図。

【図３０】第３の実施の形態による集積回路４０の構成
を示す。

【図３１】ルータモジュール４１０５の構成を示す説明
図。

【図３２】モジュール間インタフェース４１０４を示す
説明図。

【符号の説明】

１０…集積回路、１１…モジュールＡ、１２…モジュー
ルＢ、１３…ボンディングワイヤ、１４…外部端子。

フロントページの続き (72)発明者 中村 節子 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 吉岡 真一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B061 FF04 RR03 SS01 5B077 BB07 HH03 MM02 NN02 5F038 DT03 EZ20 5J056 AA11 BB53 CC00 EE15 FF07 FF08 GG13 KK00 KK01 KK02

Claims (6)

【特許請求の範囲】
1. 【請求項１】情報を記憶するメモリを制御するためのメ
   モリ制御部と、前記メモリにアクセスするプロセッサ部
   と、パラレルデータを転送する内部バスにより各部に接
   続され、前記アクセスを制御するルータ部と、外部バス
   により外部の半導体チップに接続され半導体チップ間の
   転送を制御するブリッジ部とを備える半導体チップにお
   いて、 前記ブリッジ部は、当該半導体チップ内部の前記プロセ
   ッサから前記外部の半導体チップへのアクセスを制御す
   る外部制御手段と、前記外部の半導体チップから当該半
   導体チップ内部へのアクセスを制御する内部制御手段と
   を備え、 前記外部制御手段は、前記ルータ部を介して受信した前
   記パラレルデータをシリアルデータに変換して前記外部
   の半導体チップに対してアクセス要求として送信し、前
   記外部の半導体チップからのシリアルデータを前記パラ
   レルデータに変換して前記ルータ部にアクセス応答とし
   て送信し、 前記内部制御手段は、前記外部の半導体チップからのシ
   リアルデータを前記パラレルデータに変換して前記ルー
   タ部にアクセス要求として送信し、前記ルータ部を介し
   て受信した前記パラレルデータをシリアルデータに変換
   して前記外部の半導体チップに対してアクセス応答とし
   て送信することを特徴とする半導体チップ。
2. 【請求項２】請求項１に記載の半導体チップにおいて、
   前記外部制御手段および／または前記内部制御手段の各
   々は、前記シリアルデータを送信する前に、前記外部の
   半導体チップに対して送信要求を出力し、前記外部の半
   導体チップから前記送信要求に対する許可をさらに受け
   ることを特徴とする半導体チップ。
3. 【請求項３】請求項１に記載の半導体チップにおいて、
   前記外部制御手段および／または前記内部制御手段の各
   々は、前記シリアルデータを送信するデータ線と、前記
   外部の半導体チップに対して送信要求を出力するための
   リクエスト線と、前記外部の半導体チップから前記送信
   要求に対する許可を受けるグラント線とに接続されてい
   ることを特徴とする半導体チップ。
4. 【請求項４】情報を記憶するメモリを制御するためのメ
   モリ制御部と、前記メモリにアクセスするプロセッサ部
   と、パラレルデータを転送する内部バスにより各部に接
   続され、前記アクセスを制御するルータ部と、シリアル
   データを転送する外部バスにより外部の半導体チップに
   接続され半導体チップ間の転送を制御するブリッジ部と
   を備える第１および第２の半導体チップを有する集積回
   路において、 前記第１の半導体チップは、前記ルータ部を介して受信
   した前記パラレルデータを前記シリアルデータに変換し
   て前記第２の半導体チップに対してアクセス要求として
   送信し、 前記第２の半導体チップは、前記第１の半導体チップか
   らの前記シリアルデータを前記パラレルデータに変換し
   て前記ルータ部にアクセス要求として送信し、前記ルー
   タ部を介して受信した前記パラレルデータを前記シリア
   ルデータに変換して前記第２の半導体チップに対してア
   クセス応答として送信し、 前記第１の半導体チップは、前記第２の半導体チップか
   らの前記シリアルデータを前記パラレルデータに変換し
   て前記ルータ部にアクセス応答として送信することを特
   徴とする集積回路。
5. 【請求項５】情報を記憶するメモリを制御するためのメ
   モリ制御部と、前記メモリにアクセスするプロセッサ部
   と、パラレルデータを転送する内部バスにより各部に接
   続され、前記アクセスを制御するルータ部と、シリアル
   データを転送する外部バスへの転送を制御するブリッジ
   部とを備える第１、第2および第３のモジュールを有す
   る集積回路であって、 前記外部バスに接続され、前記第１、第2および第３の
   モジュールの各々からのシリアルデータに含まれる宛先
   を判別し、当該宛先のモジュールへ当該シリアルデータ
   を転送する制御手段を前記複数のモジュールごとに備え
   る半導体チップを有し、 前記第１、第2および第３のモジュールの各々は、当該
   モジュール内部から他のモジュールへのアクセスを制御
   する外部制御手段と、前記他のモジュールから当該モジ
   ュールへのアクセスを制御する内部制御手段とを備える
   ことを特徴とする集積回路。
6. 【請求項６】情報を記憶するメモリを制御するためのメ
   モリ制御部と、前記メモリにアクセスするプロセッサ部
   と、パラレルデータを転送する内部バスにより各部に接
   続され、前記アクセスを制御するルータ部と、外部バス
   により外部のモジュールに接続されモジュール間の転送
   を制御するブリッジ部とを備える複数のモジュールのそ
   れぞれに接続される半導体チップであって、 前記外部バスを介して、前記モジュールからのシリアル
   データに含まれる宛先を判別し、当該宛先のモジュール
   へ当該シリアルデータを転送する制御手段を前記複数の
   モジュールごとに備えることを特徴とする半導体チッ
   プ。