JPWO2006013641A1 - 集積回路装置及び信号伝送システム - Google Patents
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Abstract
Description
さて、従来、信号線の数を削減する目的から、パラレルインタフェースの信号をいったんシリアル化して、機器間、部品間、半導体チップ間をシリアルインタフェースで伝送し、これを再度パラレル信号に復元するという、パラレル/シリアル変換とシリアル/パラレル変換に関する技術がある。このような技術としては、「ディジタル回路」、斉藤忠夫著、コロナ社、昭和57年、p108−p110(従来技術1)、特開平6−103025号公報(従来技術2)、特開平6−96017号公報(従来技術3)、特開平10−22838号公報(従来技術4)といったものが挙げられる。
発明者らは、1つのシステムにおいて多数の集積回路が搭載され、それが多数のパラレル信号により接続されていることがシステムの小型化やコスト削減を妨げるおそれがあること、ひいてはシステムの拡張性を妨げるおそれがあることに気がついた。そこで、複数のパラレルインタフェースを選択的にシリアル伝送させる本発明の構成を想到するに至ったものである。そして、このような複数のパラレルインタフェースから幾つかを選択して多重化して伝送する際に効率的なネットワーク接続されたシステム構成を提供する。一方、(従来技術4)に開示される技術において、図1の5ないし8に示されるような通信ユニットは複数の異なるインタフェースをまとめてシリアル化した後、装置間を伝送し、これをパラレル化して復元するといった例が示されている。このような通信ユニットはあらかじめ決められた複数の機器のパラレル信号を静的にシリアル化したものに過ぎず、複数の機器のインタフェース信号から選択的にシリアル化したり、選択を動的に変化させるということが考えられていない。
開示される本発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数のパラレルインタフェースのパラレルデータをシリアルデータに多重化する集積回路装置を、記憶装置と、記憶装置に格納されたデータを1ビットづつ、集積回路装置に接続される伝送路に出力する信号送出回路と、複数のパラレルインタフェースのパラレルデータが入力可能に構成され、選択したパラレルインタフェースのパラレルデータを記憶装置に出力するインタフェース信号セレクタと、インタフェース信号セレクタに選択すべきパラレルインタフェースを通知する制御信号を発行する転送プラグラマとを有して構成される。
また、シリアル信号を受信するチップはシリアル伝送のフレーム構造についての第1のレジスタを持っており、第1のレジスタに従って該当するデータを抽出する。また、シリアル信号を送信するチップはシリアル伝送のフレーム構造についての第2のレジスタを持っており、第2のレジスタに従って該当するデータからシリアルデータを生成する。このレジスタは可変にすることもできる。
また、パラレルインタフェースに基づく伝送を搭載される基板や、伝送周波数、伝送帯域によってパラレルデータとして伝送するか、シリアル化してシリアル伝送するかを使い分ける。
以下、実施例を用い、本発明に係る集積回路装置及び信号伝送システムについて詳細に説明する。
第2図は、本発明の信号伝送システムにおける信号受信器の構成を示す図である。
第3図は、本発明の信号伝送システムにおける信号送信器の別の構成を示す図である。
第4図は、本発明の信号送信システムにおいて、シリアル伝送されるフレーム構成を示す図である。
第5図は、本発明の信号送信システムにおける信号送信器のさらに別の構成を示す図である。
第6図(a)(b)は転送プログラマの構成を示す図である。
第7図(a)はインタフェース間で優先度をつける転送プログラマの構成を示す図であり、第7図(b)は優先度を可変とした転送プログラマの構成を示す図である。
第8図(a)(b)はインタフェース情報を可変とした転送プログラマの構成を示す図である。
第9図はインタフェース信号セレクタの第1の構成例を示す図である。
第10図はインタフェース信号セレクタの第2の構成例を示す図である。
第11図はインタフェース信号セレクタの第3の構成例を示す図である。
第12図(a)(b)は、本発明の信号伝送システムの構成例を示す図である。
第13図(a)(b)は、本発明の信号伝送システムの別の構成例を示す図である。
第14図は、中継器の構成例を示す図である。
第15図は、中継器におけるデータ分流処理を説明する図である。
第16図は、本発明のビット割り当てレジスタの設定方法を示す図である。
第17図は、中継器におけるデータ合流処理を説明する図である。
第18図は、本発明の信号伝送システムのさらに別の構成例を示す図である。
第19図は、中継器の別の構成例を示す図である。
第20図は、本発明の信号伝送システムのさらに別の構成例を示す図である。
第21図は、周辺モジュールの構成例を示す図である。
第22図は、信号伝送システムを折りたたみ式携帯電話に適用した例である。
第1図を用いて、信号伝送システムにおける信号送信器100の基本構成を説明する。この信号送信器100は、複数のパラレルインタフェースIF−A〜Dに対応する信号を生成する信号生成回路101を備え、信号生成回路から生成された出力データをシリアル化して伝送路106に送出する。
パラレルインタフェースIF−A〜Dの各々に対応して信号生成回路IF−SG−A〜Dが設けられ、各信号生成回路IF−SGは該当するインタフェースの各ビットの値を生成する。信号生成回路IF−SG−A〜Dのそれぞれは、従来の単一インタフェース用の信号生成回路と同様に構成される。インタフェース信号セレクタIFSは、信号生成回路IF−SG−A〜Dが生成したインタフェースごとの信号を選択的に取り出し、シリアルビットアレイSBATに出力する。インタフェース信号セレクタIFSの動作は、転送プログラマTPからの制御情報301により制御される。制御情報302はインタフェース信号セレクタIFSが選択するインタフェースを指示するものである。シリアルビットアレイSBATはメモリまたはレジスタであって、インタフェース信号セレクタIFSからの出力を受け取り、これをシリアルなデータ列として保持する。
信号送出回路TXは、シリアルビットアレイSBATに格納されているデータを伝送路106について規定された物理仕様に整合した電圧または電流レベルに変換後、これを伝送路106に送出する。信号送出回路TxがシリアルビットアレイSBATの先頭ビットのデータを出力すると、シリアルビットアレイSBATはその内部データが先頭側に向けて1ビットシフトされる。これにより、信号送出回路TXは常にシリアルビットアレイの先頭のデータを取り出し、規定された物理仕様に合致した電圧または電流に変換後、伝送路106に送出すればよい。
また、第2図を用いて、信号伝送システムにおける信号受信器200の基本構成を説明する。信号受信回路RXは、伝送路201について規定された物理仕様に整合した電圧または電流レベルで伝送路201からの信号を受け取り、これを信号受信器200で用いられる信号レベルに変換する。変換される信号レベルはシステムまたは半導体内部で用いられるデジタルデータの信号レベルであることが一般的である。
シリアルビットアレイSBARは、メモリまたはレジスタであって、信号受信回路RXが信号レベルの変換を行ったデータを順にシリアルなデータ列として保持する。ここで、受信プログラマRPは、信号送信器100がシリアル信号を伝送路に送出する際に、複数のインタフェースの中からどのインタフェースを選択し、どのような順番で多重化したかの情報を信号送信器100から受け取り、この情報に基づきシリアルビットアレイSBARに格納されたデータを、多重化する前の複数のパラレルインタフェースのデータへと復元し、これを各インタフェースのパラレルデータとしてパラレルビットアレイPBAに出力する。パラレルビットアレイPBAは、各インタフェースのパラレルデータを保持するメモリまたはレジスタである。パラレルビットアレイPBAに出力されたパラレルデータは、各インタフェースに対応する信号受信回路IF−SR−A〜Dに受け渡される。
このように、信号送信器100および信号受信器200では、転送プログラマTPおよび受信プログラマRPが複数のインタフェースの中からどのインタフェースを選択し多重化と復元とを行うかをそれぞれ制御する。信号送信器100が選択したインタフェースの信号がシリアル接続上に多重化される手続きに則り、信号受信器200は選択されたインタフェースが多重化される前のデータの復元を行う必要がある。従って、受信プログラマRPはどのインタフェースが多重化され、シリアルデータのどこがどのインタフェースに対応するデータであるか特定できなければならない。そのやり方としては(1)モジュールとして多重化を固定してしまう、(2)シリアルデータのフレーム毎に多重化情報を含ませる、(3)多重化方法を変えたときだけ、多重化情報を伝送する、といった方法が考えられる。(1)の方法はシステムに余裕があるときには最も簡易に実現でき、(3)の方法は柔軟性が高く、かつ伝送効率もよい。
信号送信器100における転送プログラマTPが複数のインタフェースの中から幾つかのインタフェースを選択して多重化する方法について説明する。第1図に第1の多重化方法の例を示す。転送プログラマTPは、複数のインタフェースの信号生成回路IF−SG−A〜Dの出力信号(302、303、304、305)をモニタし、シリアルビットアレイSBATに格納するインタフェースを選択する。第1の例は、プロトコルとして規定された信号のうち、送信を開始する場合に特定のビット(またはビット群)を変化させる仕様を有するプロトコルに適している。例えば、標準インタフェースの一つとして広く用いられているPCIインタフェースがそのようなインタフェースに該当する。PCIインタフェースではデータの送信に先立ってFRAME信号が低いレベルにセットされる。転送プログラマTPは、このような特定のビットまたはビット群(PCIインタフェースの場合はFRAME信号)が変化することを検知することで、そのインタフェースが伝送を開始しようとしていることを知ることができる。したがって、送信プログラマTPは、複数のインタフェースのうちから上述のような特定のビット(ビット群)の変化が検知されたものを選択し、これらのインタフェースの信号をシリアルビットアレイSBATに転送を行う。
第3図に第2の多重化方法の例を示す。この例では、複数のインタフェースの信号生成回路IF−SG−A〜Dの入力にデータを与える回路ブロック406(例えばMPU)が、送信開始を意味する信号RA、RB、RC、RDを出力する。転送プログラマTPは、明示的に信号RA、RB、RC、RD(402、403、404、405)を受けて、シリアルビットアレイSBATに格納するインタフェースを選択する。
なお、第1図、第3図に示される方法は、互いに組み合わせて利用することも可能である。すなわち、データの送信元である回路ブロックが明示的にインタフェースの使用についての通知が可能である場合には第3図の方法を用い、明示的な通知が得られない場合には第3図の方法を用いることが可能である。
次に、選択された複数のインタフェースの信号が、信号送信器100のシリアルビットアレイSBATにどのように配置されるかを第4図(a)〜(c)を用いて説明する。いずれも、複数のインタフェースから幾つかのインタフェースが選択される場合として、インタフェースIF−A、IF−C、IF−Dが選択され、それぞれ対応する信号A1〜A3、C1〜C2、D1〜D2が入力された場合の配置を示したものである。
第4図(a)の場合、シリアルビットアレイSBATの先頭から順にインタフェースIF−A、IF−C、IF−Dのビットデータ(501、502、503)が格納されている。しかしながら、信号送信器100がこのようなデータ配置を行ったことを信号受信器200は知らないため、データを復元することが不可能である。従って、シリアルビットアレイSBATにおけるデータ配置に関する情報を信号送信器100から信号受信器200へ伝達する仕組みが必要となる。
第4図(b)はデータ配置情報を伝達するための第1のビットデータ配置の例を示したものである。シリアルビットアレイSBATに各インタフェースのビットデータ(501、502、503)に加え、それらに先行するビット位置に引き続くビット配置についてのヘッダ情報SLHを配置する。ヘッダ情報SLHは後続するどのビットにどのインタフェースのデータが配置されているかを示すものである。この例では、第1領域504にインタフェースIF−Aの信号が配置された(すなわち、インタフェースIF−Aが選択された)ことを示しており、インタフェースIF−Aのビットデータの配置位置は、例えば開始ビット位置を示す第2領域505に格納されているビット位置stb1から始まり、終了ビット位置を示す第3領域506に格納されているビット位置enb1までであることを示している。インタフェースIF−C、IF−Dについても同様である。例えば、第1領域504は2ビット、第2領域505・第3領域はそれぞれ6ビットで構成する。なお、このようなデータ配置情報についての信号送信器100と信号受信器200の間でのやりとりは、インタフェースの選択状況が変化したタイミングで行われればよい。したがって、第4図(b)の例では、選択されたインタフェースがIF−A、IF−C、IF−Dとなったタイミングでその状態を示すヘッダ情報SLHを信号受信器200に送信し、その後は選択されたインタフェースに変更が生じるまでヘッダ情報SLHを含まない形で送信を継続することが通信効率を高めるために望ましい。
第4図(c)はデータ配置情報を伝達するための第2のビットデータ配置の例を示したものである。この例では、シリアルビットアレイSBATのビット列を予め一定の大きさのスロットに分割しておく。ヘッダ情報SLHには、各スロットがどのインタフェースにより利用されるかということを示す情報(5071、5081、5091)が格納される。この例では、第1領域5071に第1スロットSL1を用いるインタフェース(インタフェースIF−A)を、第2領域5081に第2スロットSL2を用いるインタフェース(インタフェースIF−C)を、第3領域5091に第3スロットSL3を用いるインタフェース(インタフェースIF−D)を指示するようにする。このような方法によれば、各インタフェースの開始ビット位置や終了ビット位置を示す必要がなくなるため、本来のビットデータに先行する配置情報のデータ量を少なくすることが可能となる。例えば、第2の例ではヘッダ情報SLHの第1〜第3領域のそれぞれを2ビットとして、第1の例と比べヘッダ情報SLHに要するデータ量を大きく削減できる。また、スロットの大きさが予め定められているために、信号受信器200で異なるインタフェースの区切りとなるビット位置を検出するためのビット位置検出機構も単純化することが可能になる。
第5図は、信号送信器100において複数のインタフェースの中から幾つかのインタフェースを選択して多重化する別の方法を示しており、転送プログラマTPに制御されるインタフェース信号セレクタIFSを介することなくインタフェース信号生成回路IF−SG−A〜DとシリアルビットアレイSBATとを直接に接続する構成を示している。この構成では、全てのインタフェースのビットデータを漏れなくシリアルビットアレイSBATに配置するためには、シリアルビットアレイSBATが各インタフェースのビット幅に応じた配置領域を有することが必要となる。つまり、シリアルビットアレイSBATのビットサイズは、全てのインタフェースのビット幅分必要となる。
上述のように、シリアルビットアレイSBATは先頭のビットに接続された信号送出回路TXが1ビットのデータを伝送するごとに1ビットシフト動作を行う。そのため、各インタフェースの周波数が異なる場合、インタフェース信号生成回路IF−SG−A〜DがシリアルビットアレイSBATの各領域602〜605に各々の周波数でビットデータを格納すると、シフト動作によりデータが破壊されてしまう可能性がある。そのため、いずれのインタフェースのビットデータももれなく信号送出回路TXから伝送されるようにするためには、一定の周期毎に一斉にシリアルビットアレイSBATのデータが入れ替えられるようにする必要がある。
第6図(a),(b)により、転送プログラマTPが複数のインタフェースから幾つかのインタフェースを選択し、ビットデータをシリアルビットアレイSBATに転送する方法について説明する。ここでは、第4図(c)に示したようなスロット構成による伝送を行う場合に、転送プログラマTPが、インタフェースをスロットに割り当てる制御方法について説明する。
転送プログラマTPは、複数のインタフェースのそれぞれに関してその周波数Fとビット幅BWを記載したインタフェース情報テーブル701と、これを利用してシリアルビットアレイSBAT中のどのスロットにどのインタフェースの信号を配置するかを示す制御信号を生成するスロットアライナSL−ALを有する。以降、先に第1図、第3図を用いて説明したような手順により複数のインタフェースから幾つかのインタフェースが選択される場合にはインタフェースIF−A、IF−C、IF−Dが選択されるものとする。言い換えれば、実際にデータ転送が必要とされているのはインタフェースIF−A,IF−C,IF−Dであるものとする。
シリアル伝送は1920MHzの周波数で動作し、1920Mbps(bit per second:ビットパーセカンド)分のデータ転送帯域を有するとする。また、シリアルビットアレイSBATの各インタフェースのビットデータが格納される領域は32ビット幅であり、60MHzの周波数で格納されているデータが入れ替えられるものとし、さらに32ビット幅は8ビット幅のスロットに分割されているものとする。したがって、1スロットあたりの伝送帯域が60MHz×8=480Mbpsとして決められている。転送プログラマTPはあらかじめ各インタフェースが使用する伝送帯域と、この1スロットあたりの伝送帯域とを比較し、どのサイクルのどのスロットに各インタフェースの信号を配置するかを決定する。今、第6図(a)に示されるように、インタフェースIF−A〜Dがそれぞれ30MHz×32ビット(960Mbps)、10MHz×32ビット(320Mbps)、15MHz×56ビット(840Mbps)、2MHz×8ビット(16Mbps)のデータ転送帯域を使用するものとすれば、これら全てのデータ転送帯域を加算すると2136Mbpsの帯域が必要となる。
第6図(a)のスロットアライナSL−ALは、実際にどのインタフェースでデータ転送が必要されているかにかかわらず、インタフェースIF−A、IF−B、IF−C、IF−Dの全てを選択するように、インタフェース信号セレクタIFSに制御信号301を出力する例である。例えば、インタフェース情報テーブル701に登録されているインタフェース4種類(IF−A〜D)の全てを順に選択するよう指示する制御信号703を生成する。60MHzの周波数でのサイクルごとにシリアルビットアレイSBATの32ビットデータ(4スロット(それぞれスロットSL1〜4とする)に相当)は入れ替えされ、各インタフェースのビット幅に応じて第1サイクルより順に各スロットのビットデータを配置する。この場合、転送プログラマTPは第1サイクルでインタフェースIF−Aの信号を配置するべくインタフェースIF−Aのビットデータを取り込む制御信号704を出力する。インタフェースIF−Aは32ビット幅であるから、シリアルビットアレイSBATの4スロットを1サイクル占有する(第1サイクル)ことで配置できる。次に、転送プログラマTPはインタフェースIF−Bの信号を配置するべくインタフェースIF−Bのビットデータを取り込む制御信号705を出力する。インタフェースIF−Bも32ビット幅であるから、シリアルビットアレイSBATの4スロットを1サイクル占有する(第2サイクル)ことで配置できる。次に、転送プログラマTPはインタフェースIF−Cの信号を配置するべくインタフェースIF−Cのビットデータを取り込む制御信号706を出力する。インタフェースIF−Cは56ビット幅であるから、シリアルビットアレイSBATの4スロットを1サイクル占有する(第3サイクル)のみでは配置されず、残りのビットデータを配置するため、第4サイクルで残りの3スロットを用いるよう制御信号707を出力する。さらに制御信号707では空いた1スロットをインタフェースIF−Dの信号を配置するために用いている。インタフェースIF−Dは8ビット幅であるから、結局4サイクルで全てのインタフェースのビット幅の和に相当するビット数が得られている。
しかしながら、このように単純にインタフェース情報テーブル701に登録されているインタフェースからのビットデータの全てをシリアルビットアレイSBATに転送する方式は、実装容易であるものの転送帯域の不足が生じやすい。ここで、インタフェースIF−Aに着目する。インタフェースIF−Aは30MHzで32ビットのデータを転送する必要がある。これに対して、シリアルビットアレイSBATに格納されるデータは60MHzのサイクルで4サイクルに1回の32ビットのデータである。従って、15MHzのサイクルで32ビットデータが配置されるに過ぎない。これでは30MHzのサイクルで32ビットデータを転送しなければならないインタフェースIF−Aのデータ転送帯域を満たすことができない。したがって、この転送方法では、インタフェースIF−Aでは必要なデータの転送が行えない状態が発生してしまう。
しかしながら、上述のように常に全てのインタフェースからビットデータが転送されるとは限らず、ある時間帯を取ってみればデータの転送が必要なインタフェースはそのうちのいくつかである。第6図(b)は、実際にデータの転送が必要なインタフェースがIF−A、IF−C、IF−Dである場合に、転送プログラマTPがシリアルビットアレイSBATにデータを配置する別の方法である。第6図(a)と同様に60MHzの周波数でのサイクルごとにシリアルビットアレイSBATの32ビットデータ(4スロット相当)は入れ替えされる。転送プログラマTPは第1サイクルでインタフェースIF−Aの信号を配置するべくインタフェースIF−Aのビットデータを取り込む制御信号709を出力する。次に、転送プログラマTPはインタフェースIF−Bの信号は転送する必要がないことを検知して、インタフェースIF−BについてのシリアルビットアレイSBATへの配置は行わない。代わりにインタフェースIF−Cの信号を配置するべく第2サイクルでインタフェースIF−Cのビットデータを取り込む制御信号710を出力する。インタフェースIF−Cは56ビット幅であるから、シリアルビットアレイSBATの4スロットを占有してもまだ全てのデータがシリアルビットアレイSBATに配置されてはいない。しかし、転送プログラマTPは、インタフェースIF−Aの信号をシリアルビットアレイSBATに配置するべく第3サイクルでインタフェースIF−Aのビットデータを取り込む制御信号711を出力する。次に、第4サイクルでインタフェースIF−CのデータでまだシリアルビットアレイSBATに配置されていない24ビット(56ビット(インタフェースIF−Cのデータ幅)−32ビット(第2サイクルでシリアルビットアレイSBATに配置されたビット数))を残りの3スロットに配置するよう制御信号712を出力する。さらに制御信号712では空いた1スロットをインタフェースIF−Dの信号を配置するために用いている。以下、この4サイクルを繰り返す。
さて、第6図(b)のような転送を行った場合、インタフェースIF−Aでは、第1サイクルと第3サイクルでそれぞれ4つのスロットを用いて32ビットずつのデータがシリアルビットアレイSBATに転送されている。すなわち、2サイクルに1回の32ビットデータが配置される。したがって、60MHzの半分である30MHzのサイクルで32ビットのデータがシリアルビットアレイSBATに配置され、信号送出器TXを介して転送できる。これは、インタフェースIF−Aが必要とする転送帯域30MHz×32ビットと同じである。次にインタフェースIF−Cに着目すると、第2サイクルと第4サイクルにそれぞれ4スロット、3スロットを用いて合計7スロット分のデータが配置される。従って、4サイクルに56ビットのデータが転送可能である。これはすなわち60MHzの1/4である15MHzで56ビットの転送帯域を持つこととなり、インタフェースIF−Cが必要とする転送帯域と同じである。さらに、インタフェースIF−Dでは、第4サイクルに1スロット分を利用してデータの配置がなされる。すなわち、60MHzの1/4である15MHzで8ビットのデータ転送が可能である。これは15MHz×8ビット=120Mbpsに相当する。一方インタフェースDが必要とする転送帯域は2MHz×8ビット=16Mbpsであるから、上記120Mbpsより小さく、転送帯域の問題は生じない。このように、選択されているインタフェースに応じて多重化の方法を異ならせることで、転送帯域の不足が生じる可能性を下げることが可能になる。
第7図(a)は転送プログラマTPがインタフェースをスロットに割り当てる制御方法の別の例であり、インタフェース間での転送帯域に対する要求満足度を考慮して割り当てる場合の例である。このような制御方法は、要求満足度がインタフェースによって異なり、要求満足度の低いインタフェースでは転送帯域が守られない場合があってもシステムとしての問題が小さい場合に好適なものである。この例では、このような転送帯域要求の厳しさを考慮して、転送プログラマTPはシリアルビットアレイSBATに各インタフェースからのビットデータを配置する。
この例では、シリアル伝送は1280MHzの周波数で動作し、1280Mbps分のデータ転送帯域を有し、40MHzの周波数ごとに32ビット幅のシリアルビットアレイSBATに格納されているデータを入れ替えるものとする。第7図(a)の例では、インタフェース情報テーブル801において要求満足度を示す指標として各インタフェースに対して優先度Pが付されている。インタフェースIF−D、IF−B、IF−A、IF−Cの順に優先度がつけられているため、インタフェースIF−A、IF−C、IF−Dが選択されている場合、優先度Pが高いインタフェースほどそのビットデータを早いサイクルに配置するようにする。
優先度つきスロットアライナP−SL−ALは、最も優先度Pの高いインタフェースIF−Dの信号を配置するべく第1サイクルでインタフェースIF−Dのビットデータを取り込む制御信号803を出力する。インタフェースIF−Dのデータは8ビット幅であるから、シリアルビットアレイSBATのサイズ1スロットに第1サイクルで配置される。また、転送プログラマTPは、第2優先度のインタフェースIF−Bの信号が転送する必要がないことを検知して、制御信号803により第3優先度のインタフェースIF−Aの信号を配置するべく第1サイクルの残りのスロットにインタフェースIF−Aのビットデータを取り込ませる。これによりまずインタフェースIF−Aのうち24ビット分が、シリアルビットアレイSBATの3スロットに第1サイクルで配置される。次に、優先度つきスロットアライナP−SL−ALは、インタフェースIF−Aの残りの8ビットデータを第2サイクルで配置するよう制御信号804を出力する。また、制御信号804は、第2サイクルの残りの3スロットにインタフェースIF−Aの次の24ビットデータを配置させる。続いて、インタフェースIF−Aの残りの8ビットデータを配置するべく第3サイクルでインタフェースIF−Aのビットデータを取り込む制御信号805を出力する。制御信号805は、第3サイクルの残りの3スロットでインタフェースIF−Aの次の24ビットデータを配置させる。第4サイクルではインタフェースIF−Aの残りの8ビットデータを配置するべくインタフェースIF−Aのビットデータを取り込む制御信号806を出力する。制御信号806はインタフェースIF−Cのデータのうち24ビットを第4サイクルの残りの3つのスロットに配置する。なお、インタフェースIF−Cは56ビットデータであるため、残りの32ビットは未だ配置されていない。第5サイクルでは、シリアルビットアレイSBATにインタフェースIF−Aの次のデータを配置すべくインタフェースIF−Aのビットデータを取り込む制御信号807を出力する。第6サイクルでは、さらにインタフェースIF−Aの次のデータを配置すべくインタフェースIF−Aのビットデータを取り込む制御信号808を出力する。第7サイクルでは、シリアルビットアレイSBATにインタフェースIF−Aの次のデータを配置すべくインタフェースIF−Aのビットデータを取り込む制御信号809を出力する。第8サイクルではインタフェースIF−Cの次のデータをシリアルビットアレイSBATに配置すべくインタフェースIF−Cのビットデータを取り込む制御信号810を出力する。以下、上記8サイクルを繰り返す。
上記のような転送を行った場合に、各インタフェースの必要とする転送帯域を満たしつつデータ転送が行えるかどうかを確認する。まず、インタフェースIF−Dについては、第1サイクルで1スロット分のデータが配置され、以降第8サイクルまでデータが配置されることはない。したがって、5MHz(40MHz/8)の周波数に1回8ビットのデータが転送される、すなわちこれは5MHz×8ビットのデータ転送帯域であり、インタフェースIF−Dが必要とする転送帯域より少ないためなんら問題は生じない(データ転送帯域の剰余分はデータを配置しないことで対応可能である)。次にインタフェースIF−Aに着目すると、第1サイクルから第4サイクルと第5サイクルから第8サイクルまでのそれぞれに12のスロットが配置される。従って、10MHz(40MHz/4)当たり32×3ビットのデータ転送が行われ、これは、インタフェースIF−Aが必要とする転送帯域30MHz×32ビットと同じであるためなんら問題は生じない。次にインタフェースIF−Cに着目すると、第4サイクルと第8サイクルにそれぞれ3スロット、4スロットを用いて合計7スロット分のデータが配置される。従って、8サイクルに56ビットのデータが転送可能である。すなわち5MHz(40MHz/8)で56ビットの転送帯域を持つこととなり、インタフェースIF−Cが必要とする転送帯域の15MHz×56ビットより少なく、インタフェースIF−Cの転送帯域を満足できない。しかしながら、インタフェースIF−Cの要求満足度が他のインタフェース(すなわち、ここではIF−AやIF−D)より低くても構わない場合、このようなインタフェースCにおける転送帯域の不足は、他のインタフェースの転送帯域の不足よりは望ましいといえる。
第7図(b)はインタフェース情報テーブル813における優先度Pを固定の値とせず、変更可能なレジスタまたはメモリへの書き込みとして実装する例を示している。このようにすれば、システムの製造時に固定的にインタフェース間の優先度を決定することなく、柔軟にシステム設計後またはシステム起動後に優先度(811または812)を変更することが可能となる。
第8図(a)は、各インタフェースの情報をシステム製造後においてもインタフェース情報テーブルに変更可能とした構成を示したものである。すなわち、インタフェース情報テーブル901には、予め登録されたインタフェースの情報(902、903)に加えて、これらが格納されている領域とは別の領域(904、905)に、システム製造後、別のインタフェース情報(906、907)が登録され得る。全てのインタフェース情報の登録がシステム製造後に行われてもよい。第8図(b)は、優先度つきインタフェース情報テーブルに関して、システム製造後、またはシステム稼動後にインタフェース情報が追加登録される例を示したものである。
第9図〜第11図により、インタフェース信号セレクタIFSの構成例を説明する。インタフェース信号セレクタIFSは、信号生成回路が生成した複数のインタフェースから選択された幾つかのインタフェースのデータを取り出しシリアルビットアレイSBATに出力する機能を有する。インタフェースの選択は、転送プログラマTPから受け取る制御情報301をもとになされる。第9図では、インタフェース信号セレクタIFSは、複数のインタフェースの信号2101を受け取り、転送プログラマからの制御信号301によって、シリアルビットアレイSBATに出力するインタフェースを選択する。複数のインタフェースからの信号のそれぞれは、シリアルビットアレイSBATへの出力2103に接続されるセレクタ2105に入力される。転送プログラマTPからの制御信号301により選択されたインタフェースの信号は、セレクタコントローラSELCONに制御されたセレクタ2105によって選択され、シリアルビットアレイSBATに配置される。第10図は別の構成例を示す図である。複数のインタフェースの周波数が同一である場合、各インタフェースからの信号をいったん一時的に保存すべく基準信号2107に同期させてメモリ2106に格納した後、セレクタ2105へ出力する。これにより、複数のインタフェースからの信号の間で入力タイミングに相違がある場合にでも、いったんこれを基準信号2107に同期させてメモリ2106に格納した後、再び基準信号2107に同期させて同一のタイミングで出力することにより、セレクタ2105以後の信号伝播経路にタイミングの相違の影響を伝えないようにできる。このようなメモリ2106はDフリップフロップなどのクロック信号に同期して値を保存および出力する回路により実現できる。第11図はさらに別の構成例を示す図である。複数のインタフェースの周波数が異なる場合、各インタフェースからの信号を一時的に保存する際に異なる基準信号(2108、2109、2110、2111)に同期させてメモリ格納した後、再び別の基準信号2112に同期させて出力するものである。
第12図(a)は、本発明の信号伝送システムの構成例であり、プリント基板1001上にマイクロプロセッサMPU1と2つの周辺モジュール(PM1、PM2)を備えている。周辺モジュールとは、例えばカメラモジュール、液晶ディスプレイモジュール、メモリモジュールなど、マイクロプロセッサにより制御されるデバイスや、マイクロプロセッサのための記憶装置、画像処理や音声処理等の専用の演算を行う補助プロセッサなどのマイクロプロセッサ以外の構成部品を指す。正確にはカメラモジュール、液晶ディスプレイモジュールには集積回路だけでなくカメラや液晶ディスプレイの本体も含まれているが、図ではプリント基板1001上の集積回路部分のみ示している。マイクロプロセッサMPU1は、第1図に示した複数のインタフェース信号をシリアル信号へと多重化して送信する送信ユニットと、第2図に示したような多重化されたシリアル信号を受信して各々のインタフェースのパラレル信号に復元する受信ユニットとを備えているものとする。図の例では、2本の信号線を対にした差動信号伝送路でデータおよびクロックの送信を行っている。
マイクロプロセッサMPU1に接続される差動シリアル信号伝送路は、マイクロプロセッサMPU1から周辺モジュールPM1に送信されるデータ用の差動信号伝送線路1003、マイクロプロセッサMPU1が受信するデータ用の差動信号伝送路1005、マイクロプロセッサMPU1からの送信データに同期したクロック信号用差動信号伝送線路1004、マイクロプロセッサMPU1が受信するデータに同期したクロック信号用差動信号伝送路1006の4組である。図では理解の一助として、信号の方向を伝送線路の傍に矢印を記入して示している。
第12図(a)のシステム構成で用いられている周辺モジュールPM1,PM2は、従来のパラレルインタフェースを具備しているとする。このため、各周辺モジュールのパラレルインタフェースに合致したパラレル信号を送受信する中継器RL1,RL2が必要となる。中継器の構成については、別図を用い後で詳しく説明するが、ここでは機能だけについて説明する。中継器RL1はマイクロプロセッサMPU1から送信される多重化されたシリアル信号を、差動シリアル信号伝送路1003を介して受信し、パラレル信号に変換し、周辺モジュールPM1に必要な信号だけを選択してパラレル信号伝送路1015を介して周辺モジュールPM1に送信する機能と、周辺モジュールPM1から送信されたパラレル信号を、パラレル信号伝送路1015を介して受信し、中継器RL2から送信されたシリアル信号を、差動シリアル信号線1009を介して受信し、これらの受信信号から多重化されたシリアル信号を生成し、差動信号伝送線路1005を介して、マイクロプロセッサMPU1に送信する機能を有する。さらに、中継器RL1は、マイクロプロセッサMPU1から送信された多重化されたシリアル信号を、差動シリアル信号伝送路1003を介して受信し、差動シリアル信号伝送路1007を介して中継器RL2に送信する機能を有する。中継器RL2も中継器RL1とほぼ同様の機能を有するが、別の中継器への接続がない点で中継器RL1と異なる。このような信号伝送は、例えば、2つの周辺モジュールがカメラモジュールと液晶ディスプレイモジュールの場合のように、マイクロプロセッサと周辺モジュールとの間でのデータ転送のみが存在し、周辺モジュール間のデータ転送がない場合に生じる信号伝送である。これに対して、周辺モジュール間のデータ転送が存在する場合もある。例えば、周辺モジュールがメモリと画像処理プロセッサの場合は、画像処理プロセッサとマイクロプロセッサのどちらもがメモリにアクセスし、また、画像処理プロセッサとマイクロプロセッサ間に信号の送受信がありえる。この場合、中継器RL1はマイクロプロセッサMPU1から送信されたシリアル信号をパラレル信号に変換し、周辺モジュールPM1に必要な信号だけを選択してパラレル信号伝送路1015を介して周辺モジュールPM1に送信するだけでなく、中継器RL2から送信されたシリアル信号をパラレル信号に変換し、周辺モジュールPM1に必要な信号だけを選択してパラレル信号伝送路1015を介して周辺モジュールPM1に送信することも行う。また、周辺モジュールPM1から送信されたパラレル信号を、パラレル信号伝送路1015を介して受信し、マイクロプロセッサMPU1に送信するのか、周辺モジュールPM2に送信するのかを判断し、マイクロプロセッサMPU1に送信する場合は、中継器RL2から送信されたシリアル信号との合成により多重化されたシリアル信号を生成して、差動シリアル信号伝送路1005を介して、マイクロプロセッサMPU1に送信する。一方、周辺モジュールPM2に送信する場合は、マイクロプロセッサMPU1から送信されたシリアル信号との合成により多重化されたシリアル信号を生成して、差動シリアル信号伝送路1007を介して、中継器RL2に送信する。このように、従来は、第12図(a)のパラレル伝送線路1015,1016の全てがマイクロプロセッサMPU1に接続せざるを得ないことを考えれば、マイクロプロセッサに接続する信号伝送路の数が従来よりも大きく削減できることが容易に理解できる。
第12図(a)の差動伝送線路に代えて、シングルエンドと呼ばれるいわゆる1線式の伝送線路を用いた例を第12(b)に示す。1線式と2線式では、マイクロプロセッサや中継器内の入出力回路が異なるが、1線式ではTTL、SSTL、HCMOS、2線式ではLVDSやCMLなどの公知の技術を用いればよいため、本図では省略してある。本発明ではこれらの入出力回路を限定するものではない。
また、第12図(a)(b)においては、クロック信号は送信側からシリアルデータに同期して送信される。第12図(a)では、マイクロプロセッサMPU1から送信されるシリアルデータに同期したクロック信号を送信する差動信号伝送路1004、中継器RL1からマイクロプロセッサMPU1に送信するシリアルデータに同期したクロック信号を送信する差動信号伝送路1006、中継器RL1から中継器RL2に送信するシリアルデータに同期したクロック信号を送信する差動信号伝送路1008、中継器RL2から中継器RL1に送信するシリアルデータに同期したクロック信号を送信する差動信号伝送路1010によってクロック信号伝送路が構成される。同様に第12図(b)では、マイクロプロセッサMPU1から送信されるシリアルデータに同期したクロック信号を送信する信号伝送路1019、中継器RL1からマイクロプロセッサMPU1に送信するシリアルデータに同期したクロック信号を送信する信号伝送路1020、中継器RL1から中継器RL2に送信するシリアルデータに同期したクロック信号を送信する信号伝送路1023、中継器RL2から中継器RL1に送信するシリアルデータに同期したクロック信号を送信する信号伝送路1024によって、クロック信号伝送路が構成される。高速のシリアルデータ転送を行う場合は、スキューと呼ばれるデータとクロックのタイミングずれを最小に抑える必要があり、図のようにクロックとデータの信号伝送線路をできるだけ長さや経路を同一並走させて、送信側がシリアルデータと共にクロックを送信する方法が用いている。
第13図は本発明の信号伝送システムの別の構成例であり、第12図とは異なるクロック供給を行っている。第13図(a)は、シリアルデータの転送周波数が比較的低い場合に適している。この構成では、マイクロプロセッサMPU1からクロック信号伝送線路1101により、全てのモジュールにクロック信号が分配されている。本図では、クロック信号伝送線路を差動信号でなく1本の信号で伝送する例を示している。また、逆に第12図(a)(b)よりさらに高速のシリアル伝送を行う場合は、データとクロックとの微小のスキューでさえ問題となるために、第13図(b)に示したようにデータに同期したクロックの伝送を行わずに、送信側でデータにクロックを埋め込み送信し、受信側で受信信号からデータとクロックを再現するいわゆるクロック・データリカバリ回路を用いればよい。これらの技術は公知のものが存在するのでここでは説明を省く。
第14図は、第12図(a)に示した信号伝送システムの中継器RL1の内部構成を詳しく示した図である。マイクロプロセッサMPU1からは、2つの周辺モジュールへ送信されるデータを多重シリアル化して差動信号伝送線路1003に送信され、シリアルデータに同期したクロック信号が差動信号伝送線路1005に送信される。中継器RL1は、シリアル受信器SR1で差動信号を受信する。受信したシリアルデータは、シリアル/パラレル変換器SP1に入力される。受信したクロックは、中継器内部のクロック信号線1214で、クロック分周器CDV1、シリアル/パラレル変換器SP1、パラレル/シリアル変換器PS1、シリアル送信器ST1に分配される。以下では、このクロック信号を「第1のシリアルクロック」と呼ぶ。クロック分周器CDV1では、第1のシリアルクロックを分周し、第1のシリアルクロックより低い周波数のクロックを生成する。以下では、これを「第1のパラレルクロック」と呼ぶ。第1のパラレルクロックは、中継器内部のクロック信号線1216で、シリアル/パラレル変換器SP1、データ分流器DD1、パラレル/シリアル変換器PS1、パラレル送受信回路PTV1に分配される。シリアル/パラレル変換器SP1では、シリアルデータをパラレルデータに変換する。シリアル/パラレル変換器は例えばシフトレジスタを用いることにより容易に実現できる。例えばパラレルデータが16ビットである場合、第1のシリアルクロックと第2のパラレルクロックの周波数の比率を16対1に設定し、シリアルクロックをシフトレジスタのシフトクロックとして用い、第1のパラレルクロックで16ビットのレジスタからデータを取り出すことでシリアル/パラレル変換が行われる。生成されたパラレルデータは、データ分流器DD1に入力される。データ分流器では、パラレルデータの中から、定められた規則に従い、周辺モジュールPM1に送信されるべきデータに相当するビットデータを選択し、パラレル送受信器PTV1に渡し、パラレル信号伝送線路1015を介して、周辺モジュールPM1に送信する。データ分流器DD1の機能は、先に説明した第2図の実施例における受信プログラマRPと同等の機能である。また、パラレルデータは、パラレル/シリアル変換器PS1に渡され、再度シリアルデータに変換し、シリアル送信器ST1から、差動シリアル信号伝送路1007を介して中継器RL2に送信する。図では、パラレル/シリアル変換器PS1に入力するパラレルデータは、周辺モジュールPM1に送信したパラレルデータを除いたビット数を示している。元のパラレルデータをそのままシリアル変換して送信しても構わない。この場合、中継器RL1は接続される周辺モジュールにかかわらない汎用的なものとして構成できる。一方、周辺モジュールPM1に送信したパラレルデータのビットをHレベルやLレベルや任意のデータとして送信してもよい。この場合、その後のシリアル伝送における周波数成分をより単純なものとして通信負荷を減らすことが出来る。また、マイクロプロセッサMPU1から受信したシリアルデータを、シリアル/パラレル変換器SP1やパラレル/シリアル変換器PS1を通さずにそのまま中継器RL2に送信する図示しない信号経路を設けても良い。
中継器RL2からは、マイクロプロセッサMPU1に送信されるデータをシリアル化して差動信号伝送線路1008に送信され、シリアルデータに同期したクロック信号が差動信号伝送線路1010に送信される。中継器RL1は、シリアル受信器SR2で差動信号を受信する。受信したシリアルデータは、シリアル/パラレル変換器SP2に入力される。受信したクロックは、中継器RL1内部のクロック信号線1215で、クロック分周器CDV2、シリアル/パラレル変換器SP2、パラレル/シリアル変換器PS2、シリアル送信器ST2に分配される。以下では、このクロック信号を「第2のシリアルクロック」と呼ぶ。クロック分周器CDV2では、第2のシリアルクロックを分周し、シリアルクロックより低い周波数のクロックを生成する。以下、これを「第2のパラレルクロック」と呼ぶ。第2のパラレルクロックは、中継器内部のクロック信号線1217で、シリアル/パラレル変換器SP2、データ合流器DJ1、パラレル/シリアル変換器PS2、パラレル送受信器PTV1に分配される。シリアル/パラレル変換器SP2では、シリアルデータをパラレルデータに変換する。変換されたパラレルデータは、データ合流器DJ1に入力される。一方、周辺モジュールPM1からは、パラレル信号伝送線路1015を介して、パラレルデータが送信され、パラレル送受信器PTV1で受信する。パラレルデータはデータ合流器DJ1に入力される。データ合流器DJ1は、入力された2つのパラレルデータを定められた規則に従って並べた1つのパラレルデータを生成し、パラレル/シリアル変換器PS2に入力する。パラレル/シリアル変換器PS2では、入力されたパラレルデータをシリアルデータに変換し、シリアル送信器ST2から送信される。シリアルデータと第2のシリアルクロックは、差動信号伝送線路1004および差動信号伝送線路1006を介して、マイクロプロセッサMPU1に送信される。
第14図において、第1図及び第2図との関係を説明しておく。第14図においては説明の簡略のため、異なるインタフェースの選択という観点についてはふれていない。そのため、ここで対応関係を示しておく。第1図の構成はパラレル/シリアル変換器PS1及びシリアル送信器ST1、またはパラレル/シリアル変換器PS2及びシリアル送信器ST2に含まれる構成である。また、第2図の構成はシリアル/パラレル変換器SP1及びシリアル受信器SR1、またはシリアル/パラレル変換器SP2及びシリアル受信器SR2に含まれる構成である。
次に、第15図を用いて、中継器内のデータ分流動作を説明する。マイクロプロセッサMPU1から送信され、中継器RL1で受信されたシリアルデータ1300は図の左から右に進むものとする。シリアルデータは、シリアルクロック信号1306に同期し、フレーム1301と呼ばれる連続したデータの範囲を1つの塊として扱う。フレームの構造は信号伝送システムの規約として定められるものである。この例では、16ビットのデータを1フレームとし、フレームの区切りを判断するために、先頭に3ビットのフレーム同期ビット1302、1303が挿入されている。また、中継器RL2への転送データがフレーム同期ビットに続く9ビット(1304)、周辺モジュールPM1への転送データは残りの4ビット(1305)とする。シリアル/パラレル変換SP1では、1フレーム単位、すなわち16ビットのデータ毎にパラレルデータに変換する。そのため、パラレルクロック1307は、シリアルクロックの16分の1に分周されたクロックである。1フレーム分のパラレルデータ1308がデータ分流器DD1に取り込まれ、データ分流器DD1では、周辺モジュールPM1へ転送すべきパラレルデータ1309のみを選択し、パラレル送受信回路PTV1から周辺モジュールPM1に転送する。パラレルデータ1308は再度シリアル化され、シリアルデータ1310として、中継器RL2に転送される。周辺モジュールPM1へ転送すべきパラレルデータ1309を選択するために用いているのがビット割り当てレジスタ1311である。本実施例では、ビット割り当てレジスタ1311は、選択すべきビット位置に1を、それ以外のビット位置に0を格納した構造をとっている。なお、この構造以外にも例えば選択するビットの開始ビット位置と最終ビット位置とを記憶する構造や、開始ビット位置とビット数とを記憶する構造もとり得る。割り当てレジスタは、中継器RL1のみでなく、中継器RL2にも存在する。ビット割り当てレジスタの内容を書き換えることで、どの転送先にどこからどこまでのビットを割り当てるかを変更できる。例えば、第16図(a)に示したようにシステムの起動(S2001)の後に各中継器のビット割り当てレジスタを設定し(S2001)、その後その設定にしたがってシステム処理を行うことも可能である(S2003〜2005)。ビット割り当てレジスタを変更しない場合は、例えば、中継器は図示しない不揮発メモリ(例えば読み出し専用メモリやフラッシュメモリ)にそのデータを格納しておき、起動時に読み込めばよい。これに対して、システム動作中にシステム動作状況に応じて、ビット割り当てレジスタを変更することも可能である。例えば、第16図(b)に示したように各処理ごと(S2013,S2015,S2017)に適切なにビット割り当てレジスタの設定を行ってもよい(S2012,S2014,S2016)。これにより、効率的な信号伝送線路の利用が可能となる。このようなビット割り当てレジスタの変更はマイクロプロセッサMPU1の指示にしたがって行う。例えば、そのようなビット割り当てレジスタの変更を指示するための制御線をマイクロプロセッサMPU1との間に設けておくことで、実現することが可能である。
次に、第17図により中継器内のデータ合流動作を説明する。第17図において、中継器RL1が中継器RL2から受信したシリアルデータ1401は図の右から左に進むものとする。なお、この例においてもシリアルデータは第15図の例と同じフレーム構成をとるものとするが、本図ではフレーム同期ビットは省略し、ビットデータに相当する13ビット分のみを示している。中継器RL2からマイクロプロセッサMPU1への転送データは先頭の5ビットとする。シリアル/パラレル変換SP2では、1フレーム単位にパラレルデータに変換する。パラレル変換された1フレーム分のパラレルデータ1403がデータ合流器DJ1に取り込まれる。また、周辺モジュールPM1から取り込まれた8ビットのパラレルデータ1404もデータ合流器DJ1に取り込まれる。データ合流器DJ1では、中継器RL2からのシリアルデータをパラレル変換した13ビットのパラレルデータ1403の中に、周辺モジュールPM1からマイクロプロセッサMPU1に転送するパラレルデータ1404を埋め込む。埋め込むビット位置は、ビット割り当てレジスタ1406を参照して決定される。第15図と同様に、埋め込むべきビット位置に1を、それ以外のビット位置に0を格納した構造をとっている。このようにして作られたパラレルデータ1405は、パラレル/シリアル変換器PS2によりシリアルデータ1402に変換され、マイクロプロセッサMPU1に送信される。ビット割り当てレジスタ1406の設定も第16図(a)(b)で説明したような設定が可能である。
なお、本発明における中継器は必ずしも1つの周辺モジュールと接続するものに限定されない。例えば、第18図は複数のパラレル送受信器を持ち、複数の周辺モジュールと接続可能なシステム構成である。第18図は、第12図と同様にプリント基板1001上にマイクロプロセッサMPU1および2つの周辺モジュールPM1、PM2で構成されるシステムの例である。中継器RL3が2つの周辺モジュールPM1、PM2の両方に、パラレル伝送線路1015、1016を介して接続している点で異なる。
第19図に中継器RL3の内部構成を示す。マイクロプロセッサMPU1からは、2つの周辺モジュールへ多重化されたシリアル信号が差動信号伝送線路1003に送信され、シリアルデータに同期したクロック信号が差動信号伝送線路1005に送信される。中継器RL3は、シリアル受信器SR3で差動信号を受信する。受信したシリアルデータは、シリアル/パラレル変換器SP3に入力される。受信したクロックは、中継器内部のクロック信号線1214で、クロック分周器CDV3、シリアル/パラレル変換器SP3に分配される。以下では、このクロック信号を「第1のシリアルクロック」と呼ぶ。クロック分周器CDV3では、第1のシリアルクロックを分周し、シリアルクロックより低い周波数のクロックを生成する。以下では、これを「第1のパラレルクロック」と呼ぶ。第1のパラレルクロックは、中継器内部のクロック信号線1216で、シリアル/パラレル変換器SP3、データ分流器DD2、パラレル送受信器PTV2、PTV3に分配される。シリアル/パラレル変換器SP3は、シリアルデータをパラレルデータに変換する。生成されたパラレルデータは、データ分流器DD2に入力される。データ分流器DD2は、パラレルデータの中から、定められた規則に従い、周辺モジュールPM1に送信されたデータに相当するビットを選択してパラレル送受信器PTV2に渡し、周辺モジュールPM2に送信されたデータに相当するビットを選択し、パラレル送受信器PTV3に渡す。パラレル送受信器PTV2は受け取ったパラレル信号をパラレル信号伝送線路1015を介して周辺モジュールPM1に送信し、パラレル送受信器PTV3は受け取ったパラレル信号をパラレル信号伝送線路1016を介して、周辺モジュールPM2に送信する。また、マイクロプロセッサMPU1にシリアルデータ送信するために、高速な第2のシリアルクロックと低速な第2のパラレルクロックを生成するフェーズロックドループ(PLL)1602がある。PLL1602には、クロック源1605が入力されている。クロック源1605は、マイクロプロセッサMPU1から供給するか、プリント基板上にある他のクロック源から供給しても良い。第2のシリアルクロックは中継器内部のクロック信号線1604で、シリアル/パラレル変換器PS3とシリアル送信器ST3に供給される。第2のパラレルクロックは、中継器内部のクロック信号線1603で、データ合流器DJ2、パラレル/シリアル変換器PS3、パラレル送受信器PTV2、PTV3に分配される。周辺モジュールPM2からは、パラレル信号伝送線路1016を介してパラレルデータが送信され、パラレル送受信器PTV3で受信されたパラレルデータはデータ合流器DJ2に入力される。一方、周辺モジュールPM1からは、パラレル信号伝送線路1015を介してパラレルデータが送信され、パラレル送受信器PTV2で受信されたパラレルデータはデータ合流器DJ2に入力される。データ合流器DJ2では、入力された2つのパラレルデータを定められた規則に従い並べた1つのパラレルデータを生成し、パラレル/シリアル変換器PS3に入力する。パラレル/シリアル変換器PS3では、入力されたパラレルデータをシリアルデータに変換する。シリアル送信器ST3から送信されたシリアルデータと第2のシリアルクロックは、差動信号伝送線路1004および差動信号伝送線路1006を介して、マイクロプロセッサMPU1に送信される。
以上、説明した中継器の機能を周辺モジュールそのものが有していてもよい。第20図(a)は周辺モジュールが中継器の機能を内部に備えている場合の構成例を示している。第20図(a)では、周辺モジュールPM3がマイクロプロセッサMPU1からの多重化されたシリアル信号を受信し、自らに送信されたデータのみを取り込み、周辺モジュールPM4にシリアルデータを送信する機能と、周辺モジュールPM4からのシリアル信号を受信し、自らがマイクロプロセッサに送信すべきデータを多重化したシリアル信号を生成し、マイクロプロセッサMPU1に送信する機能とを有する。周辺モジュールPM4は、シリアルデータを受信し、自らに送信されたデータのみを取り込む機能と、自らがマイクロプロセッサに送信すべきデータをシリアル信号として送信する機能を持つことにより実現できる。第20図(b)は、やはり、周辺モジュールが中継器を介さずに直接シリアル信号を送受信する機能を内部に備えている場合の構成例であるが、シリアル信号伝送線路に複数の周辺モジュールが接続された所謂バス接続になっている。この例では、マイクロプロセサMPU1、周辺モジュールPM3、PM4のシリアル信号の受信方法は第20図(a)と同様であるが、送信時には注意を要する。複数のモジュールが同時に伝送線路を駆動すると信号の衝突が発生し、正常のデータの転送ができなくなってしまう。そこで、夫々のモジュールに割り当てられたビットを送信する時のみ伝送線路を駆動するといった制御が必要になる。また、信号伝送線路に分岐があるために信号の反射が生じるため、高周波のシリアル伝送を行う場合には適さない。
第21図に第20図(a)の周辺モジュールPM3の内部構成を示す。周辺モジュールPM3は、伝送ユニット1801と主回路1802から成る。伝送ユニット1801は、第14図等の構成例における中継器と同じ機能を果たす回路部分である。異なるのは、例えば第14図の中継器RL1内のパラレル送受信器PTV1が、主回路の内部バス1804とデータの受け渡しを行うためのバス接続回路BCC1に置き換えられている点である。主回路1802は、夫々の周辺モジュールの動作そのものを行う回路部分である。伝送ユニット1801を設計資産(IP)として保存し、広く再利用や流通させることにより、多くの周辺モジュールが本発明のシステム構成に中継器なしに接続可能となる。
さらに、本発明は1枚のプリント基板上の信号伝送システムに限定されることなく、複数の基板をケーブルにより信号を伝送する信号伝送システムや複数の装置間の信号伝送システムにも適用可能である。第22図に複数のプリント基板間の信号伝送システムへの適用実施例として、折りたたみ式携帯電話への適用例を示す。折りたたみ式携帯電話1901は、主筐体1902と副筐体1903を可動式のヒンジ部1904で接続した構成になっている。主に、操作キーが主筐体上に設置され、カメラ1913や液晶ディスプレイ1914は副筐体に設置される。マイクロプロセッサMPU2は主筐体1902に格納される主基板1905上に設置される。本来、主基板1905上には、マイクロプロセッサだけでなく、多くの集積回路や受動素子が高密度で集積されているが、本図では説明の本質に関係がないために省略し、マイクロプロセッサとパラレル信号伝送線路で接続されたメモリモジュールMM1のみを示している。一方、カメラ制御集積回路CC1や液晶制御集積回路LCDC1は副基板1906上に設置され、副筐体1903に格納される。カメラ制御集積回路CC1はカメラ1913と、液晶制御集積回路LCDC1は液晶表示装置1914と、それぞれパラレルケーブルで接続されている。マイクロプロセッサMPU2は、カメラ制御集積回路CC1および液晶制御集積回路LCDC1とデータの転送を行うために、接続する必要がある。従来技術ではパラレルケーブルで接続されるため、多くの本数のケーブルを、狭いヒンジ部に通す必要があった。ヒンジ部が回転することにより、配線ケーブルが圧迫されて断線することが問題になっていた。また、ヒンジ部を通る多くの配線から放射される電磁放射ノイズも問題となっていた。本発明の信号伝送システムによれば、液晶制御集積回路LCDC1とカメラ制御集積回路CC1の間を副基板1906上のシリアル伝送線路で接続し、マイクロプロセッサMPU2と液晶制御集積回路LCDC1の間は本数の少ないシリアルケーブル1910で接続する。これにより、従来と比較し、ヒンジ部を通す配線ケーブルの本数を大きく削減可能となり、断線やノイズの問題を軽減できることになる。第22図の構成においては、主基板上に搭載されているメモリモジュールMM1は、シリアル信号伝送でなくパラレル信号伝送方式で接続している。この理由が2点ある。第1の理由は周辺モジュールとマイクロプロセッサの搭載位置関係にある。メモリモジュールMM1は、液晶制御集積回路LCDC1やカメラ制御集積回路CC1と同様にマイクロプロセッサに接続する周辺モジュールの一つであるが、液晶制御集積回路LCDC1とカメラ制御集積回路CC1がカメラ1913や液晶表示装置1914が設置してある副筐体1903に近接させるために副基板1906に搭載されているのと異なり、メモリモジュールMM1の接続は主基板1905上でマイクロプロセッサに近接して配置されている。このような異なる基板への転送では、同一基板内の転送に比べて、配線本数を削減できる本発明のシリアル信号伝送方式を適用する効果が大きいことが、伝送方式を変えた理由の一つである。特にこの例では、上で説明したように、副基板への転送ケーブルは狭いヒンジ部を通す必要があり、配線本数を削減する効果がさらに大きい。第2の理由は、周辺モジュールとマイクロプロセッサのデータ伝送レートの違いである。メモリモジュールが66MHzで動作する16ビット幅のSDRAMであるとすると、データ転送レートは1Gbpsに達する。これをシリアル伝送する場合は、1GHzのシリアルクロックで転送しなくてはならない。一方、カメラや液晶表示装置では、200Mbps程度の信号レート、つまり200MHzのシリアルクロックで十分である。携帯電話器の基板での1GHzの転送を行うのは、正しい信号伝送を行うための設計コストやノイズ対策部品コストの上昇を招く。
このように第22図の伝送システムにおいては、異なる基板に搭載されるモジュール間には多重化したシリアル伝送を用い、同一の基板に搭載されるモジュール間はパラレル伝送を用いることが1つの特徴である。同様の考え方で、1つのパッケージに実装された複数のモジュール(チップ)間ではパラレル伝送を用い、当該パッケージの実装された基板に搭載されるモジュール(チップ)との間は多重化したシリアル伝送を用いることができる。また、この伝送システムにおいては、パラレル接続されるモジュール間の信号伝送レートがシリアル接続されるモジュール間の信号伝送レートより高いことも特徴の1つである。もちろん、これらの特徴は一般的な例について述べたもので、個々のシステムにおいて、コスト低減効果とコスト上昇のトレードオフを勘案して決定されるものであり、シリアル伝送が異なった基板間や低速なビットレートの転送のみに限定されるものでない。例えば、GHz以上の伝送レートであっても、サーバやルータなど、元々高速な信号伝送を行っているシステムであれば、高速信号伝送を行うための設計コストやノイズ対策部品コストの上昇がさほど大きくない場合もあり、その場合は本発明の適用が容易になる。また、同一基板内の伝送であっても、集積回路のピン数を削減することによりパッケージコストを大きく削減できる場合や、基板配線層数を減らせることにより基板コストを大きく削減できる場合においては、シリアル伝送が好適な場合もある。
Claims (21)
- 複数のパラレルインタフェースのパラレルデータをシリアルデータに多重化する集積回路装置であって、
記憶装置と、
上記記憶装置に格納されたデータを1ビットづつ、上記集積回路装置に接続される伝送路に出力する信号送出回路と、
上記複数のパラレルインタフェースのパラレルデータが入力可能に構成され、選択したパラレルインタフェースのパラレルデータを上記記憶装置に出力するインタフェース信号セレクタと、
上記インタフェース信号セレクタに選択すべきパラレルインタフェースを通知する制御信号を発行する転送プラグラマとを有する集積回路装置。 - 第1項において、
上記複数のパラレルインタフェースは少なくとも伝送周波数、ビット幅、制御信号の構成及び送受信プロトコルの少なくとも一つが異なる集積回路装置。 - 第1項において、
上記転送プログラマは、上記パラレルインタフェースのパラレルデータに含まれる所定の1または複数ビットデータの変化を検知し、上記変化の生じたパラレルインタフェースを上記インタフェース信号セレクタにより選択すべきパラレルインタフェースとして決定する集積回路装置。 - 第1項において、
上記転送プログラマは、外部装置から上記複数のパラレルインタフェースのそれぞれについて選択の要否を指示する外部選択信号を受け、上記外部選択信号により選択すべきパラレルインタフェースを決定する集積回路装置。 - 第1項において、
上記転送プログラマは、上記複数のパラレルインタフェースのそれぞれの伝送周波数及びビット幅についての第1情報を保持し、
上記第1情報に基づき、上記選択信号を生成する集積回路装置。 - 第5項において、
上記転送プログラマは、さらに複数のパラレルインタフェースの優先度についての第2情報を保持し、
上記第1情報及び上記第2情報に基づき、上記選択信号を生成する集積回路装置。 - 第1項において、
上記記憶装置には、上記シリアルデータ化されたパラレルインタフェースを特定するための情報が格納される集積回路装置。 - シリアルデータから多重化された複数のパラレルインタフェースのパラレルデータを復元する集積回路装置であって、
上記集積回路装置に接続される伝送路から受信されたシリアルデータを格納する第1の記憶装置と、
上記第1の記憶装置に記憶されたシリアルデータをパラレルインタフェースごとのパラレルデータに分離して格納する第2の記憶装置と、
上記第1の記憶装置から上記第2の記憶装置への伝送を所定の多重化規則に基づき制御する受信プログラマとを有し、
上記所定の多重化規則は、予め設定されるか、または上記シリアルデータを送信した他の集積回路装置から通知されることを特徴とする集積回路装置。 - 第1の集積回路装置と、
上記第1の集積回路装置とシリアル伝送を行う第2の集積回路装置と、
上記第2の集積回路装置とパラレル伝送を行う第3の集積回路装置とを有し、
上記第2の集積回路装置は、上記第1の集積回路装置からシリアル伝送された第1のシリアルデータから上記第3の集積回路装置に伝送されるべき部分データを抽出し、上記部分データを上記第3の集積回路装置にパラレル伝送し、
上記第2の集積回路装置は、上記第3の集積回路装置からパラレル伝送されたデータをシリアル化し、第2のシリアルデータとして上記第1の集積回路装置にシリアル伝送する信号伝送システム。 - 第9項において、
上記第2の集積回路装置は、第1のレジスタを有し、
上記第1のレジスタの情報に基づいて、上記第1のシリアルデータから抽出する上記部分データを特定する信号伝送システム。 - 第10項において、
上記第1のレジスタに格納される情報は、上記信号伝送システムの起動時に読み込まれることを特徴とする信号伝送システム。 - 第10項において、
上記第1のレジスタに格納される情報は、上記信号伝送システムの実行する処理ごとに設定されることを特徴とする信号伝送システム。 - 第9項において、
上記第2の集積回路装置は、第2のレジスタを有し、
上記第2のレジスタの情報に基づいて、上記第3の集積回路装置からパラレル伝送されたデータをシリアル化し、上記第2のシリアルデータを生成する信号伝送システム。 - 第13項において、
上記第2のレジスタに格納される情報は、上記信号伝送システムの起動時に読み込まれることを特徴とする信号伝送システム。 - 第13項において、
上記第1のレジスタに格納される情報は、上記信号伝送システムの実行する処理ごとに設定されることを特徴とする信号伝送システム。 - 第9項において、
上記第1の集積回路装置は、上記第2の集積回路装置に対して上記第1のシリアルデータを復号するための第1のクロック信号を伝送し、
上記第2の集積回路装置は、上記第2のシリアルデータを復号するための第2のクロック信号を伝送する信号伝送システム。 - 第9項において、
上記第2の集積回路装置とシリアル伝送を行う第4の集積回路装置をさらに有し、
上記第2の集積回路装置は、上記第1の集積回路装置からシリアル伝送された第1のシリアルデータに対応する第2のシリアルデータを上記第4の集積回路装置にシリアル伝送する信号伝送システム。 - 第17項において、
上記第2の集積回路装置は、上記第1のシリアルデータのうち、上記部分データに対応するビットを所定のビットに置き換えて第2のシリアルデータを生成する信号伝送システム。 - 複数の集積回路装置が基板上に搭載された信号伝送システムであって、
上記複数の集積回路装置には第1乃至第4の集積回路装置を含み、
上記第1の集積回路装置と上記第2の集積回路装置との間のデータ転送は第1のパラレルインタフェースによって定義され、上記第3の集積回路装置と上記第4の集積回路装置との間のデータ転送は第2のパラレルインタフェースによって定義され、上記第1のパラレルインタフェースの伝送周波数は上記第2のパラレルインタフェースの伝送周波数よりも高く、
上記第1の集積回路装置と上記第2の集積回路装置との間のデータ転送は、上記第1のパラレルインタフェースのパラレルデータをパラレル伝送し、
上記第3の集積回路装置と上記第4の集積回路装置との間のデータ転送は、上記第2のパラレルインタフェースのパラレルデータをシリアル伝送する信号伝送システム。 - 複数の集積回路装置が複数の基板上に搭載された信号伝送システムであって、
上記複数の集積回路装置には第1乃至第4の集積回路装置を含み、
上記第1乃至第3の集積回路装置は第1の基板に搭載され、
上記第4の集積回路装置は第2の基板に搭載され、
上記第1の集積回路装置と上記第2の集積回路装置との間のデータ転送は第1のパラレルインタフェースによって定義され、上記第3の集積回路装置と上記第4の集積回路装置との間のデータ転送は第2のパラレルインタフェースによって定義され、
上記第1の集積回路装置と上記第2の集積回路装置との間のデータ転送は、上記第1のパラレルインタフェースのパラレルデータをパラレル伝送し、
上記第3の集積回路装置と上記第4の集積回路装置との間のデータ転送は、上記第2のパラレルインタフェースのパラレルデータをシリアル伝送する信号伝送システム。 - 複数の集積回路装置が複数の基板上に搭載された信号伝送システムであって、
上記複数の集積回路装置には第1乃至第4の集積回路装置を含み、
上記第1乃至第3の集積回路装置は同一のパッケージに実装され、かつ上記パッケージは基板に搭載され、
上記第4の集積回路装置は上記基板に搭載され、
上記第1の集積回路装置と上記第2の集積回路装置との間のデータ転送は第1のパラレルインタフェースによって定義され、上記第3の集積回路装置と上記第4の集積回路装置との間のデータ転送は第2のパラレルインタフェースによって定義され、
上記第1の集積回路装置と上記第2の集積回路装置との間のデータ転送は、上記第1のパラレルインタフェースのパラレルデータをパラレル伝送し、
上記第3の集積回路装置と上記第4の集積回路装置との間のデータ転送は、上記第2のパラレルインタフェースのパラレルデータをシリアル伝送する信号伝送システム。
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